JP5179703B2 - 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法 - Google Patents

Description

本発明は電力変換装置などに使用される絶縁ゲート形バイポーラトランジスタ（ＩＧＢＴ）に関する。さらに詳しくは双方向の耐圧特性を有する双方向ＩＧＢＴデバイスまたは逆阻止ＩＧＢＴデバイスに関する。

図４に示したような従来のプレーナ型ｐｎ接合構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、主要な用途であるインバータ回路やチョパー回路では、直流電源下で使用されるので、順方向の耐圧さえ確保できれば問題はなく、素子設計の段階から逆方向耐圧確保を考慮せずに作られていた。
しかし、最近、半導体電力変換装置において、ＡＣ（交流）／ＡＣ変換、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換を行うのに、直接リンク形変換回路等のマトリクスコンバータに双方向スイッチング素子を使用することにより、回路の小型化、軽量化、高効率化、高速応答化および低コスト化を図る研究がなされるようになった。そこで、ＩＧＢＴを逆並列接続することにより前記双方向スイッチング素子とするために、逆耐圧を持ったＩＧＢＴが要望されるようになった。

従来のＩＧＢＴは、前記したように、有効な逆阻止能力を確保するような素子設計および製造方法がとられていないので、逆耐圧を確保するためには直列にダイオードを接続して双方向スイッチング素子を構成する必要がある。その結果、ダイオードを直列に含むため発生損失が大きくなり、変換装置の変換効率の低下を招く。さらに、素子点数が多くなって変換装置の小型化、軽量化、低コスト化が困難である。これらの改善に、逆阻止能力を持ったＩＧＢＴの存在意義が生じる。
前記図４は、前述の逆耐圧を実質的に有しない従来のＩＧＢＴの要部断面図である。このＩＧＢＴについて説明すると、高比抵抗のｎ形半導体基板の第一主面１１５にｐベース領域１０２が選択的に複数形成され、裏面側の第二主面１１６にｐコレクタ層１０３が形成されている。ｐベース領域１０２とｐコレクタ層１０３とによって前記半導体基板の厚み方向において挟まれた領域がもともと半導体基板でもあるｎベース領域１０１である。矢印で示す活性領域１１４におけるｐベース領域１０２内の表面層には選択的にｎエミッタ領域１０４が形成されている。この活性領域１１４の外側には矢印で示すプレーナ形ｐｎ接合表面にガードリング構造などの耐圧構造１１３が形成され、このＩＧＢＴの順方向阻止耐圧を確保している。点線１１８は順方向電圧印加時のｎベース側空乏層を示している。この耐圧構造１１３は、第一主面内で前記活性領域１１４の外側にあって、ｎ形半導体基板の表面層にリング状に複数形成されるｐ領域１１１、酸化膜１１２および複数の金属膜１２４等を組み合わせて作られる。ｎエミッタ領域１０４とｎベース領域１０１に挟まれたｐベース領域１０２の表面と、複数のｐベース領域１０２間のｎベース領域１０１の表面とにはゲート酸化膜１０５を介してそれぞれゲート電極１０６が形成される。ｎエミッタ領域１０４表面にエミッタ電極１０８、ｐコレクタ層１０３表面にはコレクタ電極１０９がそれぞれ被覆される。エミッタ電極１０８とゲート電極１０６との層間には絶縁膜１０７が設けられている。

前述の従来ＩＧＢＴは逆バイアスされないことを前提として作製されているので、エミッタをグラウンド電位としコレクタを負電位とする逆バイアスを加えた場合に電界が集中しやすい符号Ａで示すコレクタ接合表面近傍は、ダイシング等による機械的な切断歪を備えたままの切断部１２５で何らの処理もされておらず、当然ながら十分な逆耐圧は得られない。
また、図５に示したような分離層１２０を表面から拡散のみによって形成した分離層型の逆阻止ＩＧＢＴ３００の場合（その他の機能領域は前記図４に示すＩＧＢＴと同じため、図５では同一符号を付けた。符号１１７はｐコレクタ層１０３とｎベース層１０１間のｐｎ接合に付加される逆バイアスによる空乏層を示す。）は、ＮＰＴ（Ｎｏｎ Ｐｕｎｃｈ Ｔｈｒoｕｇｈ）ウェハ（１００μｍ）を用いることができる。この場合はコレクタ層１０３を薄くし、その不純物濃度を低く制御することにより、従来問題となっていたオン電圧特性とターンオフ損失に関するトレードオフ関係をなくし、共に小さくすることが可能になる。

しかしながら、前記分離層の形成については、前記図５に示す逆阻止ＩＧＢＴ３００のように基板厚さが１００μｍ厚程度の薄いＮＰＴウェハであっても、表面からボロン拡散により、１２０μｍ程度（逆阻止耐圧６００Ｖ素子用ウェハの厚さ１００μｍの場合）の深さの分離層１２０を作るために分離層幅（面に平行な方向）は片側（一方の辺あたり）５０μｍの初期領域から熱拡散を始めると、横方向（面に平行な方向）にも約１００μｍ程度、前記初期領域が拡がるために１チップあたり分離層は片側で１５０μｍにもなる。両側を合わせると３００μｍとなる。これは、活性領域の面積を大幅に減少させ、同一電流容量あたりのチップ面積を増大させるので、チップ面積の利用効率が悪いだけでなく、コスト面でも不利益となる。ウェハ（基板）厚が１５０μｍとした場合は、さらに分離領域１２０が横方向に大きく拡がるので、さらにチップ面積の利用効率が悪くなるばかりか、拡散時間も極めて長時間になるので、実用的で無くなる（下記特許文献１、２参照）という問題がある。

また、図５において、ｎ形半導体基板をドリフト層として用いる半導体装置を製造する場合に、前記分離層は、基板表面に選択的にボロンソースを塗布して所定の深さまで長時間拡散させることによって形成することができる。この場合に、例えば深さ２００μｍの拡散を行うには１３００℃で２００時間以上熱処理を行う必要がある。また、裏面のｐコレクタ層１０３は表面工程終了後に分離層が現れる深さまで裏面を削った後に、ｐ型イオンを注入してアニールすることによって形成される。このｐコレクタ層は、高濃度ｐ型基板上に低濃度ｎ型エピタキシャル層を成長させてドリフト層を形成する場合であっても、エピタキシャル層成長後に長時間熱処理によってｐ型不純物を低濃度ｎ型エピタキシャル層表面からｐ型基板の位置まで拡散させることでも実現できる。
特開２００１−１８５７２７号公報 特開２００２−３１９６７６号公報

以上、前記分離層を表面から拡散のみによって形成した分離層型の前記逆阻止ＩＧＢＴの場合は、チップ面積の利用効率が悪いだけでなく、コスト面でも不利益という問題がある。
また、ｐ型領域を形成するためのボロン拡散は、基板表面荒れを抑制するために、酸素ガスを含む雰囲気中で行う必要がある。そのため、ボロンの拡散時に高濃度の酸素イオンが基板中に取り込まれる。取り込まれた酸素は４００℃〜５００℃の熱処理によってドナー化する。
ＩＧＢＴ製造工程では、多数の熱処理が行われるので、この熱履歴によって取り込まれた酸素のドナー化が進み、ドリフト層のプロファイルが大きく変化する。また、ｎ型半導体基板を用いて製造を行い、表面工程終了後に裏面にイオン注入と熱処理を施すことによってｐコレクタ層を形成する場合、電極等の表面構造に損傷を与えないために５００℃以上でのアニールを行うことが困難である。従って、著しいドナー化を避けるために裏面アニール温度は、４００℃以下に抑えなければならない。しかし、このような低温アニールでは打ち込まれたボロンが十分に活性化されず、また打ち込みによる結晶欠陥も十分に修復されないため、逆バイアス印加時に大きな漏れ電流が発生してしまう。また、４００℃以下の低温アニールであっても、取り込まれている一部の酸素がドナー化してドリフト層のプロファイルが変わるため、デバイス設計時に、この現象を考慮した上での設計が必要であり、デバイス設計の困難さがある。このため、ドリフト層に高濃度の酸素が取り込まれないように分離層を形成することが逆阻止ＩＧＢＴの製造技術における大きな課題であった。

本発明は、これらの問題点に鑑みてなされたものであり、その目的は、オン電圧特性とターンオフ損失とのトレードオフを回避できる薄いウェハ（半導体基板）の場合でも問題となる一チップあたりの分離領域の占有面積比率を小さくすることができ、酸素のドナー化による影響の低減も図れる逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法を提供することである。

特許請求の範囲の請求項１記載の発明によれば、前記目的は、第１導電型のドリフト層の表面に選択的に形成される第２導電型のベース領域と、該ベース領域の表面に選択的に形成される第１導電型のエミッタ領域と、前記ドリフト層と前記エミッタ領域とに挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドリフト層の裏面から側部に亘って前記ベース領域の周囲を取り囲むようにして形成される第２導電型のコレクタ領域と、を有する半導体装置の製造方法において、
前記ドリフト層となる層の表面に絶縁膜、レジストをこの順に形成し、かつ絶縁膜よりもレジストを厚く形成し、前記ベース領域が形成される領域の周囲を側部側から取り囲むように前記絶縁膜と前記レジストのマスクを形成し、該マスクを用いて格子状で幅が１０〜２０μｍ、深さが１００〜２００μｍのトレンチを形成する工程と、
前記トレンチに不純物濃度が１×１０^１７ｃｍ^−３以上の第２導電型のエピタキシャル層を形成して前記コレクタ領域の一部となる分離層を形成する工程と、 前記ドリフト層の裏面を前記エピタキシャル層に到達するまで削り、該削ったドリフト層の裏面に第２導電型のコレクタ領域をイオン注入で形成する工程と、
を有することにより、達成される。

本発明によれば、オン電圧特性とターンオフ損失とのトレードオフを回避できる薄いウェハ（半導体基板）の場合でも問題となる一チップあたりの分離領域の占有面積比率を小さくすることができ、酸素のドナー化による影響の低減も図れる逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法を提供できる。

図１〜図３はそれぞれ本発明にかかる逆阻止型絶縁ゲート形バイポーラトランジスタ（以下ＩＧＢＴと略す）の製造方法をシリコン基板の要部の断面により示した製造工程図である。本発明の要旨を超えない限り、本発明は以下説明する実施例の記載に限定されるものではない。半導体基板の表面からトレンチ溝を形成し、そのトレンチ溝内にｐ型エピタキシャル層を成長させることで前記の課題を解決することができる。但し、トレンチ溝形成のためのマスク材として酸化膜（ＳｉＯ_２）を用いる場合、一般に酸化膜とシリコンのエッチングの選択比は最適化を行っても５０程度であり、深さ２００μｍのトレンチ溝を形成するのに、必要な酸化膜の膜厚はマージンを考慮して５.０μｍ程度必要である。しかし、これだけの厚さの酸化膜を形成するのは非常に困難であり、実際にＩＧＢＴを製造した場合に、酸化膜形成のコストが増大してしまう。そこで、酸化膜を厚くせずとも２００μｍのトレンチ溝のエッチングができるように、マスク材としてレジストを用いる。レジストは厚膜化が容易に行える。分離層の開口部の幅は１０〜２０μｍであり、微細加工の必要がないので、レジストの厚膜化を行ってもパターニングの精度が落ちることはない。

この発明にかかる逆阻止型ＩＧＢＴの製造方法の実施例について、図１、図２（それぞれ断面図）を用いて詳細に説明する。図１と図２はＩＧＢＴの製造方法をシリコン基板の要部の断面により示した製造工程図である。本発明の要旨を超えない限り、本発明は以下説明する実施例の記載に限定されるものではない。この逆阻止型ＩＧＢＴは６００Ｖ耐圧の逆阻止ＩＧＢＴである。まず厚さ５２５μｍ、ｎ導電型不純物濃度１．５×１０^１４ｃｍ^−３（抵抗率約３０Ωｃｍ）のＦＺシリコン基板（ウェハ）１を準備する（図１（ａ））。そして、このＦＺシリコン基板１（ドリフト層となる）の表面に厚さ１．０μｍの初期酸化膜１２を形成し、厚さ１０μｍのレジスト１３を塗布する。次に露光、現像を行い、チップ外周部の分離領域相当部に窓開け部を形成するためのパターンニングを行い、幅１０μｍでリング状または格子状の開口部を形成する（図１（ｂ））。引き続き、レジスト１３の剥離を行わずに前記パターニングされた酸化膜上のレジストをマスクとしてトレンチエッチングを行う。前記開口部に幅１０μｍで深さ１００μｍのトレンチ溝２３を、ＳＦ_６をエッチングガスとして用い、側壁保護膜形成のためにＣ_２Ｆ_８ガスを流してボッシュプロセス法を用いてエッチングを行う（図１（ｃ））。このようなエッチングを行うことによりレジストとシリコンの選択比は５０前後になり、例えば２００μｍ（ドリフト層の抵抗率が６０〜８０Ωｃｍとして耐圧１２００Ｖの逆阻止ＩＧＢＴを製造する場合、トレンチの深さは１８０〜２００μｍになる。）のエッチングを行う場合にもレジストをマスクとして充分にマージンを持ってエッチングが行える。そして、トレンチエッチング終了後、レジスト１３の剥離を行う。

次いで、トレンチ開口部に、不純物濃度１×１０^１７ｃｍ^−３以上の高濃度ｐ型エピタキシャル層３を、トレンチ溝が完全に埋まるまで成長させる。この時、エピタキシャル成長の選択性により、酸化膜１２上にはエピタキシャル層３が成長しない（図１（ｄ））。
次いで、図１（ｅ）に示すように、絶縁膜１２を除去して表面の平坦化を行い、その後は、図１（ｆ）に示すように、プレーナ型ＩＧＢＴと同様のプロセスで、イオン注入と熱処理により、ｐ型ベース領域、ゲート酸化膜、ゲート電極、ｎ＋型エミッタ領域、エミッタ電極等を有する活性部４を高濃度ｐ型エピタキシャル層３の内側の領域に形成して表面構造を完成させる。なお、この活性部４の構造は、平面型、トレンチ型のいずれであってもよい。そして、セル形状については、多角形、ストライプ形又は格子状のいずれであってもよい。また、分離層と活性部４との間には、図示しないが、耐圧構造部が設けられる。 この活性部４の形成工程では、各構成要素の形成に際して複数の熱処理が行われる。そして、その熱処理によって高濃度ｐ型エピタキシャル層３もアニールされてｐ型不純物の熱拡散が引き起こされ、図１（ｆ）に示したような分離層３ａが形成されるようになる。この時の熱処理は合計でも１１００℃程度で数時間行うだけであるので、長時間かけて基板表面から熱拡散させる従来の方法に比べて高温熱処理時間が大幅に短縮され、低濃度ｎ型シリコン基板１内にはほとんど酸素は取り込まれない。

活性部４および分離層３ａの形成後は、図２（ａ）に点線で示すように、ＦＺシリコン基板１の裏面を、分離層３ａに到達するまで削る（図２（ｂ））。
そして、図２（ｃ）に示すように、ＦＺシリコン基板１の裏面に高濃度のｐ型不純物をイオン注入し、活性部４や電極等の表面構造に損傷を与えないように５００℃以下のアニールを行って裏面高濃度ｐ層であるコレクタ層５を形成する。
ＦＺシリコン基板１の裏面にイオン注入したｐ型不純物を十分に活性化させ、また、イオン注入によって生じた結晶欠陥を修復するためには、できるだけ高温でアニールする必要がある。従来の分離層形成方法では、基板内に高濃度の酸素が取り込まれてしまっているため、取り込まれた酸素をドナー化させないためにアニール温度は４００℃未満に制限されていた。これに対し、この実施例１では、ＦＺシリコン基板１内に酸素がほとんど取り込まれていないため、酸素のドナー化を考慮せずに済み、表面構造に損傷を与えないことだけ考慮すれば足り、したがって、４００℃以上５００℃以下のアニールが可能になる。

また、上記のトレンチ形成およびエピタキシャル成長は、１：１０程度の高いアスペクト比まで可能であるので、高温熱処理時間の短縮と相俟って、従来の分離層形成方法に比べて分離層３ａ領域の横方向の広がりを大幅に低減することができる。
裏面にイオン注入したｐ型不純物のアニール後は、各分離層３ａの位置（図２（ｄ）の鎖線の位置）でダイシングが行われ、個々の逆阻止ＩＧＢＴに切り分けられる。
なお、この実施例１のＩＧＢＴの形成方法においては、高アスペクト比の深いトレンチ溝２３を高濃度ｐ型エピタキシャル層３で埋めるためのエピタキシャル成長の際、トレンチ溝２３の上端が先に塞がって内部に空洞が残ってしまう可能性がある点に留意する必要がある。このような場合には、トレンチ溝２３底部からの成長速度を高めるなどして対処することができる。また、例えば特開２００３−２２９５６９号公報において提案されているように、空洞が残らないようにエピタキシャル成長を行い、残ってしまった空洞は水素還元雰囲気アニールを行って塞ぐ、といった方法を用いることもできる。
[参考例１]

次に、参考例１について説明する。
図３は参考例１の逆阻止ＩＧＢＴ形成フローの概略説明図である。
（ａ）に示すように、高濃度ｐ型シリコン基板２０上に、ドリフト層となる低濃度ｎ層２１をエピタキシャル成長させたものを準備する。そして、（ｂ）に示すように、この低濃度ｎ層２１の表面に、トレンチ形成およびエピタキシャル成長のためのマスクとなる厚さ１.０μｍの酸化膜２２と厚さ１０μｍのレジスト２４をこの順で形成し、分離層となる箇所に窓開け部を形成する。
次いで、上記実施例１と同様にして、（ｃ）に示すように、レジスト２４の剥離を行わずに窓開け部の低濃度ｎ層２１を高濃度ｐ型シリコン基板２０に達するまでエッチングし、トレンチ溝２３ａを形成する。トレンチエッチング終了後、レジスト２４の剥離を行う。その後、（ｄ）に示すように、高濃度ｐ型エピタキシャル層２５をそのトレンチ溝２３ａが完全に埋まるまで成長させた後、（ｅ）に示すように、酸化膜２２を除去して表面の平坦化を行う。

最後に、イオン注入と熱処理により、（ｆ）に示すように、平面型あるいはトレンチ型の活性部２６を形成する。この活性部２６の形成工程における熱処理により、高濃度ｐ型エピタキシャル層２５がアニールされ、コレクタ層としての高濃度ｐ型シリコン基板２０に接続された分離層２５ａが形成されるようになる。
上記実施例１で述べたように、この活性部２６の形成工程における熱処理は合計でも１１００℃程度で数時間行うだけであるので、従来に比べて高温熱処理時間が大幅に短縮され、低濃度ｎ層２１内には高濃度の酸素が取り込まれない。また、高温熱処理時間の短縮により、分離層２５ａの横方向の広がりが大幅に低減されるようになるため、１素子当たりのエッジ領域を小さくすることができるようになる。
以上説明したように、逆阻止ＩＧＢＴの形成における高温熱処理時間を短縮することにより、ドリフト層にドナー化をもたらし得る酸素の取り込み量を低減することができるとともに、分離層の横方向の広がりを抑えて１素子当たりのエッジ領域を低減することができるようになる。それにより、小型で高品質の逆阻止ＩＧＢＴを形成することが可能になる。

（ａ）〜（ｆ）は本発明にかかる逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法を示す工程断面図 （ａ）〜（ｄ）は図１（ｆ）に続く工程断面図 （ａ）〜（ｆ）は本発明にかかる逆阻止型絶縁ゲート形バイポーラトランジスタの他の製造方法を示す工程断面図 従来の絶縁ゲート形バイポーラトランジスタの模式的断面図 従来の逆阻止型絶縁ゲート形バイポーラトランジスタの模式的断面図

符号の説明

１ ＦＺシリコン基板
３、２５ 高濃度ｐ型エピタキシャル層
３ａ、２５ａ 分離層
４、２６ 活性部
１２、２２ 酸化膜
１３、２４ レジスト
２０ 高濃度ｐ型シリコン基板
２１ 低濃度ｎ層
２３、２３ａ トレンチ溝
３１、３２ 分離領域
３５ ポリシリコン
１０２ ｐベース領域
１０３ ｐ＋コレクタ層
１０４ ｎ＋エミッタ領域
１０５ ゲート酸化膜
１０６ ゲート電極
１０８ エミッタ電極
１０９ コレクタ電極

Claims (1)

1. 第１導電型のドリフト層の表面に選択的に形成される第２導電型のベース領域と、該ベース領域の表面に選択的に形成される第１導電型のエミッタ領域と、前記ドリフト層と前記エミッタ領域とに挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドリフト層の裏面から側部に亘って前記ベース領域の周囲を取り囲むようにして形成される第２導電型のコレクタ領域と、を有する半導体装置の製造方法において、
   前記ドリフト層となる層の表面に絶縁膜、レジストをこの順に形成し、かつ絶縁膜よりもレジストを厚く形成し、前記ベース領域が形成される領域の周囲を側部側から取り囲むように前記絶縁膜と前記レジストのマスクを形成し、該マスクを用いて格子状で幅が１０〜２０μｍ、深さが１００〜２００μｍのトレンチを形成する工程と、
   前記トレンチに不純物濃度が１×１０^１７ｃｍ^−３以上の第２導電型のエピタキシャル層を形成して前記コレクタ領域の一部となる分離層を形成する工程と、 前記ドリフト層の裏面を前記エピタキシャル層に到達するまで削り、該削ったドリフト層の裏面に第２導電型のコレクタ領域をイオン注入で形成する工程と、
   を有することを特徴とする逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法。

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