JP2017195406A - トレンチゲート型絶縁ゲートバイポーラトランジスタ及びその製造方法 - Google Patents
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Abstract
【解決手段】
一導電型半導体基板に形成された、他導電型ベース領域12、52、一導電型エミッタ領域16、53、トレンチ13、61、ゲート電極15、72、エミッタ電極19、他導電型コレクタ層51、56、コレクタ電極22、73、一導電型フィールドストップ層50、55を備え、さらに、他導電型ベース領域は複数のトレンチによって第一領域と第二領域152に区分され、第一領域にはエミッタ電極が直接接触し、第二領域には絶縁膜を介してエミッタ電極が接触し、耐圧クラスが1200V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(tn-(μm))が次式「tn->4×ρ−110」で示される関係を有する。
【選択図】図22
Description
構成と言える。この構成では、トレンチゲート構造でありながら、チャネル電流が半導体基板の表面に垂直な方向だけでなく、基板に水平な方向にも流れるようになるので、縦型/トレンチ型IGBTが低オン抵抗と高耐圧を同時に実現可能なものとなる(特許文献3)。また、pベース領域の周囲を半導体基板よりも高濃度(密度)のn+型領域によって囲うことで、nベース層(ドリフト層)内の表面近傍のホール濃度(密度)を上昇させる構造(特許文献4)等もある。
m2,1200V級デバイスでは100A/cm2〜150A/cm2,2500V級デバイスでは40A/cm2〜60A/cm2と、概ね、V×I ≒ 150k VA 程度である。
上記発明のトレンチ型絶縁ゲートMOS半導体装置において、前記局部的な開口部は、形成間隔が一定であり、かつ、前記トレンチの長手方向の幅よりも、トレンチの長手方向に対する直角の方向に長い辺を持つことにしてもよい。
[数2]tn->5×ρ−90 式(2)
上記発明のトレンチ型絶縁ゲートMOS半導体装置において、耐圧クラスが1200V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(tn-(μm))が次式(3)で示される関係を有することにしてもよい。
[数3]tn->4×ρ−110 式(3)
上記発明のトレンチ型絶縁ゲートMOS半導体装置において、耐圧クラスが3300V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(tn-(μm))が次式(4)で示される関係を有することにしてもよい。
[数4]tn->3×ρ−180 式(4)
上記発明のトレンチ型絶縁ゲートMOS半導体装置において、耐圧クラスをVmaxとした場合、前記一導電型半導体基板の抵抗率(ρ(Ωcm))と濃度((密度)ND(cm-3))の相関はρ×ND≒4.59×1016cm-3を適用して換算し、前記抵抗率および厚さ(tn-(μm))が次式(5)で示される関係を有することにしてもよい。
[数5]ND×(tn-+0.033Vmax+70)>1.54×1018×Vmax-0.299 式(5)
(参考例1)
以下、本発明の参考例1について、図1〜図9を参照して説明する。なお、本参考例1では、特に、耐圧1200Vのトレンチ型IGBTについて説明する。
の最小幅を1μmとし、トレンチとトレンチの間の中央部に最小幅部分が配置されるように形成した。
ッファ層50およびp型コレクタ層51をイオン注入ならびに熱処理によって形成しない製造方法とすることもできる。
1)半導体基板の仕様とフィールドストップ層(FS層)に起因するアバランシェ降伏突入時の電流増加
2)IGBTの表面構造に起因するアバランシェ降伏突入時の電流増加、である。
[数6]
ND×(tn-+0.033Vmax+70)>1.54×1018Vmax-0.299で示される範囲で基板濃度(密度)NDと基板厚さtn-を選択すればよい。ここで、抵抗率と濃度(密度)の相関はρ×ND≒4.59×1016cm-3を適用して換算した。
(実施例)
実施例にかかる図30(a)の要部平面図では、ストライプ状の平面パターンを有するトレンチ61に囲まれた領域がフローティングp領域152であり、図30(c)に示すように、このフローティングp領域152の表面に形成されている絶縁膜62に一定の間隔でコンタクトホール63が設けられ、エミッタ電極71がコンタクトホール63を介してフローティングp領域152に導電接続される。図30(a)、(b)に示すように、隣接するフローティングp領域152の間にはトレンチ61を挟んで、pベース領域52とその表面層に形成されるエミッタ領域53と高濃度p+型ボディ領域54の表面に、エミッタ電極71のエミッタコンタクトホール64が形成される。
(参考例2)
図31に示すIGBTの平面図(a)と(a)のA−A断面図である同図(b)では、フローティングp領域の濃度(密度)(またはシート抵抗(Ω/cm2))と、トレンチ長手方向のエミッタランナー65間の距離を調節することで、チップの活性領域外周部に設けられたエミッタランナー65を、前述したフローティングp領域上のコンタクトホール63と同様の機能を持たせた場合である。
12、12a、52 pベース領域
12b、152 フローティングp領域、第二トレンチ間表面領域
13、61 トレンチ
14 ゲート酸化膜、
15、72 ゲート電極
16、53 n+型エミッタ領域、
17、54 p+型ボディ領域
18、62 絶縁膜、BPSG
19、71 エミッタ電極
22、73 コレクタ電極
23 レジストマスク
40、64 エミッタコンタクトホール
50、55 n型バッファ層、n型FS層
51、56 p型コレクタ層
63 コンタクトホール
65 エミッタランナー
80 トレンチゲート構造
前述した従来例1、2の縦型/トレンチ型IGBTが、このような高耐圧、大電流密度で適用される場合、図14(従来例1)、図15、図16−1〜図16−3(従来例2)の断面図にそれぞれ示される構成では、比較的小さなゲート抵抗(ゲート電圧がしきい値以下に低下した後に電流が減少し始める)を使用した場合、大電流ターンオフ時にアバランシェ降伏が発生し、信頼性等に問題を生じることがあるので、比較的大きなゲート抵抗(ゲート電圧が電流の減少を決定する)を使用する場合(この場合を後者とする)が多い。
1)ゲート電流igがiGCを決定している(=igがdVCE/dtを決定している)状態。
2)iGCがigを決定している(=dVCE/dtがigを決定している)状態。
すなわち、比較的GC間容量が小さい場合には、前記1)の状態が、逆に比較的GC間容量が大きい場合には、前記2)の状態が現れる。発明者が鋭意調査したところによれば、前記2)の状態下におけるターンオフのほうが、前記1)の状態下におけるターンオフよりも跳ね上がり電圧が小さくなることが見出された。
図面16−1〜図16−3を用いて説明する。一般的に制限電流は次式(1)
また、本発明の他の実施形態によれば、耐圧クラスが1200V級のトレンチゲート型絶縁ゲートバイポーラトランジスタにおいて、抵抗率をρ(Ωcm)、厚さをt n− (μm)とした場合に次式t n− >4×ρ−110の関係を満たす第一導電型の半導体基板と、前記半導体基板の一方の主表面の側に選択的に形成される第二導電型のベース領域と、前記半導体基板の他方の主表面の側に形成される第二導電型のコレクタ層と、前記半導体基板で構成されるドリフト層と前記コレクタ層との間に形成される該ドリフト層よりも高濃度の第一導電型のフィールドストップ層と、前記ベース領域を貫き前記半導体基板に達すると共に、直線状の平面パターンを有する複数のトレンチと、を備え、前記ベース領域は、前記トレンチによって第一領域と第二領域とに区分されていて、前記第一領域は、前記ベース領域と、前記ベース領域の表面層に形成され、該ベース領域よりも高濃度の第二導電型のボディ領域と、前記ベース領域の表面層に形成され、前記トレンチに接する第一導電型のエミッタ領域と、を有し、且つ、前記トレンチ間において該トレンチに接する前記エミッタ領域が形成される区間と該エミッタ領域が形成されない区間とが該トレンチの長手方向に交互に繰り返し配置される平面パターンを有し、前記第二領域は、前記ベース領域によって形成される第二導電型のフローティング領域を有し、前記第一領域の前記ベース領域に接する前記トレンチの内部にゲート絶縁膜を介して埋め込まれるゲート電極と、前記ゲート電極及び前記フローティング領域を覆う絶縁膜と、前記絶縁膜に設けられたコンタクトホールを介し前記ボディ領域及び前記エミッタ領域に接するエミッタ電極と、を更に備えるトレンチゲート型絶縁ゲートバイポーラトランジスタが提供される。
また、本発明の他の実施形態によれば、耐圧クラスが3300V級のトレンチゲート型絶縁ゲートバイポーラトランジスタにおいて、抵抗率をρ(Ωcm)、厚さをt n− (μm)とした場合に次式t n− >3×ρ−180の関係を満たす第一導電型の半導体基板と、前記半導体基板の一方の主表面の側に選択的に形成される第二導電型のベース領域と、前記半導体基板の他方の主表面の側に形成される第二導電型のコレクタ層と、前記半導体基板で構成されるドリフト層と前記コレクタ層との間に形成される該ドリフト層よりも高濃度の第一導電型のフィールドストップ層と、前記ベース領域を貫き前記半導体基板に達すると共に、直線状の平面パターンを有する複数のトレンチと、を備え、前記ベース領域は、前記トレンチによって第一領域と第二領域とに区分されていて、前記第一領域は、前記ベース領域と、前記ベース領域の表面層に形成され、該ベース領域よりも高濃度の第二導電型のボディ領域と、前記ベース領域の表面層に形成され、前記トレンチに接する第一導電型のエミッタ領域と、を有し、且つ、前記トレンチ間において該トレンチに接する前記エミッタ領域が形成される区間と該エミッタ領域が形成されない区間とが該トレンチの長手方向に交互に繰り返し配置される平面パターンを有し、前記第二領域は、前記ベース領域によって形成される第二導電型のフローティング領域を有し、前記第一領域の前記ベース領域に接する前記トレンチの内部にゲート絶縁膜を介して埋め込まれるゲート電極と、前記ゲート電極及び前記フローティング領域を覆う絶縁膜と、前記絶縁膜に設けられたコンタクトホールを介し前記ボディ領域及び前記エミッタ領域に接するエミッタ電極と、を更に備えるトレンチゲート型絶縁ゲートバイポーラトランジスタが提供される。
また、本発明の他の実施形態によれば、耐圧クラスをVmax級とするトレンチゲート型絶縁ゲートバイポーラトランジスタにおいて、基板濃度(密度)をN D (cm −3 )、厚さをt n− (μm)とした場合に次式N D ×(t n− +0.033Vmax+70)>1.54×10 18 ×Vmax −0.299 の関係を満たす第一導電型の半導体基板と、前記半導体基板の一方の主表面の側に選択的に形成される第二導電型のベース領域と、前記半導体基板の他方の主表面の側に形成される第二導電型のコレクタ層と、前記半導体基板で構成されるドリフト層と前記コレクタ層との間に形成される該ドリフト層よりも高濃度の第一導電型のフィールドストップ層と、前記ベース領域を貫き前記半導体基板に達すると共に、直線状の平面パターンを有する複数のトレンチと、を備え、前記ベース領域は、前記トレンチによって第一領域と第二領域とに区分されていて、前記第一領域は、前記ベース領域と、前記ベース領域の表面層に形成され、該ベース領域よりも高濃度の第二導電型のボディ領域と、前記ベース領域の表面層に形成され、前記トレンチに接する第一導電型のエミッタ領域と、を有し、且つ、前記トレンチ間において該トレンチに接する前記エミッタ領域が形成される区間と該エミッタ領域が形成されない区間とが該トレンチの長手方向に交互に繰り返し配置される平面パターンを有し、前記第二領域は、前記ベース領域によって形成される第二導電型のフローティング領域を有し、前記第一領域の前記ベース領域に接する前記トレンチの内部にゲート絶縁膜を介して埋め込まれるゲート電極と、前記ゲート電極及び前記フローティング領域を覆う絶縁膜と、前記絶縁膜に設けられたコンタクトホールを介し前記ボディ領域及び前記エミッタ領域に接するエミッタ電極と、を更に備えるトレンチゲート型絶縁ゲートバイポーラトランジスタが提供される。
また、本発明の他の実施形態によれば、耐圧クラスが1200V級のトレンチゲート型絶縁ゲートバイポーラトランジスタの製造方法において、抵抗率ρ(Ωcm)の第一導電型の半導体基板に直線状の平面パターンを有する複数のトレンチを形成する工程と、前記半導体基板の一方の主表面の側に選択的に第二導電型のベース領域を形成する工程と、前記トレンチによって区分された第一領域にMOSゲート構造を形成する工程と、前記トレンチによって区分された第一領域及び第二領域の表面に絶縁膜を被着し、該第一領域にコンタクトホールを形成する工程と、前記コンタクトホールに金属材料を埋め込み、且つ、前記絶縁膜上に被着することでエミッタ電極を形成する工程と、前記半導体基板の厚さをt n− (μm)とした場合に次式t n− >4×ρ−110の関係を満たすように該半導体基板の他方の主表面の側から該半導体基板を研磨する工程と、前記半導体基板の他方の主表面の側に、該半導体基板で構成されるドリフト層よりも高濃度の第一導電型のフィールドストップ層及び第二導電型のコレクタ層を形成する工程と、を備え、前記MOSゲート構造を形成する工程は、前記ベース領域の表面層に形成され該ベース領域よりも高濃度の第二導電型のボディ領域及び該ベース領域の表面層に形成され前記トレンチに接する第一導電型のエミッタ領域を形成する工程を含み、前記第一領域は、前記トレンチ間において該トレンチに接する前記エミッタ領域が形成される区間と該エミッタ領域が形成されない区間とが該トレンチの長手方向に交互に繰り返し配置される平面パターンを有し、前記第一領域の前記ベース領域に接する前記トレンチの内部に、ゲート絶縁膜を介してゲート電極を埋め込む工程を更に備えるトレンチゲート型絶縁ゲートバイポーラトランジスタの製造方法が提供される。
また、本発明の他の実施形態によれば、耐圧クラスが3300V級のトレンチゲート型絶縁ゲートバイポーラトランジスタの製造方法において、抵抗率ρ(Ωcm)の第一導電型の半導体基板に直線状の平面パターンを有する複数のトレンチを形成する工程と、前記半導体基板の一方の主表面の側に選択的に第二導電型のベース領域を形成する工程と、前記トレンチによって区分された第一領域にMOSゲート構造を形成する工程と、前記トレンチによって区分された第一領域及び第二領域の表面に絶縁膜を被着し、該第一領域にコンタクトホールを形成する工程と、前記コンタクトホールに金属材料を埋め込み、且つ、前記絶縁膜上に被着することでエミッタ電極を形成する工程と、前記半導体基板の厚さをt n− (μm)とした場合に次式t n− >3×ρ−180の関係を満たすように該半導体基板の他方の主表面の側から該半導体基板を研磨する工程と、前記半導体基板の他方の主表面の側に、該半導体基板で構成されるドリフト層よりも高濃度の第一導電型のフィールドストップ層及び第二導電型のコレクタ層を形成する工程と、を備え、前記MOSゲート構造を形成する工程は、前記ベース領域の表面層に形成され該ベース領域よりも高濃度の第二導電型のボディ領域及び該ベース領域の表面層に形成され前記トレンチに接する第一導電型のエミッタ領域を形成する工程を含み、前記第一領域は、前記トレンチ間において該トレンチに接する前記エミッタ領域が形成される区間と該エミッタ領域が形成されない区間とが該トレンチの長手方向に交互に繰り返し配置される平面パターンを有し、前記第一領域の前記ベース領域に接する前記トレンチの内部に、ゲート絶縁膜を介してゲート電極を埋め込む工程を更に備えるトレンチゲート型絶縁ゲートバイポーラトランジスタの製造方法が提供される。
また、本発明の他の実施形態によれば、耐圧クラスをVmax級とするトレンチゲート型絶縁ゲートバイポーラトランジスタの製造方法において、基板濃度(密度)N D (cm −3 )の第一導電型の半導体基板に直線状の平面パターンを有する複数のトレンチを形成する工程と、前記半導体基板の一方の主表面の側に選択的に第二導電型のベース領域を形成する工程と、前記トレンチによって区分された第一領域にMOSゲート構造を形成する工程と、前記トレンチによって区分された第一領域及び第二領域の表面に絶縁膜を被着し、該第一領域にコンタクトホールを形成する工程と、前記コンタクトホールに金属材料を埋め込み、且つ、前記絶縁膜上に被着することでエミッタ電極を形成する工程と、前記半導体基板の厚さをt n− (μm)とした場合に次式t n− >N D ×(t n− +0.033Vmax+70)>1.54×10 18 ×Vmax −0.299 の関係を満たすように該半導体基板の他方の主表面の側から該半導体基板を研磨する工程と、前記半導体基板の他方の主表面の側に、該半導体基板で構成されるドリフト層よりも高濃度の第一導電型のフィールドストップ層及び第二導電型のコレクタ層を形成する工程と、を備え、前記MOSゲート構造を形成する工程は、前記ベース領域の表面層に形成され該ベース領域よりも高濃度の第二導電型のボディ領域及び該ベース領域の表面層に形成され前記トレンチに接する第一導電型のエミッタ領域を形成する工程を含み、前記第一領域は、前記トレンチ間において該トレンチに接する前記エミッタ領域が形成される区間と該エミッタ領域が形成されない区間とが該トレンチの長手方向に交互に繰り返し配置される平面パターンを有し、前記第一領域の前記ベース領域に接する前記トレンチの内部に、ゲート絶縁膜を介してゲート電極を埋め込む工程を更に備えるトレンチゲート型絶縁ゲートバイポーラトランジスタの製造方法が提供される。
図21〜図23は、それぞれ、耐圧クラスごとのIGBTにおける基板抵抗率/基板厚さとアバランシェ降伏突入時の破壊の関係図である。図24はIGBTの半導体基板の厚さ方向を横軸に採った不純物濃度(密度)分布図である。図25は、耐圧クラスごとのIGBTにおける基板抵抗率/基板厚さとアバランシェ降伏突入時の破壊の関係を調べる測定装置の回路図である。図26は図25に示される測定装置を用いて得られた、1200V級デバイスのアバランシェ降伏突入時の破壊に関する測定の際の電圧VCEと電流ICの各波形図である。図27、図28は図26に対応するアバランシェ降伏突入直前と直後の内部電子濃度(密度)分布図である。図29は本発明の例にかかるIGBTの要部断面図とアバランシェ降伏時の電圧電流波形図である。図30は本発明の実施例2のIGBTの要部の平面図と断面図である。図31は本発明の実施例3のIGBTの要部の平面図と断面図である。図32は本発明の実施例にかかるIGBTのアバランシェ降伏突入時のホール濃度(密度)分布図(a)と電界強度分布図(b)である。
1)半導体基板の仕様とフィールドストップ層(FS層)に起因するアバランシェ降伏突入時の電流増加
2)IGBTの表面構造に起因するアバランシェ降伏突入時の電流増加、である。
すなわち、フローティングp領域152を、前記絶縁膜62に局部的な開口部63を設けることにより、フローティングp領域152を横方向に電流が流れることにより発生する抵抗成分を介してエミッタ電極71に接続するような構造にして、アバランシェ降伏電流が小さい電流の場合にはフローティングp領域152を低い電位に固定することを可能としたものである。従って、前記抵抗成分には許容可能な最大値が存在する。
さらに、トレンチによってトレンチゲート構造から分離されると共に、エミッタ電極に対して絶縁膜を挟んで下層に位置するフローティングp領域を有する構造を備えることで、表面側のホール濃度(密度)を高くしてオン抵抗(オン電圧)を下げることができるようにしたIGBTにおいても、フローティングp領域とエミッタ電極とを一定値以下の抵抗で接続することも好ましい。すなわち、デバイスの活性領域の単位面積当たり100mΩ/cm2以下、望ましくは10mΩ/cm2以下の小さい抵抗で接続することでアバランシェ降伏突入時の破壊を回避することが可能となる。
上記のトレンチ型絶縁ゲートMOS半導体装置において、前記局部的な開口部は、形成間隔が一定であり、かつ、前記トレンチの長手方向の幅よりも、トレンチの長手方向に対する直角の方向に長い辺を持つことにしてもよい。
上記のトレンチ型絶縁ゲートMOS半導体装置において、オフ状態において、アバランシェ降伏を起こす際に、前記他導電型ベース領域の第一領域と前記ドリフト層との間のpn接合から該ドリフト層内を前記コレクタ層に向かって広がる空間電荷領域の端部と前記コレクタ層の間隔が少なくとも10μm以上であることにしてもよい。
上記のトレンチ型絶縁ゲートMOS半導体装置において、前記フィールドストップ層の不純物濃度が1×10 16 cm −3 よりも低濃度であることにしてもよい。
上記のトレンチ型絶縁ゲートMOS半導体装置において、オフ状態において、アバランシェ降伏を起こす際に、前記他導電型ベース領域と前記ドリフト層との間に形成されるpn接合から該ドリフト層内を前記コレクタ層に向かって広がる空間電荷領域の端部から前記コレクタ層までの間に存在する、前記フィールドストップ層の非空間電荷領域の不純物濃度が1×10 12 cm −3 以上であることにしてもよい。
上記のトレンチ型絶縁ゲートMOS半導体装置において、前記ドリフト層のライフタイムが1μsよりも長いことにしてもよい。
上記のトレンチ型絶縁ゲートMOS半導体装置において、耐圧クラスが600V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(t n− (μm))が次式(2)で示される関係を有することにしてもよい。
[数2]t n− >5×ρ−90 式(2)
上記のトレンチ型絶縁ゲートMOS半導体装置において、耐圧クラスが1200V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(t n− (μm))が次式(3)で示される関係を有することにしてもよい。
[数3]t n− >4×ρ−110 式(3)
上記のトレンチ型絶縁ゲートMOS半導体装置において、耐圧クラスが3300V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(t n− (μm))が次式(4)で示される関係を有することにしてもよい。
[数4]t n− >3×ρ−180 式(4)
上記のトレンチ型絶縁ゲートMOS半導体装置において、耐圧クラスをVmaxとした場合、前記一導電型半導体基板の抵抗率(ρ(Ωcm))と濃度((密度)N D (cm −3 ))の相関はρ×N D ≒4.59×10 16 cm −3 を適用して換算し、前記抵抗率および厚さ(t n− (μm))が次式(5)で示される関係を有することにしてもよい。
[数5]N D ×(t n− +0.033Vmax+70)>1.54×10 18 ×Vmax −0.299 式(5)
12、12a、52 pベース領域
12b、152 フローティングp領域、第二トレンチ間表面領域
13、61 トレンチ
14 ゲート酸化膜
15、72 ゲート電極
16、53 n+型エミッタ領域、
17、54 p+型ボディ領域
18、62 絶縁膜、BPSG
19、71 エミッタ電極
22、73 コレクタ電極
23 レジストマスク
40、64 エミッタコンタクトホール
50、55 n型バッファ層、n型FS層
51、56 p型コレクタ層
63 コンタクトホール
65 エミッタランナー
80 トレンチゲート構造
また、本発明の他の実施形態によれば、耐圧クラスが1200V級のトレンチゲート型絶縁ゲートバイポーラトランジスタにおいて、抵抗率をρ(Ωcm)、厚さをtn-(μm)とした場合に次式tn->4×ρ−110の関係を満たす第一導電型の半導体基板と、前記半導体基板の一方の主表面の側に選択的に形成される第二導電型のベース領域と、前記半導体基板の他方の主表面の側に形成される第二導電型のコレクタ層と、前記第一導電型の半導体基板で構成されるドリフト層と、前記コレクタ層との間に形成される該ドリフト層よりも高濃度の第一導電型のフィールドストップ層と、前記ベース領域を貫き前記ドリフト層に達すると共に、直線状の平面パターンを有する複数のトレンチと、を備え、前記ベース領域は、前記トレンチによって第一領域と第二領域とに区分されていて、前記第一領域は、前記ベース領域と、前記ベース領域の表面層に形成され、該ベース領域よりも高濃度の第二導電型のボディ領域と、前記ベース領域の表面層に形成され、前記トレンチに接する第一導電型のエミッタ領域と、を有し、且つ、前記トレンチ間において該トレンチに接する前記エミッタ領域が形成される区間と該エミッタ領域が形成されない区間とが該トレンチの長手方向に交互に繰り返し配置される平面パターンを有し、前記第二領域は、前記ベース領域によって形成される第二導電型のフローティング領域を有し、前記第一領域の前記ベース領域に接する前記トレンチの内部にゲート絶縁膜を介して埋め込まれるゲート電極と、前記半導体基板の一方の主表面の側に被着する絶縁膜と、前記絶縁膜に設けられ、前記ボディ領域及び前記エミッタ領域を露出させるコンタクトホールと、前記コンタクトホール及び前記絶縁膜の上に被着するエミッタ電極と、を更に備え、前記ボディ領域及び前記エミッタ領域を露出させる前記コンタクトホールの前記トレンチの長手方向における外側にて、前記ゲート電極が埋め込まれたトレンチ同士が短手方向に接続されていると共に、前記トレンチの長手方向における当該トレンチゲート型絶縁ゲートバイポーラトランジスタのチップの活性領域外周部に、前記半導体基板の一方の主表面の側を露出させ前記エミッタ電極に電流を流すコンタクトホールが設けられていて、前記チップの活性領域外周部のコンタクトホールは、前記トレンチ同士が短手方向に接続される部位よりも、前記トレンチの長手方向における外側に設けられているトレンチゲート型絶縁ゲートバイポーラトランジスタが提供される。
また、本発明の他の実施形態によれば、耐圧クラスが3300V級のトレンチゲート型絶縁ゲートバイポーラトランジスタにおいて、抵抗率をρ(Ωcm)、厚さをtn-(μm)とした場合に次式tn->3×ρ−180の関係を満たす第一導電型の半導体基板と、前記半導体基板の一方の主表面の側に選択的に形成される第二導電型のベース領域と、前記半導体基板の他方の主表面の側に形成される第二導電型のコレクタ層と、前記第一導電型の半導体基板で構成されるドリフト層と、前記コレクタ層との間に形成される該ドリフト層よりも高濃度の第一導電型のフィールドストップ層と、前記ベース領域を貫き前記ドリフト層に達すると共に、直線状の平面パターンを有する複数のトレンチと、を備え、前記ベース領域は、前記トレンチによって第一領域と第二領域とに区分されていて、前記第一領域は、前記ベース領域と、前記ベース領域の表面層に形成され、該ベース領域よりも高濃度の第二導電型のボディ領域と、前記ベース領域の表面層に形成され、前記トレンチに接する第一導電型のエミッタ領域と、を有し、且つ、前記トレンチ間において該トレンチに接する前記エミッタ領域が形成される区間と該エミッタ領域が形成されない区間とが該トレンチの長手方向に交互に繰り返し配置される平面パターンを有し、前記第二領域は、前記ベース領域によって形成される第二導電型のフローティング領域を有し、前記第一領域の前記ベース領域に接する前記トレンチの内部にゲート絶縁膜を介して埋め込まれるゲート電極と、前記半導体基板の一方の主表面の側に被着する絶縁膜と、前記絶縁膜に設けられ、前記ボディ領域及び前記エミッタ領域を露出させるコンタクトホールと、前記コンタクトホール及び前記絶縁膜の上に被着するエミッタ電極と、を更に備え、前記ボディ領域及び前記エミッタ領域を露出させる前記コンタクトホールの前記トレンチの長手方向における外側にて、前記ゲート電極が埋め込まれたトレンチ同士が短手方向に接続されていると共に、前記トレンチの長手方向における当該トレンチゲート型絶縁ゲートバイポーラトランジスタのチップの活性領域外周部に、前記半導体基板の一方の主表面の側を露出させ前記エミッタ電極に電流を流すコンタクトホールが設けられていて、前記チップの活性領域外周部のコンタクトホールは、前記トレンチ同士が短手方向に接続される部位よりも、前記トレンチの長手方向における外側に設けられているトレンチゲート型絶縁ゲートバイポーラトランジスタが提供される。
また、本発明の他の実施形態によれば、耐圧クラスをVmax級とするトレンチゲート型絶縁ゲートバイポーラトランジスタにおいて、基板濃度(密度)をND(cm-3)、厚さをtn-(μm)とした場合に次式ND×(tn-+0.033Vmax+70)>1.54×1018×Vmax-0.299の関係を満たす第一導電型の半導体基板と、前記半導体基板の一方の主表面の側に選択的に形成される第二導電型のベース領域と、前記半導体基板の他方の主表面の側に形成される第二導電型のコレクタ層と、前記第一導電型の半導体基板で構成されるドリフト層と、前記コレクタ層との間に形成される該ドリフト層よりも高濃度の第一導電型のフィールドストップ層と、前記ベース領域を貫き前記ドリフト層に達すると共に、直線状の平面パターンを有する複数のトレンチと、を備え、前記ベース領域は、前記トレンチによって第一領域と第二領域とに区分されていて、前記第一領域は、前記ベース領域と、前記ベース領域の表面層に形成され、該ベース領域よりも高濃度の第二導電型のボディ領域と、前記ベース領域の表面層に形成され、前記トレンチに接する第一導電型のエミッタ領域と、を有し、且つ、前記トレンチ間において該トレンチに接する前記エミッタ領域が形成される区間と該エミッタ領域が形成されない区間とが該トレンチの長手方向に交互に繰り返し配置される平面パターンを有し、前記第二領域は、前記ベース領域によって形成される第二導電型のフローティング領域を有し、前記第一領域の前記ベース領域に接する前記トレンチの内部にゲート絶縁膜を介して埋め込まれるゲート電極と、前記半導体基板の一方の主表面の側に被着する絶縁膜と、前記絶縁膜に設けられ、前記ボディ領域及び前記エミッタ領域を露出させるコンタクトホールと、前記コンタクトホール及び前記絶縁膜の上に被着するエミッタ電極と、を更に備え、前記ボディ領域及び前記エミッタ領域を露出させる前記コンタクトホールの前記トレンチの長手方向における外側にて、前記ゲート電極が埋め込まれたトレンチ同士が短手方向に接続されていると共に、前記トレンチの長手方向における当該トレンチゲート型絶縁ゲートバイポーラトランジスタのチップの活性領域外周部に、前記半導体基板の一方の主表面の側を露出させ前記エミッタ電極に電流を流すコンタクトホールが設けられていて、前記チップの活性領域外周部のコンタクトホールは、前記トレンチ同士が短手方向に接続される部位よりも、前記トレンチの長手方向における外側に設けられているトレンチゲート型絶縁ゲートバイポーラトランジスタが提供される。
また、本発明の他の実施形態によれば、耐圧クラスが1200V級のトレンチゲート型絶縁ゲートバイポーラトランジスタの製造方法において、抵抗率ρ(Ωcm)の第一導電型の半導体基板に直線状の平面パターンを有する複数のトレンチを形成する工程と、前記トレンチの内部に、ゲート絶縁膜を介してゲート電極を埋め込む工程と、前記半導体基板の一方の主表面の側に選択的に第二導電型のベース領域を形成する工程と、前記トレンチによって区分された第一領域及び第二領域のうち、該第一領域にMOSゲート構造を形成する工程と、前記半導体基板の一方の主表面の側に絶縁膜を被着し、前記第二領域に前記ベース領域によって第二導電型のフローティング領域を形成する工程と、前記絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホール及び前記絶縁膜の上にエミッタ電極を被着する工程と、前記半導体基板の厚さをtn-(μm)とした場合に次式tn->4×ρ−110の関係を満たすように該半導体基板の他方の主表面の側から該半導体基板を研磨する工程と、前記半導体基板の他方の主表面の側に、前記第一導電型の半導体基板で構成されるドリフト層よりも高濃度の第一導電型のフィールドストップ層及び第二導電型のコレクタ層を形成する工程と、を備え、前記MOSゲート構造を形成する工程は、前記ベース領域の表面層に形成され該ベース領域よりも高濃度の第二導電型のボディ領域、及び該ベース領域の表面層に形成され前記トレンチに接する第一導電型のエミッタ領域を形成する工程を含み、前記第一領域は、前記トレンチ間において該トレンチに接する前記エミッタ領域が形成される区間と該エミッタ領域が形成されない区間とが該トレンチの長手方向に交互に繰り返し配置される平面パターンとなり、前記コンタクトホールを形成する工程は、前記ボディ領域及び前記エミッタ領域を露出させるコンタクトホール、及び前記トレンチの長手方向における当該トレンチゲート型絶縁ゲートバイポーラトランジスタのチップの活性領域外周部に、前記半導体基板の一方の主表面の側を露出させ前記エミッタ電極に電流を流すコンタクトホールを形成する工程を含み、前記ボディ領域及び前記エミッタ領域を露出させる前記コンタクトホールの前記トレンチの長手方向における外側にて、前記ゲート電極が埋め込まれたトレンチ同士が短手方向に接続され、前記チップの活性領域外周部のコンタクトホールは、前記トレンチ同士が短手方向に接続される部位よりも、前記トレンチの長手方向における外側に設けられるトレンチゲート型絶縁ゲートバイポーラトランジスタの製造方法が提供される。
また、本発明の他の実施形態によれば、耐圧クラスが3300V級のトレンチゲート型絶縁ゲートバイポーラトランジスタの製造方法において、抵抗率ρ(Ωcm)の第一導電型の半導体基板に直線状の平面パターンを有する複数のトレンチを形成する工程と、前記トレンチの内部に、ゲート絶縁膜を介してゲート電極を埋め込む工程と、前記半導体基板の一方の主表面の側に選択的に第二導電型のベース領域を形成する工程と、前記トレンチによって区分された第一領域及び第二領域のうち、該第一領域にMOSゲート構造を形成する工程と、前記半導体基板の一方の主表面の側に絶縁膜を被着し、前記第二領域に前記ベース領域によって第二導電型のフローティング領域を形成する工程と、前記絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホール及び前記絶縁膜の上にエミッタ電極を被着する工程と、前記半導体基板の厚さをtn-(μm)とした場合に次式tn->3×ρ−180の関係を満たすように該半導体基板の他方の主表面の側から該半導体基板を研磨する工程と、前記半導体基板の他方の主表面の側に、前記第一導電型の半導体基板で構成されるドリフト層よりも高濃度の第一導電型のフィールドストップ層及び第二導電型のコレクタ層を形成する工程と、を備え、前記MOSゲート構造を形成する工程は、前記ベース領域の表面層に形成され該ベース領域よりも高濃度の第二導電型のボディ領域、及び該ベース領域の表面層に形成され前記トレンチに接する第一導電型のエミッタ領域を形成する工程を含み、前記第一領域は、前記トレンチ間において該トレンチに接する前記エミッタ領域が形成される区間と該エミッタ領域が形成されない区間とが該トレンチの長手方向に交互に繰り返し配置される平面パターンとなり、前記コンタクトホールを形成する工程は、前記ボディ領域及び前記エミッタ領域を露出させるコンタクトホール、及び前記トレンチの長手方向における当該トレンチゲート型絶縁ゲートバイポーラトランジスタのチップの活性領域外周部に、前記半導体基板の一方の主表面の側を露出させ前記エミッタ電極に電流を流すコンタクトホールを形成する工程を含み、前記ボディ領域及び前記エミッタ領域を露出させる前記コンタクトホールの前記トレンチの長手方向における外側にて、前記ゲート電極が埋め込まれたトレンチ同士が短手方向に接続され、前記チップの活性領域外周部のコンタクトホールは、前記トレンチ同士が短手方向に接続される部位よりも、前記トレンチの長手方向における外側に設けられるトレンチゲート型絶縁ゲートバイポーラトランジスタの製造方法が提供される。
また、本発明の他の実施形態によれば、耐圧クラスをVmax級とするトレンチゲート型絶縁ゲートバイポーラトランジスタの製造方法において、基板濃度(密度)ND(cm-3)の第一導電型の半導体基板に直線状の平面パターンを有する複数のトレンチを形成する工程と、前記トレンチの内部に、ゲート絶縁膜を介してゲート電極を埋め込む工程と、前記半導体基板の一方の主表面の側に選択的に第二導電型のベース領域を形成する工程と、前記トレンチによって区分された第一領域及び第二領域のうち、該第一領域にMOSゲート構造を形成する工程と、前記半導体基板の一方の主表面の側に絶縁膜を被着し、前記第二領域に前記ベース領域によって第二導電型のフローティング領域を形成する工程と、前記絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホール及び前記絶縁膜の上にエミッタ電極を被着する工程と、前記半導体基板の厚さをtn-(μm)とした場合に次式tn->ND×(tn-+0.033Vmax+70)>1.54×1018×Vmax-0.299の関係を満たすように該半導体基板の他方の主表面の側から該半導体基板を研磨する工程と、前記半導体基板の他方の主表面の側に、前記第一導電型の半導体基板で構成されるドリフト層よりも高濃度の第一導電型のフィールドストップ層及び第二導電型のコレクタ層を形成する工程と、を備え、前記MOSゲート構造を形成する工程は、前記ベース領域の表面層に形成され該ベース領域よりも高濃度の第二導電型のボディ領域、及び該ベース領域の表面層に形成され前記トレンチに接する第一導電型のエミッタ領域を形成する工程を含み、前記第一領域は、前記トレンチ間において該トレンチに接する前記エミッタ領域が形成される区間と該エミッタ領域が形成されない区間とが該トレンチの長手方向に交互に繰り返し配置される平面パターンとなり、前記コンタクトホールを形成する工程は、前記ボディ領域及び前記エミッタ領域を露出させるコンタクトホール、及び前記トレンチの長手方向における当該トレンチゲート型絶縁ゲートバイポーラトランジスタのチップの活性領域外周部に、前記半導体基板の一方の主表面の側を露出させ前記エミッタ電極に電流を流すコンタクトホールを形成する工程を含み、前記ボディ領域及び前記エミッタ領域を露出させる前記コンタクトホールの前記トレンチの長手方向における外側にて、前記ゲート電極が埋め込まれたトレンチ同士が短手方向に接続され、前記チップの活性領域外周部のコンタクトホールは、前記トレンチ同士が短手方向に接続される部位よりも、前記トレンチの長手方向における外側に設けられるトレンチゲート型絶縁ゲートバイポーラトランジスタの製造方法が提供される。
図21〜図23は、それぞれ、耐圧クラスごとのIGBTにおける基板抵抗率/基板厚さとアバランシェ降伏突入時の破壊の関係図である。図24はIGBTの半導体基板の厚さ方向を横軸に採った不純物濃度(密度)分布図である。図25は、耐圧クラスごとのIGBTにおける基板抵抗率/基板厚さとアバランシェ降伏突入時の破壊の関係を調べる測定装置の回路図である。図26は図25に示される測定装置を用いて得られた、1200V級デバイスのアバランシェ降伏突入時の破壊に関する測定の際の電圧VCEと電流ICの各波形図である。図27、図28は図26に対応するアバランシェ降伏突入直前と直後の内部電子濃度(密度)分布図である。図29は本発明の例にかかるIGBTの要部断面図とアバランシェ降伏時の電圧電流波形図である。図30は本発明の実施例2のIGBTの要部の平面図と断面図である。図31は本発明の実施例3のIGBTの要部の平面図と断面図である。図32は本発明の実施例にかかるIGBTのアバランシェ降伏突入時のホール濃度(密度)分布図(a)と電界強度分布図(b)である。
Claims (10)
- 一導電型半導体基板の一方の主表面に選択的に形成される他導電型ベース領域と、
該ベース領域の表面に選択的に形成される一導電型エミッタ領域と、
該一導電型エミッタ領域表面から前記他導電型ベース領域を貫き、前記一導電型半導体基板に達する複数の直線状平面パターンを有するトレンチと、
該トレンチ内にゲート絶縁膜を介して形成されるゲート電極と、
前記他導電型ベース領域と前記一導電型エミッタ領域の両表面に接触するエミッタ電極と、
前記一導電型半導体基板の他方の主表面に形成される他導電型コレクタ層と、
該コレクタ層に接触するコレクタ電極と、
前記一導電型半導体基板であるドリフト層と前記他導電型コレクタ層との間に一導電型で、かつ、前記ドリフト層よりも高濃度であって前記他方の主表面からの拡散深さが10μm以上のフィールドストップ層と、
を備えるトレンチゲート型絶縁ゲートバイポーラトランジスタにおいて、
前記他導電型ベース領域は前記複数のトレンチによって第一領域と第二領域に区分され、該第一領域の半導体基板表面にはエミッタ電極が直接接触し、前記第二領域表面には絶縁膜を介してエミッタ電極が接触し、かつ前記第二領域表面の絶縁膜に設けられる局部的な開口部を介して前記エミッタ電極が前記第二領域表面に接続され、前記局部的な開口部の形成間隔によって調整され単位面積当たり100mΩ/cm2以下の抵抗成分を有するように形成された前記第二領域を通って電流の一部がエミッタ電極に流れる構成を備えることを特徴とするトレンチ型絶縁ゲートMOS半導体装置。 - 前記局部的な開口部は、形成間隔が一定であり、かつ、前記トレンチの長手方向の幅よりも、トレンチの長手方向に対する直角の方向に長い辺を持つことを特徴とする請求項1に記載のトレンチ型絶縁ゲートMOS半導体装置。
- オフ状態において、アバランシェ降伏を起こす際に、前記他導電型ベース領域の第一領域と前記ドリフト層との間のpn接合から該ドリフト層内を前記コレクタ層に向かって広がる空間電荷領域の端部と前記コレクタ層の間隔が少なくとも10μm以上であることを特徴とする請求項1または2に記載のトレンチ型絶縁ゲートMOS半導体装置。
- 前記フィールドストップ層の不純物濃度が1×1016cm-3よりも低濃度であることを特徴とする請求項1から3のいずれか一項に記載のトレンチ型絶縁ゲートMOS半導体装置。
- オフ状態において、アバランシェ降伏を起こす際に、前記他導電型ベース領域と前記ドリフト層との間に形成されるpn接合から該ドリフト層内を前記コレクタ層に向かって広がる空間電荷領域の端部から前記コレクタ層までの間に存在する、前記フィールドストップ層の非空間電荷領域の不純物濃度が1×1012cm-3以上であることを特徴とする請求項4に記載のトレンチ型絶縁ゲートMOS半導体装置。
- 前記ドリフト層のライフタイムが1μsよりも長いことを特徴とする請求項5に記載のトレンチ型絶縁ゲートMOS半導体装置。
- 耐圧クラスが600V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(tn-(μm))が次式(1)で示される関係を有することを特徴とする請求項6に記載のトレンチ型絶縁ゲートMOS半導体装置。
[数1]tn->5×ρ−90 式(1) - 耐圧クラスが1200V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(tn-(μm))が次式(2)で示される関係を有することを特徴とする請求項6に記載のトレンチ型絶縁ゲートMOS半導体装置。
[数2]tn->4×ρ−110 式(2) - 耐圧クラスが3300V級において、前記一導電型半導体基板の抵抗率(ρ(Ωcm))および厚さ(tn-(μm))が次式(3)で示される関係を有することを特徴とする請求項6に記載のトレンチ型絶縁ゲートMOS半導体装置。
[数3]tn->3×ρ−180 式(3) - 耐圧クラスをVmaxとした場合、前記一導電型半導体基板の抵抗率(ρ(Ωcm))と濃度((密度)ND(cm-3))の相関はρ×ND≒4.59×1016cm-3を適用して換算し、前記抵抗率および厚さ(tn-(μm))が次式(4)で示される関係を有することを特徴とする請求項6に記載のトレンチ型絶縁ゲートMOS半導体装置。
[数4]ND×(tn-+0.033Vmax+70)>1.54×1018×Vmax-0.299 式(4)
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