JP3791498B2 - プリエンファシス機能を有する出力バッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、情報処理装置等におけるデータ伝送で伝送線路の減衰量に応じて信号波形を強調するいわゆるプリエンファシス機能を有する出力バッファ回路に関し、特に、低電力、低電圧、低ノイズを実現した高速出力のプリエンファシス機能を有する出力バッファ回路に関する。
【０００２】
【従来の技術】
従来、この種のプリエンファシス機能を有する出力バッファ回路は、特にデータ伝送において長距離伝送、低電圧、高速(高周波)動作を必要とする出力回路として用いられている。
【０００３】
この種の出力バッファ回路は、一般的にカレントモード型回路(電流量で表された信号を取り扱う回路)により実現されるが、このカレントモード型回路は、その構成上の理由から低い電源電圧での動作には不利であるといった欠点がある。しかしながら、近年における半導体集積回路の微細加工技術の進展に伴い、動作電圧低下による低消費電力化が進み、より低い電源電圧でより高速に動作することが要求されている。
【０００４】
このような要請に応えるための従来技術としては、例えば、特開２００２−９４３６５号公報（特許文献１）に開示されるように、低電源電圧で動作する共に、入力部から出力部までの伝播遅延時間を短くすることで高速動作を実現する回路が提案されている。また、特開２０００−６８８１６号公報（特許文献２）においても、低電力で動作する出力バッファ回路の改良技術が開示されている。
【０００５】
【特許文献１】
特開２００２−９４３６５号公報
【特許文献２】
特開２０００−６８８１６号公報
【０００６】
【発明が解決しようとする課題】
上述した従来の技術、例えば特開２００２−９４３６５号公報に開示される出力バッファ回路等においては、プリエンファシス機能が働いていない（ディプリエンファシス時）場合に、電流を遮断する機構を有していないので、電流変動が大きくなり、その結果、低消費電力には向かないという欠点があった。
【０００７】
さらには、電流変動が大きいためにノイズが発生し易く、高速伝送に不利になるという問題点も有している。
【０００８】
なお、本発明では、制御回路（Ｂ１〜Ｂ４）において送出すべきデータ自体を用いて論理積（ＡＮＤ）や論理和（ＯＲ）等の複雑な論理演算を行う必要が無く、出力バッファ回路の入力部（ＴＡ、ＴＢ）から出力部（ＳＯＵＴ）までをインバータ２段で構成しているので、特開２００２−９６３４５号に開示されている出力バッファ回路と同等の遅延時間であり、また特開２０００−６８８１６号に開示されている出力バッファ回路より高速動作が可能である。
【０００９】
本発明の目的は、プリエンファシス機能の働いていないディプリエンファシス時における不要な電流を遮断することで電流変動を無くし、低電力、低電圧、低ノイズを実現した高速出力のプリエンファシス機能を有する出力バッファ回路を提供することにある。
【００１０】
本発明の他の目的は、さらに、適用する伝送路の条件に応じた最適な駆動能力を持つ出力バッファ回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成する本発明は、情報処理装置等におけるデータ伝送で伝送線路の減衰量に応じて信号波形を強調するいわゆるプリエンファシス機能を有する出力バッファ回路において、信号の論理値を与える入力信号である第１の入力信号を入力して前記伝送線路を駆動する第１のバッファと、前記第１の入力信号に対して所定の論理関係を有する第２の入力信号を入力し、前記第１のバッファと協調して前記伝送線路を駆動する第２のバッファを備え、前記第１のバッファと前記第２のバッファに、高電位又は低電位の制御信号によって前記第１のバッファと前記第２のバッファをオン又はオフする制御回路を備え、前記制御回路は、前記第１のバッファと前記第２のバッファに与えられる前記制御信号が共に高電位の場合、前記第１の入力信号と前記第２の入力信号の関係が一致した時に前記第２のバッファによるプリエンファシス機能をイネーブルとし、不一致の時に前記第２のバッファをオフとしてプリエンファシス機能をディセーブルとすることを特徴とする。
【００１２】
請求項２の本発明の出力バッファ回路は、前記第１のバッファと前記第２のバッファの前記制御回路に与えられる制御信号が共に高電位の場合、前記第１のバッファと前記第２のバッファが共にオンとなり、前記第１のバッファの制御信号が高電位で、前記第２のバッファの前記制御信号が低電位の場合、前記第２のバッファがオフとなり、前記制御信号が共に低電位の場合、前記第１のバッファと前記第２のバッファ共にオフとなることを特徴とする。
【００１３】
請求項３の本発明の出力バッファ回路は、前記第２の入力信号が、前記第１の入力信号を１ビット遅らせかつ反転させた信号であることを特徴とする。
【００１４】
請求項４の本発明の出力バッファ回路は、前記第１のバッファと前記制御回路及び前記第２のバッファと前記制御回路をそれぞれ、２つずつ組み合わせて構成し、前記第１のバッファの双方をオンとするか、又は一方のみをオンとするかによって駆動能力を可変可能とし、前記第１のバッファの双方をオンとするか、又は一方のみをオンとするかによってプリエンファシス機能の効果を可変可能としたことを特徴とする。
【００１５】
請求項５の本発明の出力バッファ回路は、前記第１のバッファの一方の出力インピーダンスを前記伝送路の特性インピーダンスとほぼ同じに設定し、他方の出力インピーダンスを前記伝送路の特性インピーダンスより小さく設定することを特徴とする。
【００１８】
本発明によれば、第１の入力信号と第２の入力信号号が一致した時のみ第２のバッファがオンとなって、第１のバッファと第２のバッファが協調して働き、プリエンファシス機能がイネーブルとなる。第１の入力信号と第２の入力信号が不一致の場合は、第２のバッファの最終段出力がオフしてプリエンファシス機能がディセーブルとなる。従って、プリエンファシス機能がディセーブルの場合（ディプリエンファシス時）、第２のバッファがオフするようにしたので、ディプリエンファシス時に第２のバッファに流れる不要な電流が遮断されることになる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１の実施の形態による出力バッファ回路の構成を示すブロック図であり、図２はその具体的な構成例を示す回路図である。
【００２０】
第１の実施の形態による出力バッファ回路は、受信端子ＴＲＶを抵抗ＲＴにて電圧ＶＴＴに終端した伝送路Ｌを駆動するものである。
【００２１】
本実施の形態による出力バッファ回路は、第１のバッファ１０と、第２のバッファ２０を備える構成となっており、第１のバッファ１０はバッファ回路１０Ａと制御回路Ｂ１とで構成され、第２のバッファ２０はバッファ回路２０Ａと制御回路Ｂ２とで構成される。
【００２２】
この制御回路Ｂ１、Ｂ２は、トライステート型の回路であり、図３に示すように、インバータＩＮＶ１、ＩＮＶ２、ＰチャネルトランジスタＰ７、Ｐ８、Ｐ９、ＮチャネルトランジスタＮ７、Ｎ８、Ｎ９から構成されており、入力端子ＴＡ（ＴＢ）、制御端子ＤＡ（ＤＢ）、出力端子Ｏ１（Ｏ３）、Ｏ２（Ｏ４）の各入出力端子を有する。この制御回路Ｂ１、Ｂ２では、制御端子ＤＡ（ＤＢ）に入力される制御信号によって出力の状態を可変する機能を有している。
【００２３】
この制御回路Ｂ１、Ｂ２の動作内容を図４に示す。図示のように、制御端子ＤＡの制御信号が高電位（ハイレベル：「１」）の場合、入力端子ＴＡが「０」の時、出力端子Ｏ１＝Ｏ２＝「１」、入力端子ＴＡが「１」の時、出力端子Ｏ１＝Ｏ２＝「１」となる。また、制御端子ＤＡの制御信号が低電位（ローレベル：「０」）の場合、入力端子ＴＡの状態に関係なく、出力端子Ｏ１＝「１」、Ｏ２＝「０」となる。
【００２４】
第１のバッファ１０の制御回路Ｂ１の出力端子Ｏ１、Ｏ２がそれぞれバッファ回路１０Ａとバッファ回路２０Ａの入力に接続され、第２のバッファ２０の制御回路Ｂ２の出力端子Ｏ３、Ｏ４がそれぞれバッファ回路２０Ａの制御に接続されている。
【００２５】
図２の回路例に示すように、第１のバッファ１０のバッファ回路１０Ａは、ＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１、抵抗Ｒ１、Ｒ２により構成されている。
【００２６】
また、第２のバッファ２０のバッファ回路２０Ａは、ＰチャネルトランジスタＰ３、Ｐ４とＮチャネルトランジスタＮ３、Ｎ４、抵抗Ｒ５、Ｒ６により構成されている。
【００２７】
ここで、第２のバッファ２０の最終段の出力インピーダンスは、第１のバッファ１０の最終段のインピーダンスより高く構成されている。よって、本出力バッファ回路は、第１のバッファ１０の入力端子ＴＡ、制御端子ＤＡ、第２のバッファ２０の入力端子ＴＢ、制御端子ＤＢ及び出力端子ＳＯＵＴからなる各入出力端子を有した回路として構成される。
【００２８】
次いで、上記のように構成される本実施の形態による出力バッファ回路の動作につき図５及び図６に示すタイミングチャートを用いて説明する。
【００２９】
制御端子ＤＡ、ＤＢに与えられる制御信号が高電位（「１」）の場合、制御回路Ｂ１、Ｂ２は、活性状態にあり、その出力端子Ｏ１、Ｏ２及びＯ３、Ｏ４は、入力端子ＴＡ、ＴＢの入力データを反転して出力する。
【００３０】
ここで、入力端子ＴＡには、図５に示す第１の入力信号であるカレントビット信号ＳＯ１が入力され、入力端子ＴＢには、カレントビット信号ＳＯ１を１ビット遅らせかつ反転した第２の入力信号である反転プレビット信号ＳＯ２が入力される。
【００３１】
第１のバッファ１０のバッファ回路１０Ａは、ＰチャネルトランジスタＰ１、ＮチャネルトランジスタＮ１と抵抗Ｒ１，Ｒ２で構成されるインバータ回路なので、制御回路Ｂ１の出力端子Ｏ１、Ｏ２のデータをさらに反転して出力する（図５の第１のバッファ最終段出力）。
【００３２】
第２のバッファ２０のバッファ回路２０Ａは、トライステート回路を構成しており、カレントビット信号ＳＯ１と反転プレビット信号ＳＯ２の関係が一致した（ＳＯ１＝ＳＯ２）時のみ活性状態となる。
【００３３】
よって、カレントビット信号ＳＯ１のデータが「０」から「１」、または「１」から「０」へ変化する時（カレントビット信号ＳＯ１と反転プレビット信号ＳＯ２が一致した時）のみ第２のバッファ２０がオンとなって、第１のバッファ１０と第２のバッファ２０が協調し（駆動能力を強調する）される（プリエンファシス機能がイネーブルとなる）。
【００３４】
カレントビット信号ＳＯ１と反転プレビット信号ＳＯ２が不一致の場合は、第２のバッファ２０の最終段出力（バッファ回路２０Ａの出力）がオフしてプリエンファシス機能がディセーブルとなる（図５の第２のバッファ最終段出力）。
【００３５】
従って、出力信号ＳＯＵＴの信号波形は、図５に示す通りとなり、プリエンファシス機能が働いている出力バッファ回路として動作する。図５に示すように、プリエンファシス機能がディセーブルの場合（ディプリエンファシス時）に、第２のバッファ２０がオフするようにしたので、ディプリエンファシス時に第２のバッファ２０に流れる不要な電流が遮断される。
【００３６】
一方、図６のタイミングチャートに示すように、制御信号ＤＡが高電位で、制御信号ＤＢが低電位の場合は、第２のバッファ２０がオフ状態となるため、プリエンファシス機能を持たない出力バッファ回路として動作する。
【００３７】
また、制御信号ＤＡ、ＤＢが共に低電位の場合、第１のバッファ１０、第２のバッファ２０共にオフ状態となり、出力バッファ回路そのものがオフ（ディセーブル）状態となる。
【００３８】
次に、本発明の第２の実施の形態として、その基本的構成は第１の実施の形態と同じであるが、駆動能力についてさらに工夫を加えた形態を示す。図７は本発明の第２の実施の形態による出力バッファ回路の構成を示すブロック図であり、図８はその具体的な構成例を示す回路図である。
【００３９】
図７、図８において、第２の実施の形態による出力バッファ回路においては、第１の実施の形態の第１のバッファと第２のバッファを、それぞれバッファ１０−１とバッファ１０−２、バッファ２０−１とバッファ２０−２を組み合わせることにより構成し、これにより、第２のバッファでは、プリエンファシス機能の効果量を可変することを可能とし、第１のバッファでは駆動能力を可変することを可能にしている。
【００４０】
第１のバッファを構成するバッファ１０−１はバッファ回路１０Ａ−１と制御回路Ｂ１で、バッファ１０−２はバッファ回路１０Ａ−２と制御回路Ｂ３で構成される。また、第２のバッファを構成するバッファ２０−１はバッファ回路２０Ａ−１と制御回路Ｂ２で、バッファ２０−２はバッファ回路２０Ａ−２と制御回路Ｂ４で構成される。
【００４１】
制御回路Ｂ１〜Ｂ４の構成及び動作については、第１の実施の形態において図３に示した回路と同じである。
【００４２】
制御回路Ｂ３には、カレントビット信号ＳＯ１と同じ信号ＳＯ３が入力され、制御回路Ｂ４には、反転プレビット信号ＳＯ２と同じ信号ＳＯ４が入力される。
【００４３】
さらに、第１のバッファでは、一方のバッファ１０−１の出力インピーダンスを伝送路Ｌの特性インピーダンスとほぼ同じに設定し、もう一方のバッファ１０−２の出力インピーダンスを伝送路Ｌの特性インピーダンスより小さく設定している。例えば、伝送路Ｌの特性インピーダンスが５０オームの場合は、第１のバッファのバッファ１０−１のの出力インピーダンスを５０オームとし、もう一方のバッファ１０−２の出力インピーダンスを５０オームより小さく設定する。
【００４４】
上記のように構成される第２の実施の形態による出力バッファ回路において、制御回路Ｂ１、Ｂ３をイネーブルにする場合、制御端子ＤＡ１と制御端子ＤＡ２を高電位に設定する。この設定は、長距離伝送を必要とする場合や、整合のとれた伝送路で最大の転送速度を必要とする場合に適用する。
【００４５】
このように制御回路Ｂ１、Ｂ３をイネーブルにした場合は、図８において、第１のバッファを構成するＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１からなるバッファ１０−１（インバータ回路）とＰチャネルトランジスタＰ２とＮチャネルトランジスタＮ２からなバッファ１０−２（インバータ回路）が並列接続となることで、第１のバッファの最終段が低インピーダンスとなり、第１の実施の形態による構成の出力バッファ回路より高駆動能力が得られるようになる。
【００４６】
一方、制御回路Ｂ１のみをイネーブルとし、制御回路Ｂ３をディセーブルにした場合は、最終段のバッファであるＰチャネルトランジスタＰ２とＮチャネルトランジスタＮ２からなるバッファ１０−２がオフとなって、高インピーダンスになるので、不整合が発生しやすい伝送距離が短い条件等に適用することで、反射ノイズの影響を極力抑えた回路が形成でき高速伝送が可能になる。
【００４７】
なお、第２のバッファのプリエンファシス機能の効果量を可変に設定する内容については、特開２００２−９４３６５号公報（特許文献２）に開示されている方法と同じ方法を利用しているので、ここでは詳細を省略する。
【００４８】
また、その他の実施の形態として、本発明による出力バッファ回路を差動出力回路に適用することも可能であり、その実施の形態を図９に示す。
【００４９】
図９に示す差動出力回路は、第１の実施の形態で示した本発明の出力バッファ回路を２個（５０−１、５０−２）を使用し、一方を正（＋）の出力、もう一方を負（−）の出力回路とした差動のペア出力とし、受端ＴＲＶ＿Ｔ、ＴＲＶ＿Ｃにて終端ＲＴにて線間終端した構成となっている。なお、終端に関しては、受信端をテブナン終端した場合や無終端での実現も可能である。
【００５０】
以上好ましい実施の形態及び実施例をあげて本発明を説明したが、本発明は必ずしも上記実施の形態及び実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。
【００５１】
【発明の効果】
以上説明したように本発明によれば、以下に述べるような優れた効果が実現される。
【００５２】
第２のバッファをトライステート型回路とすることで、ディプリエンファシス時に流れる電流が抑えられ低電力化を実現することができる。また、プリエンファシス機能のオン、オフ変化時の電流変動が低減されるのでノイズ低減となり、より低電圧で高速な動作が実現できる。
【００５３】
さらには、第２のバッファのプリエンファシス機能を可変可能とし、第１のバッファの駆動能力を可変可能にすることで、不整合反射ノイズの影響が大きい（伝送路が短い場合等）構成の場合は、出力インピーダンスを伝送路と同じに設定し、逆に、不整合反射ノイズの影響が小さい（ケーブル伝送等の長距離な伝送路）場合は、出力インピーダンスを小さく設定すること（駆動能力を大きい設定にする）で、長距離でも高速伝送が可能となり、伝送路の条件に応じた最適な駆動能力を提供できる出力バッファが得られる。
【００５４】
また、従来の出力バッファ回路では、第２のバッファの出力インピーダンスを、伝送線路での信号の減衰量が改善される限度において第１のバッファの出力インピーダンスより高く設定する必要があったが、本発明では、ディプリエンファシス時に第２のバッファをオフするようにしたので、第２のバッファの出力インピーダンスを考慮する必要がなくなるという効果も得られる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態による出力バッファ回路の構成を示すブロック図である。
【図２】 本発明の第１の実施の形態による出力バッファ回路の具他的な回路構成を示す回路図である。
【図３】 第１の実施の形態による出力バッファ回路における制御回路の構成を示す回路図である。
【図４】 第１の実施の形態おける制御回路の動作内容を説明するための図である。
【図５】 第１の実施の形態による出力バッファ回路におけるプリエンファシス機能をオンした場合の動作を説明するタイミングチャートである。
【図６】 第１の実施の形態による出力バッファ回路におけるプリエンファシス機能をオフした場合の動作を説明するタイミングチャートである。
【図７】 本発明の第２の実施の形態による出力バッファ回路の構成を示すブロック図である。
【図８】 第２の実施形態による出力バッファ回路の具体的な回路構成を示す回路図である。
【図９】 本発明の出力バッファ回路を適用した差動出力回路の構成を説明する回路図である。
【符号の説明】
１０：第１のバッファ
２０：第２のバッファ
１０Ａ、１０Ａ−１、１０Ａ−２、２０Ａ、２０Ａ−１、２０Ａ−２：バッファ回路
１０−１、１０−２、２０−１、２０−２：バッファ
ＴＡ：カレントビット入力端子
ＴＢ：反転プレビット入力端子
ＳＯ１、ＳＯ３：カレントビット信号
ＳＯ２、ＳＯ４：反転プレビット信号
ＤＡ、ＤＢ、ＤＡ１、ＤＡ２、ＤＢ１、ＤＢ２：制御信号
ＳＯＵＴ、ＳＯＵＴ＿Ｔ、ＳＯＵＴ＿Ｃ：出力端子
ＴＲＶ、ＴＲＶ＿Ｔ、ＴＲＶ＿Ｃ：受信端子
ＩＮ１：入力端子
Ｏ１〜Ｏ８：制御回路の出力
Ｂ１、Ｂ２、Ｂ３、Ｂ４：制御回路
Ｐ１〜Ｐ９：Ｐチャネルトランジスタ
Ｎ１〜Ｎ９：Ｎチャネルトランジスタ
Ｒ１〜Ｒ８：抵抗
ＩＮＶ１、ＩＮＶ２：インバータ
Ｌ：伝送線路
ＲＴ：終端抵抗
ＶＤＤ：電源
ＧＮＤ：ＧＮＤ
ＶＴＴ：終端電圧
５０−１、５０−２：出力バッファ回路
【発明の属する技術分野】
本発明は、情報処理装置等におけるデータ伝送で伝送線路の減衰量に応じて信号波形を強調するいわゆるプリエンファシス機能を有する出力バッファ回路に関し、特に、低電力、低電圧、低ノイズを実現した高速出力のプリエンファシス機能を有する出力バッファ回路に関する。
【０００２】
【従来の技術】
従来、この種のプリエンファシス機能を有する出力バッファ回路は、特にデータ伝送において長距離伝送、低電圧、高速(高周波)動作を必要とする出力回路として用いられている。
【０００３】
この種の出力バッファ回路は、一般的にカレントモード型回路(電流量で表された信号を取り扱う回路)により実現されるが、このカレントモード型回路は、その構成上の理由から低い電源電圧での動作には不利であるといった欠点がある。しかしながら、近年における半導体集積回路の微細加工技術の進展に伴い、動作電圧低下による低消費電力化が進み、より低い電源電圧でより高速に動作することが要求されている。
【０００４】
このような要請に応えるための従来技術としては、例えば、特開２００２−９４３６５号公報（特許文献１）に開示されるように、低電源電圧で動作する共に、入力部から出力部までの伝播遅延時間を短くすることで高速動作を実現する回路が提案されている。また、特開２０００−６８８１６号公報（特許文献２）においても、低電力で動作する出力バッファ回路の改良技術が開示されている。
【０００５】
【特許文献１】
特開２００２−９４３６５号公報
【特許文献２】
特開２０００−６８８１６号公報
【０００６】
【発明が解決しようとする課題】
上述した従来の技術、例えば特開２００２−９４３６５号公報に開示される出力バッファ回路等においては、プリエンファシス機能が働いていない（ディプリエンファシス時）場合に、電流を遮断する機構を有していないので、電流変動が大きくなり、その結果、低消費電力には向かないという欠点があった。
【０００７】
さらには、電流変動が大きいためにノイズが発生し易く、高速伝送に不利になるという問題点も有している。
【０００８】
なお、本発明では、制御回路（Ｂ１〜Ｂ４）において送出すべきデータ自体を用いて論理積（ＡＮＤ）や論理和（ＯＲ）等の複雑な論理演算を行う必要が無く、出力バッファ回路の入力部（ＴＡ、ＴＢ）から出力部（ＳＯＵＴ）までをインバータ２段で構成しているので、特開２００２−９６３４５号に開示されている出力バッファ回路と同等の遅延時間であり、また特開２０００−６８８１６号に開示されている出力バッファ回路より高速動作が可能である。
【０００９】
本発明の目的は、プリエンファシス機能の働いていないディプリエンファシス時における不要な電流を遮断することで電流変動を無くし、低電力、低電圧、低ノイズを実現した高速出力のプリエンファシス機能を有する出力バッファ回路を提供することにある。
【００１０】
本発明の他の目的は、さらに、適用する伝送路の条件に応じた最適な駆動能力を持つ出力バッファ回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成する本発明は、情報処理装置等におけるデータ伝送で伝送線路の減衰量に応じて信号波形を強調するいわゆるプリエンファシス機能を有する出力バッファ回路において、信号の論理値を与える入力信号である第１の入力信号を入力して前記伝送線路を駆動する第１のバッファと、前記第１の入力信号に対して所定の論理関係を有する第２の入力信号を入力し、前記第１のバッファと協調して前記伝送線路を駆動する第２のバッファを備え、前記第１のバッファと前記第２のバッファに、高電位又は低電位の制御信号によって前記第１のバッファと前記第２のバッファをオン又はオフする制御回路を備え、前記制御回路は、前記第１のバッファと前記第２のバッファに与えられる前記制御信号が共に高電位の場合、前記第１の入力信号と前記第２の入力信号の関係が一致した時に前記第２のバッファによるプリエンファシス機能をイネーブルとし、不一致の時に前記第２のバッファをオフとしてプリエンファシス機能をディセーブルとすることを特徴とする。
【００１２】
請求項２の本発明の出力バッファ回路は、前記第１のバッファと前記第２のバッファの前記制御回路に与えられる制御信号が共に高電位の場合、前記第１のバッファと前記第２のバッファが共にオンとなり、前記第１のバッファの制御信号が高電位で、前記第２のバッファの前記制御信号が低電位の場合、前記第２のバッファがオフとなり、前記制御信号が共に低電位の場合、前記第１のバッファと前記第２のバッファ共にオフとなることを特徴とする。
【００１３】
請求項３の本発明の出力バッファ回路は、前記第２の入力信号が、前記第１の入力信号を１ビット遅らせかつ反転させた信号であることを特徴とする。
【００１４】
請求項４の本発明の出力バッファ回路は、前記第１のバッファと前記制御回路及び前記第２のバッファと前記制御回路をそれぞれ、２つずつ組み合わせて構成し、前記第１のバッファの双方をオンとするか、又は一方のみをオンとするかによって駆動能力を可変可能とし、前記第１のバッファの双方をオンとするか、又は一方のみをオンとするかによってプリエンファシス機能の効果を可変可能としたことを特徴とする。
【００１５】
請求項５の本発明の出力バッファ回路は、前記第１のバッファの一方の出力インピーダンスを前記伝送路の特性インピーダンスとほぼ同じに設定し、他方の出力インピーダンスを前記伝送路の特性インピーダンスより小さく設定することを特徴とする。
【００１８】
本発明によれば、第１の入力信号と第２の入力信号号が一致した時のみ第２のバッファがオンとなって、第１のバッファと第２のバッファが協調して働き、プリエンファシス機能がイネーブルとなる。第１の入力信号と第２の入力信号が不一致の場合は、第２のバッファの最終段出力がオフしてプリエンファシス機能がディセーブルとなる。従って、プリエンファシス機能がディセーブルの場合（ディプリエンファシス時）、第２のバッファがオフするようにしたので、ディプリエンファシス時に第２のバッファに流れる不要な電流が遮断されることになる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１の実施の形態による出力バッファ回路の構成を示すブロック図であり、図２はその具体的な構成例を示す回路図である。
【００２０】
第１の実施の形態による出力バッファ回路は、受信端子ＴＲＶを抵抗ＲＴにて電圧ＶＴＴに終端した伝送路Ｌを駆動するものである。
【００２１】
本実施の形態による出力バッファ回路は、第１のバッファ１０と、第２のバッファ２０を備える構成となっており、第１のバッファ１０はバッファ回路１０Ａと制御回路Ｂ１とで構成され、第２のバッファ２０はバッファ回路２０Ａと制御回路Ｂ２とで構成される。
【００２２】
この制御回路Ｂ１、Ｂ２は、トライステート型の回路であり、図３に示すように、インバータＩＮＶ１、ＩＮＶ２、ＰチャネルトランジスタＰ７、Ｐ８、Ｐ９、ＮチャネルトランジスタＮ７、Ｎ８、Ｎ９から構成されており、入力端子ＴＡ（ＴＢ）、制御端子ＤＡ（ＤＢ）、出力端子Ｏ１（Ｏ３）、Ｏ２（Ｏ４）の各入出力端子を有する。この制御回路Ｂ１、Ｂ２では、制御端子ＤＡ（ＤＢ）に入力される制御信号によって出力の状態を可変する機能を有している。
【００２３】
この制御回路Ｂ１、Ｂ２の動作内容を図４に示す。図示のように、制御端子ＤＡの制御信号が高電位（ハイレベル：「１」）の場合、入力端子ＴＡが「０」の時、出力端子Ｏ１＝Ｏ２＝「１」、入力端子ＴＡが「１」の時、出力端子Ｏ１＝Ｏ２＝「１」となる。また、制御端子ＤＡの制御信号が低電位（ローレベル：「０」）の場合、入力端子ＴＡの状態に関係なく、出力端子Ｏ１＝「１」、Ｏ２＝「０」となる。
【００２４】
第１のバッファ１０の制御回路Ｂ１の出力端子Ｏ１、Ｏ２がそれぞれバッファ回路１０Ａとバッファ回路２０Ａの入力に接続され、第２のバッファ２０の制御回路Ｂ２の出力端子Ｏ３、Ｏ４がそれぞれバッファ回路２０Ａの制御に接続されている。
【００２５】
図２の回路例に示すように、第１のバッファ１０のバッファ回路１０Ａは、ＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１、抵抗Ｒ１、Ｒ２により構成されている。
【００２６】
また、第２のバッファ２０のバッファ回路２０Ａは、ＰチャネルトランジスタＰ３、Ｐ４とＮチャネルトランジスタＮ３、Ｎ４、抵抗Ｒ５、Ｒ６により構成されている。
【００２７】
ここで、第２のバッファ２０の最終段の出力インピーダンスは、第１のバッファ１０の最終段のインピーダンスより高く構成されている。よって、本出力バッファ回路は、第１のバッファ１０の入力端子ＴＡ、制御端子ＤＡ、第２のバッファ２０の入力端子ＴＢ、制御端子ＤＢ及び出力端子ＳＯＵＴからなる各入出力端子を有した回路として構成される。
【００２８】
次いで、上記のように構成される本実施の形態による出力バッファ回路の動作につき図５及び図６に示すタイミングチャートを用いて説明する。
【００２９】
制御端子ＤＡ、ＤＢに与えられる制御信号が高電位（「１」）の場合、制御回路Ｂ１、Ｂ２は、活性状態にあり、その出力端子Ｏ１、Ｏ２及びＯ３、Ｏ４は、入力端子ＴＡ、ＴＢの入力データを反転して出力する。
【００３０】
ここで、入力端子ＴＡには、図５に示す第１の入力信号であるカレントビット信号ＳＯ１が入力され、入力端子ＴＢには、カレントビット信号ＳＯ１を１ビット遅らせかつ反転した第２の入力信号である反転プレビット信号ＳＯ２が入力される。
【００３１】
第１のバッファ１０のバッファ回路１０Ａは、ＰチャネルトランジスタＰ１、ＮチャネルトランジスタＮ１と抵抗Ｒ１，Ｒ２で構成されるインバータ回路なので、制御回路Ｂ１の出力端子Ｏ１、Ｏ２のデータをさらに反転して出力する（図５の第１のバッファ最終段出力）。
【００３２】
第２のバッファ２０のバッファ回路２０Ａは、トライステート回路を構成しており、カレントビット信号ＳＯ１と反転プレビット信号ＳＯ２の関係が一致した（ＳＯ１＝ＳＯ２）時のみ活性状態となる。
【００３３】
よって、カレントビット信号ＳＯ１のデータが「０」から「１」、または「１」から「０」へ変化する時（カレントビット信号ＳＯ１と反転プレビット信号ＳＯ２が一致した時）のみ第２のバッファ２０がオンとなって、第１のバッファ１０と第２のバッファ２０が協調し（駆動能力を強調する）される（プリエンファシス機能がイネーブルとなる）。
【００３４】
カレントビット信号ＳＯ１と反転プレビット信号ＳＯ２が不一致の場合は、第２のバッファ２０の最終段出力（バッファ回路２０Ａの出力）がオフしてプリエンファシス機能がディセーブルとなる（図５の第２のバッファ最終段出力）。
【００３５】
従って、出力信号ＳＯＵＴの信号波形は、図５に示す通りとなり、プリエンファシス機能が働いている出力バッファ回路として動作する。図５に示すように、プリエンファシス機能がディセーブルの場合（ディプリエンファシス時）に、第２のバッファ２０がオフするようにしたので、ディプリエンファシス時に第２のバッファ２０に流れる不要な電流が遮断される。
【００３６】
一方、図６のタイミングチャートに示すように、制御信号ＤＡが高電位で、制御信号ＤＢが低電位の場合は、第２のバッファ２０がオフ状態となるため、プリエンファシス機能を持たない出力バッファ回路として動作する。
【００３７】
また、制御信号ＤＡ、ＤＢが共に低電位の場合、第１のバッファ１０、第２のバッファ２０共にオフ状態となり、出力バッファ回路そのものがオフ（ディセーブル）状態となる。
【００３８】
次に、本発明の第２の実施の形態として、その基本的構成は第１の実施の形態と同じであるが、駆動能力についてさらに工夫を加えた形態を示す。図７は本発明の第２の実施の形態による出力バッファ回路の構成を示すブロック図であり、図８はその具体的な構成例を示す回路図である。
【００３９】
図７、図８において、第２の実施の形態による出力バッファ回路においては、第１の実施の形態の第１のバッファと第２のバッファを、それぞれバッファ１０−１とバッファ１０−２、バッファ２０−１とバッファ２０−２を組み合わせることにより構成し、これにより、第２のバッファでは、プリエンファシス機能の効果量を可変することを可能とし、第１のバッファでは駆動能力を可変することを可能にしている。
【００４０】
第１のバッファを構成するバッファ１０−１はバッファ回路１０Ａ−１と制御回路Ｂ１で、バッファ１０−２はバッファ回路１０Ａ−２と制御回路Ｂ３で構成される。また、第２のバッファを構成するバッファ２０−１はバッファ回路２０Ａ−１と制御回路Ｂ２で、バッファ２０−２はバッファ回路２０Ａ−２と制御回路Ｂ４で構成される。
【００４１】
制御回路Ｂ１〜Ｂ４の構成及び動作については、第１の実施の形態において図３に示した回路と同じである。
【００４２】
制御回路Ｂ３には、カレントビット信号ＳＯ１と同じ信号ＳＯ３が入力され、制御回路Ｂ４には、反転プレビット信号ＳＯ２と同じ信号ＳＯ４が入力される。
【００４３】
さらに、第１のバッファでは、一方のバッファ１０−１の出力インピーダンスを伝送路Ｌの特性インピーダンスとほぼ同じに設定し、もう一方のバッファ１０−２の出力インピーダンスを伝送路Ｌの特性インピーダンスより小さく設定している。例えば、伝送路Ｌの特性インピーダンスが５０オームの場合は、第１のバッファのバッファ１０−１のの出力インピーダンスを５０オームとし、もう一方のバッファ１０−２の出力インピーダンスを５０オームより小さく設定する。
【００４４】
上記のように構成される第２の実施の形態による出力バッファ回路において、制御回路Ｂ１、Ｂ３をイネーブルにする場合、制御端子ＤＡ１と制御端子ＤＡ２を高電位に設定する。この設定は、長距離伝送を必要とする場合や、整合のとれた伝送路で最大の転送速度を必要とする場合に適用する。
【００４５】
このように制御回路Ｂ１、Ｂ３をイネーブルにした場合は、図８において、第１のバッファを構成するＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１からなるバッファ１０−１（インバータ回路）とＰチャネルトランジスタＰ２とＮチャネルトランジスタＮ２からなバッファ１０−２（インバータ回路）が並列接続となることで、第１のバッファの最終段が低インピーダンスとなり、第１の実施の形態による構成の出力バッファ回路より高駆動能力が得られるようになる。
【００４６】
一方、制御回路Ｂ１のみをイネーブルとし、制御回路Ｂ３をディセーブルにした場合は、最終段のバッファであるＰチャネルトランジスタＰ２とＮチャネルトランジスタＮ２からなるバッファ１０−２がオフとなって、高インピーダンスになるので、不整合が発生しやすい伝送距離が短い条件等に適用することで、反射ノイズの影響を極力抑えた回路が形成でき高速伝送が可能になる。
【００４７】
なお、第２のバッファのプリエンファシス機能の効果量を可変に設定する内容については、特開２００２−９４３６５号公報（特許文献２）に開示されている方法と同じ方法を利用しているので、ここでは詳細を省略する。
【００４８】
また、その他の実施の形態として、本発明による出力バッファ回路を差動出力回路に適用することも可能であり、その実施の形態を図９に示す。
【００４９】
図９に示す差動出力回路は、第１の実施の形態で示した本発明の出力バッファ回路を２個（５０−１、５０−２）を使用し、一方を正（＋）の出力、もう一方を負（−）の出力回路とした差動のペア出力とし、受端ＴＲＶ＿Ｔ、ＴＲＶ＿Ｃにて終端ＲＴにて線間終端した構成となっている。なお、終端に関しては、受信端をテブナン終端した場合や無終端での実現も可能である。
【００５０】
以上好ましい実施の形態及び実施例をあげて本発明を説明したが、本発明は必ずしも上記実施の形態及び実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。
【００５１】
【発明の効果】
以上説明したように本発明によれば、以下に述べるような優れた効果が実現される。
【００５２】
第２のバッファをトライステート型回路とすることで、ディプリエンファシス時に流れる電流が抑えられ低電力化を実現することができる。また、プリエンファシス機能のオン、オフ変化時の電流変動が低減されるのでノイズ低減となり、より低電圧で高速な動作が実現できる。
【００５３】
さらには、第２のバッファのプリエンファシス機能を可変可能とし、第１のバッファの駆動能力を可変可能にすることで、不整合反射ノイズの影響が大きい（伝送路が短い場合等）構成の場合は、出力インピーダンスを伝送路と同じに設定し、逆に、不整合反射ノイズの影響が小さい（ケーブル伝送等の長距離な伝送路）場合は、出力インピーダンスを小さく設定すること（駆動能力を大きい設定にする）で、長距離でも高速伝送が可能となり、伝送路の条件に応じた最適な駆動能力を提供できる出力バッファが得られる。
【００５４】
また、従来の出力バッファ回路では、第２のバッファの出力インピーダンスを、伝送線路での信号の減衰量が改善される限度において第１のバッファの出力インピーダンスより高く設定する必要があったが、本発明では、ディプリエンファシス時に第２のバッファをオフするようにしたので、第２のバッファの出力インピーダンスを考慮する必要がなくなるという効果も得られる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態による出力バッファ回路の構成を示すブロック図である。
【図２】 本発明の第１の実施の形態による出力バッファ回路の具他的な回路構成を示す回路図である。
【図３】 第１の実施の形態による出力バッファ回路における制御回路の構成を示す回路図である。
【図４】 第１の実施の形態おける制御回路の動作内容を説明するための図である。
【図５】 第１の実施の形態による出力バッファ回路におけるプリエンファシス機能をオンした場合の動作を説明するタイミングチャートである。
【図６】 第１の実施の形態による出力バッファ回路におけるプリエンファシス機能をオフした場合の動作を説明するタイミングチャートである。
【図７】 本発明の第２の実施の形態による出力バッファ回路の構成を示すブロック図である。
【図８】 第２の実施形態による出力バッファ回路の具体的な回路構成を示す回路図である。
【図９】 本発明の出力バッファ回路を適用した差動出力回路の構成を説明する回路図である。
【符号の説明】
１０：第１のバッファ
２０：第２のバッファ
１０Ａ、１０Ａ−１、１０Ａ−２、２０Ａ、２０Ａ−１、２０Ａ−２：バッファ回路
１０−１、１０−２、２０−１、２０−２：バッファ
ＴＡ：カレントビット入力端子
ＴＢ：反転プレビット入力端子
ＳＯ１、ＳＯ３：カレントビット信号
ＳＯ２、ＳＯ４：反転プレビット信号
ＤＡ、ＤＢ、ＤＡ１、ＤＡ２、ＤＢ１、ＤＢ２：制御信号
ＳＯＵＴ、ＳＯＵＴ＿Ｔ、ＳＯＵＴ＿Ｃ：出力端子
ＴＲＶ、ＴＲＶ＿Ｔ、ＴＲＶ＿Ｃ：受信端子
ＩＮ１：入力端子
Ｏ１〜Ｏ８：制御回路の出力
Ｂ１、Ｂ２、Ｂ３、Ｂ４：制御回路
Ｐ１〜Ｐ９：Ｐチャネルトランジスタ
Ｎ１〜Ｎ９：Ｎチャネルトランジスタ
Ｒ１〜Ｒ８：抵抗
ＩＮＶ１、ＩＮＶ２：インバータ
Ｌ：伝送線路
ＲＴ：終端抵抗
ＶＤＤ：電源
ＧＮＤ：ＧＮＤ
ＶＴＴ：終端電圧
５０−１、５０−２：出力バッファ回路
Claims (6)
- 情報処理装置等におけるデータ伝送で伝送線路の減衰量に応じて信号波形を強調するいわゆるプリエンファシス機能を有する出力バッファ回路において、
信号の論理値を与える入力信号である第１の入力信号を入力して前記伝送線路を駆動する第１のバッファと、前記第１の入力信号に対して所定の論理関係を有する第２の入力信号を入力し、前記第１のバッファと協調して前記伝送線路を駆動する第２のバッファを備え、
前記第１のバッファと前記第２のバッファに、高電位又は低電位の制御信号によって前記第１のバッファと前記第２のバッファをオン又はオフする制御回路を備え、
前記制御回路は、前記第１のバッファと前記第２のバッファに与えられる前記制御信号が共に高電位の場合、前記第１の入力信号と前記第２の入力信号の関係が一致した時に前記第２のバッファによるプリエンファシス機能をイネーブルとし、不一致の時に前記第２のバッファをオフとしてプリエンファシス機能をディセーブルとすることを特徴とする出力バッファ回路。 - 前記第１のバッファと前記第２のバッファの前記制御回路に与えられる制御信号が共に高電位の場合、前記第１のバッファと前記第２のバッファが共にオンとなり、
前記第１のバッファの制御信号が高電位で、前記第２のバッファの前記制御信号が低電位の場合、前記第２のバッファがオフとなり、
前記制御信号が共に低電位の場合、前記第１のバッファと前記第２のバッファ共にオフとなることを特徴とする請求項１に記載の出力バッファ回路。 - 前記第２の入力信号が、前記第１の入力信号を１ビット遅らせかつ反転させた信号であることを特徴とする請求項１又は請求項２に記載の出力バッファ回路。
- 前記第１のバッファと前記制御回路及び前記第２のバッファと前記制御回路をそれぞれ、２つずつ組み合わせて構成し、
前記第１のバッファの双方をオンとするか、又は一方のみをオンとするかによって駆動能力を可変可能とし、
前記第１のバッファの双方をオンとするか、又は一方のみをオンとするかによってプリエンファシス機能の効果を可変可能としたことを特徴とする請求項１から請求項３の何れか１項に記載の出力バッファ回路。 - 前記第１のバッファの一方の出力インピーダンスを前記伝送路の特性インピーダンスとほぼ同じに設定し、他方の出力インピーダンスを前記伝送路の特性インピーダンスより小さく設定することを特徴とする請求項４に記載の出力バッファ回路。
- 請求項１から請求項５の何れか１項に記載の出力バッファ回路を複数使用し、一方を正の出力、他方を負の出力回路として適用したことを特徴とする差動出力回路。
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