CN1166060C - 电压容许接口电路 - Google Patents

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Abstract

起所谓电压容许电路作用的接口电路，该电路可由例如3.3V的内部电源或由电源电压大于内部电源的外部电源、例如5V电源向其提供信号。由于消除了内部电路的浮动电压状态，所以在几乎所有操作模式中、即在任何信号输入或输出模式中和在任何电压转换状态中、即不管例如提供0V、3.3V和5V的顺序如何，都能够防止引发问题的电流泄漏。

Description

电压容许接口电路
技术领域
本发明涉及一种半导体接口电路，特别涉及一种通常被称为电压容许电路的输入/输出电路，可以将与内部电源的电位不同且比内部电源的电位高的电位加到该输入/输出电路上。
背景技术
近年来的半导体集成电路(IC)技术已经发展到可以将一个完整的***制造在一单个IC器件上。这些单芯片形式的IC一般具有数目超过几百万门的晶体管，用于IC安装的引线在500条以上，并且组合了此前在单独的芯片上提供的逻辑、存储器、CPU、模拟单元和其它元件。
为了满足更高集成度、速度和更低功耗的要求，半导体加工工艺已经从线宽在0.8μm和0.65μm数量级上的所谓的亚微米级工艺发展到线宽为0.35μm和0.25μm的所谓的深亚微米级工艺。很多制造商当前还在开发达到线宽为0.18μm、0.15μm和0.13μm的工艺。
随着工艺分辨率的提高和线宽的降低，栅极绝缘薄膜(gateinsulator film)的厚度也降低。这使得IC器件能以更高的时钟速率工作，但这也降低了栅极绝缘薄膜的电压强度。更特别地，这不能确保在5V电源电压的产品质量，5V电源电压对于典型的常规IC是共同的。此外，因为降低电源电压是降低功耗最有效的方法，所以典型的IC电源电压已经从亚微米工艺器件的5V降至了深亚微米工艺器件的3.3V。
由于不是已经将所有的***部件都改变为以3.3V进行工作，所以必须采用一个既能够处理5V又能够处理3.3V的接口。例如，考虑个人计算机使用的一个PCI卡或SCSI卡。虽然IC本身仅以3.3V工作，但与PCI卡或SCSI卡所连接到的总线相连的其它卡可能工作在3.3V或5V。这就需要一个接口电路，无论是3.3V还是5V信号加到以3.3V工作的IC上时都能防止出现问题。
此外，不能确保0.25μm工艺器件以3.3V进行工作，工作电压必须进一步降低为2.5V、2V或更低。
下面将参看图1a和1b说明在将5V加到常规的输入/输出接口电路中的3.3V IC上时会出现的一些问题。
图1a是一个输入/输出(I/O)电路的驱动器部分的剖面图，图1b是等效电路图。在N阱103衬底和在N阱103上形成的p沟道晶体管101的漏极之间形成一个二极管102。在P阱108衬底和在P阱108上形成的n沟道晶体管106之间同样形成了一个二极管107。作为这种晶体管设计的一个寄生二极管副产品，不可避免地形成了这两个二极管102和107；不可能在制造这些晶体管的同时不形成这些二极管102和107。
p沟道晶体管101的源极和N阱103连接到电源VDD 104，n沟道晶体管106的源极和P阱108连接到地VSS 109。结果，在焊盘105和VDD 104之间形成二极管102，在焊盘105和VSS 109之间形成二极管107。图1b显示了等效电路图。
当I/O电路处于输入模式时，p沟道晶体管101的栅极被驱动到VDD电位，n沟道晶体管106的栅极被驱动到VSS电位，从而截止晶体管。这防止加到焊盘105上的信号短路。然而，当一个超过VDD的信号加到焊盘105上时，焊盘105和VDD通过二极管102被短路。也就是说，在将5V加到一个3.3V的IC上时，5V信号将3.3V电源短路，导致IC操作错误，在最坏情况下，导致整个IC出现故障。
在焊盘和VDD之间的连接到p沟道晶体管的上拉电阻会产生同样的问题。也就是说，各种类型的各种功能电路都连接到同一总线上，必须提供下拉或上拉电阻来防止总线浮动。然而，在容许电路中，也就是在输入可以从一个比电路的内部电源高的外部电源来提供的电路中，不能为上述原因提供上拉电阻，只有应用下拉电阻的电路是可以实现的。
为了从根本上解决上述的电流泄漏问题，美国专利No.5,151,619(日本已审查专利申请公告文本(kokoku)H7-118644)、美国专利No.4,782,250(kokoku H7-79232)和美国专利No.5,721,508给出了一种设计，其中，在一个浮置N阱中形成I/O电路的多个p沟道晶体管；美国专利No.5,144,165(日本专利No.2547491)和美国专利No.4,963,766(日本未审查专利申请公告文本(kokai)H3-116316)给出了一种设计，在一个与5V电源相连的N阱上形成多个形成I/O电路(传输门电路)的p沟道晶体管；以及，美国专利No.5,512,844(kokaiH8-32434)、美国专利No.5,546,020(kokai H8-8715)和美国专利No.5,576,635公开了一种应用通过门(passgate)电路防止电流泄漏的设计。
然而，现有技术未解决的一个问题是电流泄漏，在希望容纳来自一个内部电源和一个比电压容许电路的内部电压源高的电压源的输入的所谓的电压容许接口电路中，不能在所有可能的输入状态和输出状态、即在信号输入和输出期间可能出现的所有可能的电压转换状态下防止电流泄漏。
现有技术未解决的又一个问题是不能实现一个用p沟道晶体管形成的具有上拉电阻的电压容许接口电路。
发明内容
因此，本发明的一个目的是提供一个所谓的电压容许接口电路，用于容纳来自一个内部电源和一个比电压容许电路的内部电压源高的电压源的输入。更特别地，本发明提供了一个高质量、高增值的接口电路，能够基本上在所有输入状态和输出状态下、即在信号输入和输出期间可能出现的所有可能的电压转换状态下防止引发问题的电流泄漏。
本发明的又一目的是提供这样一种高质量、高附加值的电压容许接口电路，具有一个上拉电阻电路，能够在所有输入状态和输出状态下、即在信号输入和输出期间可能出现的所有可能的电压转换状态下防止引发问题的电流泄漏。
依据本发明的接口电路是一个所谓的电压容许电路，该电路可由例如3.3V的内部电源或由电源电压大于内部电源的外部电源、例如5V电源向其提供信号。由于消除了内部电路的浮动电压状态，所以在几乎所有操作模式中、即在任何信号输入或输出模式中和在任何电压过渡状态中、即不管例如提供0V、3.3V和5V的顺序如何，都能够防止引发问题的电流泄漏。
本发明的接口电路包括：具有第一电位的第一电轨；具有低于第一电位的第二电位的第二电轨；耦合在所述第一和第二电轨之间，并具有第一输入节点、第一输出节点和控制输入节点的第一驱动器电路，所述第一输入节点有效于接收数据输入信号；耦合在所述第一和第二电轨之间，并具有第二输入节点和第二输出节点的第二驱动器电路所述第一输出节点耦合于所述第二输入节点；与第二驱动器电路的所述第二输出节点连接的输入/输出焊盘；第一保护电路，用于监测所述输入/输出焊盘，并且有效于通过根据所述输入/输出焊盘从外部源接收比第一电源的第一电位高的电位，使第二输入节点的电位上升高于所述第一电位的电位来使所述第二驱动器电路进入截止状态；第二保护电路，用于检监测所述输入/输出焊盘，并且有效于通过响应于所述输入/输出焊盘从外部源接收比第一电源的第一电位高的电位，将所述控制输入节点提升到比所述第一电位高的电位使所述第一驱动器电路进入截止状态；以及第三保护电路，用于监测所述输入/输出焊盘，并且有效于在外部源把基本上等于第二电源的电位施加给输入/输出焊盘时，通过设定控制输入节点为第二电位来设定所述第一驱动器电路为接通状态。
本发明的另一接口电路包括：提供具有第一电位的第一电源的第一端子；提供具有低于第一电位的第二电位的第二电源的第二端子；耦合在所述第一和第二端子之间，并具有第一输入节点、第一输出节点和控制输入节点的第一驱动器电路，所述第一输入节点有效于接收数据信号输入；耦合在所述第一和第二端子之间，并具有第二输入节点和第二输出节点的第二驱动器电路，所述第一输出节点与所述第二输入节点耦合；与第二驱动器电路的所述第二输出节点连接的输入/输出焊盘；以及第一保护电路，用于监测所述输入/输出焊盘，并有效于在外部源把基本上等于第二电源的电位施加给输入/输出焊盘时，通过设定控制输入节点为第二电位来设定所述第一驱动器电路为接通状态。
本发明的另一接口电路包括：提供具有第一电位的第一电源的第一端子；提供具有低于第一电位的第二电位的第二电源的第二端子；耦合在所述第一和第二端子，并具有第一输入节点、第一输出节点和控制输入节点的第一驱动器电路，所述第一输入节点有效于接收数据信号输入，所述第一驱动器电路包含第一p沟道晶体管和第一n沟道晶体管，所述第一p沟道晶体管具有源极耦合到所述第一端子，以及所述第一n沟道晶体管具有源极耦合到所述第二端子；耦合在所述第一和第二端子之间，并具有第二输入节点和第二输出节点的第二驱动器电路，所述第一输出节点耦合到所述第二输入节点，所述第二驱动器电路具有第二p沟道晶体管和第二n沟道晶体管，所述第二p沟道晶体管具有源极耦合到所述第一端子，以及所述第二n沟道晶体管具有源极耦合到所述第二端子；与第二驱动器电路的第二输出节点连接的输入/输出焊盘；在一浮置N阱上的第三p沟道晶体管，当外部源把高于第一电源的第一电位的电位施加给输入/输出焊盘时，就把该浮置N阱的电位充电至高于第一电位的电位；在该浮置N阱上的第四p沟道晶体管，通过第二输入节点把第二p沟道晶体管的栅极连接到该浮置N阱，该第四p沟道晶体管的栅极与提供第一电源的第一端子连接，当外部源把高于第一电源的第一电位的电位施加给输入/输出焊盘时使第二p沟道晶体管进入截止状态；位于第一p沟道晶体管和第一输出节点之间的在该浮置N阱上的第五p沟道晶体管，其栅极与控制输入节点连接；在该浮置N阱上的连接第五p沟道晶体管的栅极至该浮置N阱的第六p沟道晶体管，其栅极与提供第一电源的第一端子连接，当外部源把比第一电源的第一电位高的电位施加给输入/输出焊盘时，该晶体管就使第五p沟道晶体管进入截止状态；栅极耦合到输入/输出焊盘、漏极耦合到所述控制输入节点和源极耦合到所述第二端子的第三n沟道晶体管，其中，该第三n沟道晶体管在外部源把基本上等于第二电源的电位施加给输入/输出焊盘时设定控制输入节点为第二电位；以及串联连接在提供第一电源的端子和控制输入节点之间的一组n沟道晶体管，该组中的第一个成员的栅极接收外部源施加给输入/输出焊盘的逻辑信号。
本发明的另一接口电路包括：提供具有第一电位的第一电源的第一端子；提供具有低于第一电位的第二电位的第二电源的第二端子；耦合在所述第一和第二端子，并具有第一输入节点、第一输出节点和控制输入节点的第一驱动器电路，所述第一输入节点有效于接收数据输入信号，所述第一驱动器电路包含第一p沟道晶体管和第一n沟道晶体管，所述第一p沟道晶体管具有源极耦合到所述第一端子，以及所述第一n沟道晶体管具有源极耦合到所述第二端子；耦合在所述第一和第二端子之间，并具有第二输入节点和第二输出节点的第二驱动器电路，所述第一输出节点耦合到所述第二输入节点，所述第二驱动器电路具有第二p沟道晶体管和第二n沟道晶体管，所述第二p沟道晶体管具有源极耦合到所述第一端子，以及所述第二n沟道晶体管具有源极耦合到所述第二端子；与第二驱动器电路的所述第二输出节点连接的输入/输出焊盘；在一浮置N阱上的第三p沟道晶体管，当外部源把高于第一电源的第一电位的电位施加给输入/输出焊盘时，就把该浮置N阱的电位充电至高于第一电位的电位；在该浮置N阱上的第四p沟道晶体管，通过第二输入节点把第二p沟道晶体管的栅极连接到该浮置N阱，该第四p沟道晶体管的栅极与提供第一电源的第一端子连接，当外部源把高于第一电源的第一电位的电位施加给输入/输出焊盘时使第二p沟道晶体管进入截止状态；位于第一p沟道晶体管和第一输出节点之间的在该浮置N阱上的第五p沟道晶体管，其栅极与控制输入节点连接；在该浮置N阱上的连接第五p沟道晶体管的栅极至该浮置N阱的第六p沟道晶体管，第六p沟道晶体管的栅极与提供第一电源的第一端子连接，当外部源把比第一电源的第一电位高的电位施加给输入/输出焊盘时，该晶体管就使第五p沟道晶体管进入截止状态；栅极耦合到输入/输出焊盘、漏极耦合到所述控制输入节点和源极耦合到所述第二端子的第三n沟道晶体管，其中，该第三n沟道晶体管在外部源把基本上等于第二电源的电位施加给输入/输出焊盘时设定控制输入节点为第二电位；串联连接在提供第一电源的端子和控制输入节点之间的一组n沟道晶体管，该组中的第一个成员的栅极接收外部源施加给输入/输出焊盘的逻辑信号；以及在浮置N阱上的串联连接在输入/输出焊盘和提供第一电源的第一端子之间的第八p沟道晶体管和第九p沟道晶体管，第八p沟道晶体管的栅极与第二n沟道晶体管的栅极连接，第九p沟道晶体管的栅极与控制输入节点连接。
通过参考下面结合附图所作的说明和权利要求，本发明的其它目的和收获以及更完全的理解将变得明显。
附图说明
在附图中，相同标号表示相同部件：
图1a是一个输入/输出电路的驱动器部分的剖面图；
图1b是图1a所示驱动器部分的等效电路图；
图2显示了用于说明本发明的接口电路；
图3显示了在浮置N阱上形成的p沟道晶体管；
图4显示了一个与图2所示的接口电路相比更好地防止电流泄漏的接口电路；
图5显示了一个从图4所示电路修改的接口电路，该接口电路增加了一个晶体管，以去除在图4所示的接口电路中的某些条件下出现的VDSUB2浮动状态；以及
图6显示了包括具有一个上拉电阻的I/O电路的接口电路。
具体实施方式
下面将参考附图说明本发明的最佳实施例，首先从图2开始，图2显示了一个例示性电路，通过与图4进行比较和对照，突出了本发明的特定方面。
焊盘供外部设备输入的信号和输出给外部设备的信号使用。端口A表示数据信号。端口E表示启动信号；低电平(0)的启动信号表示输出模式，高电平(1)的启动信号表示输入模式。端口X是输出端口，在输入模式下把焊盘电位(输入信号)传送给内部电路。VDD是源电压，或者更准确地说是提供VDD电位的端子，它的电位例如是3.3V；VSS是地电压，或者更准确地说是提供VSS电位的端子，它的电位是0V；VDSUB2是浮置N阱的电位，或者更准确地说是提供浮置N阱电位的端子。R1是电阻，L1至L7是逻辑电路。L1、L2、L3、L5和L7是反相器；L3和L6是“或非”门；L4是“与非”门。P1至P8是p沟道晶体管，除P8外，它们都在浮置N阱上形成。N1、N2、N4至N8是n沟道晶体管。P1的栅极和P5的漏极与节点a连接；P6的栅极、P7的漏极、N7的漏极、N8的漏极与节点b连接。以下把P1和N1称为驱动电路(驱动器)，把P8和N2称为预驱动器电路。
下面说明图2所示晶体管的功能。
图2说明1：P1至P7
在浮置N阱上形成七个p沟道晶体管P1至P7。结果，在p沟道晶体管源极和漏极之间相对于图3所示的VDSUB2(浮置N阱)对称地形成两个相对的二极管。
结果，即使将一个超过源电位的5V信号加到漏极上，从漏极到源极的电流路径也会被VDSUB2和源极之间的二极管所阻塞。也就是说，可以防止电流泄露。
图2说明2：P2
VDSUB2由p沟道晶体管P2充电到5V。
P2连接到焊盘和VDSUB2。无论是0V还是3.3V加到焊盘上，P2都会截止，因为P2的栅极连接到VDD。然而，在将5V输入给焊盘时，在漏极和栅极之间出现了一个为Vtp或更大的电位差，P2导通。需要注意的是，Vtp是p沟道晶体管的阈值电压，一般大约为0.8V。
通过这样安排p沟道晶体管P2，可以将VDSUB2充电到与5V电压加到焊盘上时相同的电位。如果没有P2，VDSUB2通过p沟道晶体管P1的寄生二极管充电，但只充电到一个较低的电位，也就是输入的5V减去二极管的阈值电压VF。
图2说明3：P5
p沟道晶体管P5确保p沟道晶体管P1(也被称为驱动器)的截止状态。
P5连接P1的栅极和VDSUB2。因为当5V输入到焊盘上、VDSUB2为5V时P5的栅极与VDD连接，所以P5导通。也就是说，当栅极变为VDD、即3.3V并且将5V加到源极上时，栅极和源极之间的电位差大于晶体管阈值电压(一般大约为0.8V)，并且P5导通。因此节点a变为5V，P1的栅极可以被设定为5V。
通过这样安排P5从而将P1的栅极设定为5V，P5用于使双向I/O电路的输出驱动器、也就是p沟道晶体管P1截止。
一般地，在双向I/O电路的输入模式中，将3.3V加到p沟道晶体管P1(也称为驱动器)的栅极，将0V加到n沟道晶体管N1(也称为驱动器)的栅极，两个晶体管都截止。当加上5V信号时，电路显然也处于输入模式，晶体管P1和N1必须处于截止状态。然而，当将5V加到焊盘上时，因为P1栅极为3.3V、漏极为5V，所以P1导通。结果，P1未短路，而是在焊盘和VDD之间形成一个通路，失去了通过浮置N阱中断通过二极管的电流路径的好处。
然而，通过提供如图2所示的p沟道晶体管P5，在将5V加到焊盘上时，可以将P1的栅极设定为5V。结果，即使漏极变为5V，也能够可靠地截止P1，可以防止电流泄漏。
图2说明4：P6和P7
p沟道晶体管P6和P7阻塞了预驱动器电路中的电流泄漏。
P1驱动器通常是由一个反相器(预驱动器电路)控制的，该反相器包括p沟道晶体管P8和n沟道晶体管N2。然而，如上所述，通过由P5将节点a拉至5V，以与在P1中相同的方式在预驱动器电路p沟道晶体管P8中形成通过晶体管的电流泄漏路径。于是，当5V加到焊盘上时如何阻塞电流泄漏路径的问题仅仅从驱动器转移到了预驱动器电路，也就是回退一个电路。实现上述阻塞每个和所有p沟道晶体管中的电流泄漏的方法增大了从端口A到焊盘的传输延迟，因此与提高运行速度的需要是不相容的。
为了防止这个问题，在P8和节点a之间***一个p沟道晶体管P6，从而从端口A和焊盘之间的传输路径转移了进行电流泄漏预防的路径。换句话说，不再需要解决由在包括P8和N2的预驱动器电路之前的电路级、即L5反相器的5V输入引起的电流泄漏问题。
另外，通过为p沟道晶体管P6提供一个与P5执行相同功能的p沟道晶体管P7，预驱动器电路(节点a)的电流泄漏路径也能被阻塞。也就是说，当从一个外部电源加上5V信号时，与P5类似，P7由加到栅极上的电压与加到源极上的电压之间的电位差导通，从而将节点b拉至5V，可靠地将P6截止。结果，可靠地阻塞了预驱动器电路中的电流泄漏路径。
图2说明5：N1、N2和N4至N7
由n沟道晶体管N1、N2和N4至N7减少了不稳定状态。
这里所用的“不稳定状态”例如指的是节点b浮动的状态。当节点b浮动时，无法确定P6是导通还是截止。这是IC的一个不稳定状态，即能够容易地形成电流泄漏路径的状态。首先参考节点b的状态进行说明。
为了确保稳定的IC操作，p沟道晶体管P6和节点b在理想情况下如下地改变状态：
a)输入模式，加上5V信号：P6截止，节点b为5V；
b)所有其它模式：P6导通，节点b为0V。
然而，对于图2所示的电路结构出现了下列状态。
在5V信号加到焊盘上的输入模式(端口E为高)中，P7导通。结果，P6栅极电位、即节点b变为5V，P6截止。
在所有其它模式，节点b变化如下：
a)输出模式(端口E为低)：节点b为0V，因为n沟道晶体管N8导通；
b)输入模式，加上0V：节点b根据输入0V之前的输入电位变为下列三种状态之一，即：
(1)如果输入电位从0V→3.3V→0V：N4至N7导通，P7截止，使得节点b变为3.3V-4  tn(其中Vtn是n沟道晶体管的阈值电压，一般大约为0.7V)；
(2)如果输入电位从5V→3.3V→0V：N8截止，N7保持截止(作为5V输入的结果；下面将更完全地说明)，使得节点b浮动；
(3)如果输入电位从5V→0V：与上面的情况(2)相同，节点b浮置；
c)输入模式，加上3.3V：节点b根据输入3.3V之前的输入电位变为下列两种状态之一，即：
(1)如果输入电位从0V→3.3V：N8和P7截止，但N4至N7导通，使得节点b变为3.3V-4 tn(其中Vtn是n沟道晶体管的阈值电压，一般大约为0.7V)；
(2)如果输入电位从5V→3.3V：N8截止，N7保持截止(作为5V输入的结果；下面将更完全地说明)，使得节点b浮动。
如果在3.3V输入模式中的上面的情况(1)之前的输入电位是5V，则与上面的情况(2)一样，节点b浮动。
在IC中的浮动晶体管栅极电位意味着可能不能确保可靠的操作。结果，用作为接口电路的如图2所示的I/O电路在输入模式的输入电压从高电位变为0V或3.3V、即从5V到3.3V、从5V到0V或从5V到3.3V到0V这三种情况中的任何一种情况下都是不稳定的。但在所有其它状态下的操作都是非常稳定的。
节点b不稳定意味着无法知道P6是导通还是截止。因此，如果在输入3.3V时P6截止，节点a也浮动。结果，p沟道晶体管P1(驱动器)可能导通，也就是说在焊盘和VDD之间可能会产生一个路径。
因此，安排了一个包括四个n沟道晶体管N4至N7的电路来减少节点b的不稳定(浮动)状态。
N沟道晶体管N4与VDD相连，因此N4的漏极可以只被充电到低于VDD的电压Vtn(其中Vtn是n沟道晶体管的阈值电压，一般大约为0.7V)。三个n沟道晶体管N5至N7的漏极电位也可以只被充电到低于每个源电位的电压Vtn，因为每个晶体管的栅极与源电位相连。结果，节点b变为比VDD低四倍Vtn的电位。虽然这个电位不是0V，但它足够低到可用作为在考虑P6时在这个范围内的低电位。因此，可以通过将全部四个n沟道晶体管N4至N7导通来使P6导通，因此将节点a设定为3.3V。
用于实现这里由n沟道晶体管N4至N7执行的任务的晶体管的数目最好大于或等于二并且小于或等于四，因为n沟道晶体管的阈值电压一般大约是0.7V。在图2所示的实施例中使用了四个晶体管。这是为了可靠地确保P6导通，也就是将节点b驱动到尽可能地接近0V。如果使用了多于四个的n沟道晶体管，则将节点b驱动到大致为0V的速度将降低。如果没有使用足够的晶体管，则更加难以可靠地控制P6的状态、即节点a。
在图2所示电路中，N4的栅极由反相器L3控制，而反相器L3由来自端口E的信号控制。因此，当N8导通时，N4截止，从VDD到VSS没有短路电流流过。即使在交流操作期间出现了总线争用，四个晶体管N4至N7的连接也显著地降低了晶体管容量(capacity)，并且只有大约10μA的短路电流流过。
当将5V加到焊盘上并且P7导通时，节点b变为5V。此时，三个n沟道晶体管N4至N6导通，N7截止，因为N7的漏极电位(节点b)是5V，即，高于栅极电位。结果，可以阻塞从VDSUB2到VDD的电流泄漏路径。这是当输入电位为5V、然后变为0V和3.3V时因为N7截止使得节点b浮动的一个因素。因此，一旦N7截止，使得节点b保持浮动，一直到再次输入5V或输入模式变为输出模式。
如上所述，一旦n沟道晶体管N7截止，直到节点b变为0V，或者更明确地，变为低于N7的栅极电位的电位Vtn，N7才被重新设定为导通状态。这意味着当处于输入模式时包括n沟道晶体管N4至N7的电路的功能如下，即：
a)当输入从0V变为3.3V时，节点b保持为低；
b)当输入从5V变为3.3V时，节点b浮动。
如上所述，包括n沟道晶体管N4至N7的电路因而解决了使节点b不稳定的两个条件之一。
图2说明6：P3和P4
p沟道晶体管P3和P4将VDSUB2设定为3.3V。
在输出模式不需要考虑任何信号输入，因此最好将VDSUB2设定为与VDD相同的电位。“不需要考虑任何信号输入”在这里的意思是，用作为如图2所示的接口电路的I/O电路的焊盘与一个数据总线或其它信号源相连，各种其它类型的电路也可以连接到该数据总线或信号源上，但在任何给定时间只有一个与这个数据总线或信号源相连的电路导通。
将VDSUB2设定为与VDD相同电位的操作是由p沟道晶体管P3和P4完成的。在输出模式中，包括P1和N1的驱动器总是将节点a或焊盘驱动到0V。当节点a为0V时，P4导通，VDSUB2被充电到VDD。当焊盘为0V时，P3导通，VDSUB2被充电到VDD。
P3的栅极接收直接来自焊盘的信号，因此当一个静电荷加到焊盘上时很容易被损坏。因此，与焊盘和反相器L1输入一样，焊盘和P3的栅极通过一个保护性电阻R1相连，从而使得栅极绝缘薄膜更能抵抗静电荷产生的损害。
在输入模式将0V加到焊盘上时，p沟道晶体管P3也用作为将VDSUB2充电到VDD。
表1中显示了在各种工作条件下在输入和输出模式中图2所示电路中的浮置N阱和节点b的电位状态。
表1
  模式   I/O电位     转换     VDSUB2电位     节点b电位
输入模式     0V     3.3V→0V     3.3V     浮动(5→3.3→0)3.3V-4×Vtn4.(0→3.3→0)
    5V→0V     3.3V     浮动
    3.3V     0V→3.3V     浮动(3.3V-Vtp)     3.3V-4×Vtn
    5V→3.3V     浮动(3.3V-Vtp)     浮动
    5V     0V→5V     5V     5V
  3.3V→5V     5V     5V
输出模式     0V   3.3V→0V     3.3V     0V
    3.3V   0V→3.3V     3.3V     0V
下面将参考图4说明依据本发明的另一个实施例的接口电路。这个接口电路与图2所示电路的不同之处在于它提供了更有效的泄漏电流预防。与图2所示电路相比，当输入模式的输入电位是0V时，这个接口电路更可靠地防止电流泄漏。
应当指出，图4和图2中相同的部分如下所述将用相同的标号来区分。
焊盘供外部设备输入的信号和输出给外部设备的信号使用。端口A表示数据信号。端口E表示起动信号；低电平(0)起动信号表示输出模式，高电平(1)起动信号表示输入模式。端口X是输出端口，在输入模式下把焊盘电位(输入信号)传送给内部电路。VDD是源电压，或者更准确地说是提供VDD电位的端子，它的电位例如是3.3V；VSS是地电压，或者更准确地说是提供VSS电位的端子，它的电位是0V；VDSUB2是浮置N阱的电位，或者更准确地说是提供浮置N阱电位的端子。R1是电阻，L1至L7是逻辑电路。L1、L2、L5和L7是反相器；L3和L6是“或非”门；L4是“与非”门。P1至P8是p沟道晶体管，除P8外，它们都在浮置N阱上形成。N1至N8是n沟道晶体管。P1的栅极和P5的漏极与节点a连接；P6的栅极、P7的漏极、N3的漏极、N7的漏极、N8的漏极与节点b连接。以下把P1和N1称为驱动电路(驱动器)，把P8和N2称为预驱动器电路。
因此，很显然，图2和图4所示电路的区别在于n沟道晶体管N3的出现，并且L3现在是一个“或非”门，其一个输入与反相器L1的输出相连。
下面说明图4所示晶体管的功能。
图4说明1：P1至P7
在浮置N阱上形成七个p沟道晶体管P1至P7。结果，在p沟道晶体管源极和漏极之间相对于图3所示的VDSUB2(浮置N阱)对称地形成两个相对的二极管。
结果，即使将一个超过源电位的5V信号加到漏极上，从漏极到源极的电流路径也会被VDSUB2和源极之间的二极管所阻塞。也就是说，可以防止电流泄露。
图4说明2：P2
VDSUB2由p沟道晶体管P2充电到5V。
P2连接到焊盘和VDSUB2。无论是0V还是3.3V加到焊盘上，P2都会截止，因为P2的栅极连接到VDD。然而，在将5V输入给焊盘时，在漏极和栅极之间出现了一个为Vtp或更大的电位差，P2导通。需要注意的是，Vtp是p沟道晶体管的阈值电压，一般大约为0.8V。
通过这样安排p沟道晶体管P2，可以将VDSUB2充电到与5V电压加到焊盘上时相同的电位。如果没有P2，VDSUB2通过p沟道晶体管P1的寄生二极管充电，但只充电到一个较低的电位，也就是输入的5V减去二极管的阈值电压VF。
图4说明3：P5
p沟道晶体管P5确保p沟道晶体管P1(也被称为驱动器)的截止状态。
P5连接P1的栅极和VDSUB2。因为当5V输入到焊盘上、VDSUB2为5V时P5的栅极与VDD连接，所以P5导通。也就是说，当栅极变为VDD、即3.3V并且将5V加到源极上时，栅极和源极之间的电位差大于晶体管阈值电压(一般大约为0.8V)，并且P5导通。因此节点a变为5V，P1的栅极可以被设定为5V。
通过这样安排P5从而将P1的栅极设定为5V，P5用于使双向I/O电路的输出驱动器、也就是p沟道晶体管P1截止。
一般地，在双向I/O电路的输入模式中，将3.3V加到p沟道晶体管P1(也称为驱动器)的栅极，将0V加到n沟道晶体管N1(也称为驱动器)的栅极，两个晶体管都截止。当加上5V信号时，电路也处于输入模式，晶体管P1和N1必须处于截止状态。然而，当将5V加到焊盘上时，因为P1栅极为3.3V、漏极为5V，所以P1导通。结果，P1未短路，但在焊盘和VDD之间形成一个通路，失去了通过浮置N阱中断通过二极管的电流路径的好处。
然而，通过提供如图4所示的p沟道晶体管P5，在将5V加到焊盘上时，可以将P1的栅极设定为5V。结果，即使漏极变为5V，也能够可靠地截止P1，可以防止电流泄漏。
图4说明4：P6和P7
p沟道晶体管P6和P7阻塞了预驱动器电路中的电流泄漏。
P1驱动器通常是由一个反相器(预驱动器电路)控制的，该反相器包括p沟道晶体管P8和n沟道晶体管N2。然而，如上所述，通过由P5将节点a拉至5V，以与在P1中相同的方式在预驱动器电路p沟道晶体管P8中形成通过晶体管的电流泄漏路径。于是，当5V加到焊盘上时如何阻塞电流泄漏路径的问题仅仅从驱动器转移到了预驱动器电路，也就是回退一个电路。实现上述阻塞每个和所有p沟道晶体管中的电流泄漏的方法增大了从端口A到焊盘的传输延迟，因此与提高运行速度的需要是不相容的。
为了防止这个问题，在P8和节点a之间***一个p沟道晶体管P6，从而从端口A和焊盘之间的传输路径转移了进行电流泄漏预防的路径。换句话说，不再需要解决由在包括P8和N2的预驱动器电路之前的电路级、即L5反相器的5V输入引起的电流泄漏问题。
另外，通过为p沟道晶体管P6提供一个与P5执行相同功能的p沟道晶体管P7，预驱动器电路(节点a)的电流泄漏路径也能被阻塞。也就是说，当从一个外部电源加上5V信号时，与P5类似，P7由加到栅极上的电压与加到源极上的电压之间的电位差导通，从而将节点b拉至5V，可靠地将P6截止。结果，可靠地阻塞了预驱动器电路中的电流泄漏路径。
图4说明5：N1至N7
由n沟道晶体管N1至N7减少了不稳定状态。
这里所用的“不稳定状态”例如指的是节点b浮动的状态。当节点b浮动时，无法确定P6是导通还是截止。这是IC的一个不稳定状态，即能够容易地形成电流泄漏路径的状态。首先参考节点b的状态进行说明。
为了确保稳定的IC操作，p沟道晶体管P6和节点b在理想情况下如下地改变状态：
a)输入模式，加上5V信号：P6截止，节点b为5V；
b)所有其它模式：P6导通，节点b为0V。
然而，对于图4所示的电路结构出现了下列状态。
在5V信号加到焊盘上的输入模式(端口E为高)中，P7导通。结果，P6栅极电位、即节点b变为5V，P6截止。
在所有其它模式，节点b变化如下：
a)输出模式(端口E为低)：节点b为0V，因为n沟道晶体管N8导通；
b)输入模式，加上0V：由于n沟道晶体管N3导通，节点b变为0V(注意，这种输入情况下的节点b的状态是一个使图4所示电路与图2所示电路不同的特征)；
c)输入模式，加上3.3V：因为N3、N8和P7截止，节点b浮动。
在IC中的浮动晶体管栅极电位意味着可能不能确保可靠的操作。结果，用作为接口电路的如图4所示的I/O电路在输入模式的输入电压为3.3V时是不稳定的。这种不稳定是节点b浮动的结果。但在所有其它状态下的操作即使与图2所示设备相比也都是非常稳定的。这是因为n沟道晶体管N3的存在使得图4所示设备比图2所示设备更稳定地工作。
节点b不稳定意味着无法知道P6是导通还是截止。因此，如果在输入3.3V时P6截止，节点a也浮动。结果，p沟道晶体管P1(驱动器)可能导通，也就是说在焊盘和VDD之间可能会产生一个路径。
然而，当图4所示设备在实际上用在一个IC中时，在这种情况下在焊盘和VDD之间产生一个路径会比使用图2所示设备产生较少的问题。这是因为当在图4设备中形成这个路径时，焊盘和VDD的电位都在相同的3.3V。也就是说，当IC的VDD(在这种情况下为3.3V)和来自外部电源的VDD(在这种情况下也为3.3V)之间的电位差基本上是电动势(emf)时，P1由于浮动节点而变得不稳定，但在这种情况下这个电位差实质上为零，因此电流泄露是不可能的。另一方面，显然，对于IC也不是一种合乎需要的条件。
因此，安排了一个包括四个n沟道晶体管N4至N7的电路来减少节点b的不稳定(浮动)状态。
n沟道晶体管N4与VDD相连，因此N4的漏极可以只被充电到低于VDD的电压Vtn(其中Vtn是n沟道晶体管的阈值电压，一般大约为0.7V)。三个n沟道晶体管N5至N7的漏极电位也可以只被充电到低于每个源电位的电压Vtn，因为每个晶体管的栅极与源电位相连。结果，节点b变为比VDD低四倍Vtn的电位。虽然这个电位不是0V，但它足够低到可用作为在考虑P6时在这个范围内的低电位。因此，可以通过将全部四个n沟道晶体管N4至N7导通来使P6导通，因此将节点a设定为3.3V。
用于实现这里由n沟道晶体管N4至N7执行的任务的晶体管的数目最好大于或等于二并且小于或等于四，因为n沟道晶体管的阈值电压一般大约是0.7V。在图4所示的实施例中使用了四个晶体管。这是为了可靠地确保P6导通，也就是将节点b驱动到尽可能地接近0V。如果使用了多于四个的n沟道晶体管，则将节点b驱动到大致为0V的速度将降低。如果没有使用足够的晶体管，则更加难以可靠地控制P6的状态、即节点a。
在图4所示电路中，N4的栅极由或非门L3控制，而L3由来自端口E和焊盘的信号控制。因此，当N3或N8导通时，N4截止，从VDD到VSS没有短路电流流过。即使在交流操作期间出现了总线争用，四个晶体管N4至N7的连接也显著地降低了晶体管容量(capacity)，并且只有大约10μA的短路电流流过。
当将5V加到焊盘上并且P7导通时，节点b变为5V。此时，三个n沟道晶体管N4至N6导通，N7截止，因为N7的漏极电位(节点b)是5V，即，高于栅极电位。结果，可以阻塞从VDSUB2到VDD的电流泄漏路径。这是当输入电位为5V、然后变为3.3V时因为N7截止使得节点b浮动的一个因素。因此，一旦N7截止，使得节点b保持浮动，一直到输入0V、再次输入5V或输入模式变为输出模式。在这一方面，图4所示设备比图2所示设备更有效。更明确地，图4所示电路可以用输入电位0V将节点b设定到VSS(0V)而不考虑前一个输入电位是什么，而如果在图2所示电路中的前一个输入电位是5V，则即使输入电位变为0V，节点b也保持浮动。
如上所述，一旦n沟道晶体管N7截止，直到节点b变为0V，或者更明确地，变为低于N7的栅极电位的电位Vtn，N7才被重新设定为导通状态。这意味着当处于输入模式时包括n沟道晶体管N4至N7的电路的功能如下，即：
a)当输入从0V变为3.3V时，节点b保持低电平；
b)当输入从5V变为3.3V时，节点b浮动。
如上所述，包括n沟道晶体管N4至N7的电路因而解决了使节点b不稳定的两个条件之一。
图4说明6：P3和P4
p沟道晶体管P3和P4将VDSUB2设定为3.3V。
在输出模式不需要考虑任何信号输入，因此最好将VDSUB2设定为与VDD相同的电位。“不需要考虑任何信号输入”在这里的意思是，用作为如图4所示的接口电路的I/O电路的焊盘与一个数据总线或其它信号源相连，各种其它类型的电路也可以连接到该数据总线或信号源上，但在任何给定时间只有一个与这个数据总线或信号源相连的电路导通。
将VDSUB2设定为与VDD相同电位的操作是由p沟道晶体管P3和P4完成的。在输出模式中，包括P1和N1的驱动器总是将节点a或焊盘驱动到0V。当节点a为0V时，P4导通，VDSUB2被充电到VDD。当焊盘为0V时，P3导通，VDSUB2被充电到VDD。
P3的栅极接收直接来自焊盘的信号，因此当一个静电荷加到焊盘上时很容易被损坏。因此，与焊盘和反相器L1输入一样，焊盘和P3的栅极通过一个保护性电阻R1相连，从而使得栅极绝缘薄膜更能抵抗静电荷产生的损害。
在输入模式将0V加到焊盘上时，p沟道晶体管P3也用作为将VDSUB2充电到VDD。
因此，可以通过图4所示电路实现一个可以输出3.3V的接口电路，例如双向输入/输出电路，通过应用该接口电路，当加上5V输入时，不会出现问题，并且也有效地防止出现电流泄露问题。
表2中显示了在各种工作条件下在输入和输出模式中图4所示电路中的浮置N阱和节点b的电位状态。
表2
  模式    I/O电位     转换     VDSUB2电位    节点b电位
输入模式     0V     3.3V→0V     3.3V     0V
    5V→0V     3.3V     0V
    3.3V     0V→3.3V     浮动(3.3V-VF)     3.3V-4×Vtn
    5V→3.3V     浮动(3.3V-VF)     浮动
    5V     0V→5V     5V     5V
  3.3V→5V     5V     5V
输出模式     0V   3.3V→0V     3.3V     0V
    3.3V   0V→3.3V     3.3V     0V
以下参看图5描述本发明另一实施例。图5所示接口电路给图4所示电路增加了一个晶体管P11，由此消除了在图4所示电路处于特定条件下会出现的浮动VDSUB2状态。除此之外，该接口电路的特点和性能与图4所示电路一样。
应当指出，图5和图4中相同的部分如下所述将用相同的标号来区分。
焊盘供外部设备输入的信号和输出给外部设备的信号使用。端口A表示数据信号。端口E表示启动信号；低电平(0)的启动信号表示输出模式，高电平(1)的启动信号表示输入模式。端口X是在输入模式下把焊盘电位(输入信号)传送给内部电路的输出端口。VDD是源电压，或者更准确地说是提供VDD电位的端子，它的电位例如是3.3V；VSS是地电压，或者更准确地说是提供VSS电位的端子，它的电位是0V；VDSUB2是浮置N阱的电位，或者更准确地说是提供浮置N阱电位的端子。R1是电阻，L1至L7是逻辑电路。L1、L2、L5和L7是反相器；L3和L6是“或非”门；L4是“与非”门。P1至P8和P11是p沟道晶体管，除P8外，它们都在浮置N阱上形成。N1和N8是n沟道晶体管。P1的栅极和P5的漏极与节点a连接；P6的栅极、P7的漏极、N3的漏极、N7的漏极、N8的漏极和P11的栅极与节点b连接。以下把P1和N1称为驱动电路(驱动器)，把P2和N2称为预驱动器电路。
于是，图5和图4所示电路之间的差别显然在于增加了p沟道晶体管P11。
图5，说明1：P11
除p沟道晶体管P11外，图5所示电路的晶体管功能与以上所描述的图4所示晶体管功能相同。因此以下只描述p沟道晶体管P11的功能。有关所有其它晶体管的功能参看图4的说明。
如表2所总结的，当输入模式中的输入信号电位是3.3V时，图4所示I/O电路(接口电路)将如下地进行操作。就是说，
a)如果启动了输入模式、输入信号电位是3.3V并且先前输入信号电位是0V，则
1)VDSUB2处于浮动状态(3.3V-VF)，并且
2)节点b处于3.3V-(4×Vtn)；
b)如果启动了输入模式、输入信号电位是3.3V并且先前输入信号电位是5V，则
1)VDSUB2处于浮动状态(3.3V-VF)，并且
2)节点b也处于浮动状态。
p沟道晶体管P11在浮置N阱上形成，其栅极与节点b连接，源极与VDD连接，而漏极与VDSUB2连接。该p沟道晶体管P11的功能与p沟道晶体管P3和P4相同，即把VDSUB2固定为VDD。
对于图5所示的I/O电路，不管先前输入电位如何，只要启动了输入模式并且输入信号电位是0V，则节点b的电位就是0V。这一点与图4所示I/O电路一样。因此，如上所述，当输入电位是3.3V时，如果先前输入信号电位是0V，则节点b的电位就是3.3V-(4×Vtn)，因此足以使p沟道晶体管导通。这样一来，当输入模式的输入信号电位是3.3V并且先前输入电位是0V时，则p沟道晶体管P11就能够把VDSUB2固定为VDD、即3.3V。
因此，与图4所示I/O电路相比，图5所示I/O电路能够进一步减轻IC中的浮置状态是显然的。
在各种操作条件下，图5所示电路中的浮置N阱和节点b在输入和输出模式中的电位状态示于表3。
表3
  模式   I/O电位    转换     VDSUB2电位   节点b电位
输入模式     0V    3.3V→0V     3.3V     0V
   5V→0V     3.3V     0V
    3.3V    0V→3.3V     3.3V     3.3V-4×Vtn
   5V→3.3V     浮动(3.3V-VF)     浮动
    5V    0V→5V     5V     5V
   3.3V→5V     5V     5V
输出模式     0V    3.3V→0V     3.3V     0V
    3.3V    0V→3.3V     3.3V     0V
以下参看图6描述本发明另一实施例的接口电路。图6所示接口电路是包含具有一上拉电阻的I/O电路的接口电路。该接口电路给图4所示电路增加了一上拉电阻，由此消除了在图4所示电路处于特定条件下会出现的浮动VDSUB2状态。除此之外，该接口电路的特点和性能与图4所示电路一样。
应当指出，图6和图4中相同的部分如下所述将用相同的标号来区分。
焊盘供外部设备输入的信号和输出给外部设备的信号使用。端口A表示数据信号。端口E表示启动信号；低电平(0)的启动信号表示输出模式，高电平(1)的启动信号表示输入模式。端口X是在输入模式下把焊盘电位(输入信号)传送给内部电路的输出端口。VDD是源电压，或者更准确地说是提供VDD电位的端子，它的电位例如是3.3V；VSS是地电压，或者更准确地说是提供VSS电位的端子，它的电位是0V；VDSUB2是浮置N阱的电位，或者更准确地说是提供浮置N阱电位的端子。R1是电阻，L1至L7是逻辑电路。L1、L2、L5和L7是反相器；L3和L6是“或非”门；L4是“与非”门。P1至P10是p沟道晶体管，除P8外，它们都在浮置N阱上形成。N1和至N12是n沟道晶体管。P1的栅极和P5的漏极与节点a连接；P6的栅极、P7的漏极、N3的漏极、N7的漏极、N8的漏极和P10的栅极与节点b连接。以下把P1和N1称为驱动电路(驱动器)，把P8和N2称为预驱动器电路。
于是，图6和图4所示电路之间的差别显然在于增加了p沟道晶体管P9和P10以及增加了n沟道晶体管N9和N12。
一般来说，实现具有上拉电阻的电压容许接口电路或I/O电路比实现具有p沟道晶体管的电压容许接口电路或I/O电路要难。就是说，实现诸如图6所示这样的电路通常比实现诸如图2、图4或图5所示这样的电路要难。
这是因为在用作驱动器的p沟道晶体管在输入模式中通常为截止时，上拉电阻必须为下一个状态做好了准备的缘故。就是说，
a)当输入电位是0V至3.3V时，上拉电阻电路应当导通，而
b)当输入电位是3.3V至5V时，上拉电阻电路应当截止。
图6所示包含I/O电路作为电压容许电路的接口电路提供了这一解决方案。
注意除p沟道晶体管P9和P10以及n沟道晶体管N9至N12外，图6所示装置的晶体管功能与以上所描述的图4所示晶体管功能相同。因此以下只描述p沟道晶体管P9和P10以及n沟道晶体管N9至N12的功能。有关所有其它晶体管的功能参看图4的说明。
图6，说明1：P9和P10
p沟道晶体管P9和P10在浮置N阱上形成。
上拉电阻的p沟道晶体管P9和电流泄漏路径阻塞的p沟道晶体管P10都在浮置N阱上形成。因此，即使p沟道晶体管的漏极直接与焊盘连接，也能够阻塞经由二极管的电流泄漏路径。
如普通上拉电阻那样，p沟道晶体管P9由在输出模式中将截止而在输入模式中将导通的预驱动器电路L6的输出来控制。
当P9在输入模式中导通时，位于VDD和P9之间的p沟道晶体管P10防止了施加5V时在焊盘和VDD之间的短路电流。换句话说，当输入电位是5V并且启动了输入模式时，节点b变成5V。因为p沟道晶体管P10的栅极与节点b连接，所以一旦施加了5V输入，p沟道晶体管P10就截止。这样就能够可靠地防止焊盘和VDD之间的短路电流。
图6，说明2：N9至N12
n沟道晶体管N9和N12保证了小电流泄漏路径。
除非施加了5V输入信号，否则P10必须导通。但是，如表2所示，对于图4所示电路，当输入从5V变为3.3V时，节点b处于浮动状态。
这意味着在实际IC操作期间，当输入电位从5V变为3.3V时，上拉电阻电路将不会被接入。这种状态会继续到焊盘电位因例如电流泄漏而下降到低于输入反相器L1的逻辑电平以及n沟道晶体管N3导通时为止。
如图6所示增加4个n沟道晶体管N9至N12来解决这一问题。
n沟道晶体管N12的栅极与VDD连接，因此N12通常是导通的。3个n沟道晶体管N9至N11的栅极与它们各自的源极连接，所以这3个晶体管能够把节点b的电位下拉为高电位，虽然没有到0，即Vtn×3(Vtn通常约是0.7V)。该电位能够使p沟道晶体管P10导通。具体来说，节点b的电位是3×Vtn(约为2.1V)，如果该电位低于VDD-Vtp，或约为2.5V(3.3-0.8)，就可使p沟道晶体管P10导通。这一点可用以下公式来表示：
      节点b电位＝O+3×Vtn＜VDD-1×Vtp
可按照上述公式使p沟道晶体管P10导通。在图6所示电路情况下，如上所述，节点b电位目前约为2.1V，比VDD-Vtp或约2.5V小，所以能够使p沟道晶体管P10导通。
这样就能够在输入模式中当输入电位从5V变为3.3V时防止节点b浮动，并能够接入上拉电阻。
应当指出，通过减小n沟道晶体管N9至N12的个数能够驱动节点b接近0V。减小n沟道晶体管的这一数目能够更可靠地保证p沟道晶体管P10的导通。
但是，因为n沟道晶体管N9至N12的存在和在施加5V输入时将导通，所以短路电流将经由p沟道晶体管P7从VDSUB2流过节点b到达VSS。此时充电VDSUB2的是输入给焊盘的5V信号，于是这一充电电流就成为了输入电流泄漏。
需要用多个n沟道晶体管、例如N9至N12来减小这种输入电流泄漏。但是，随着n沟道晶体管个数的增大，例如从4增大到5、6或更大，则即使减小每一个晶体管的阈值电压，节点b的电位也会增大。这样就会不再能够保证在输入信号从5V变为3.3V时使p沟道晶体管P10导通。
根据输入电流泄漏为几个微安的假设，图6所示电压容许I/O电路使用了4个n沟道晶体管。
应当指出，经由n沟道晶体管N9至N12的这一输入电流泄漏仅在启动了输入模式和施加了5V输入信号的情况下才出现，在其它操作模式或条件下不出现。
因此，与图4所示电路相比，图6所示I/O电路具有在启动了输入模式和施加了3.3V输入电位的情况下消除节点b浮动状态的能力是显然的。
本发明图6所示的I/O电路于是能够输出3.3V、不受5V输入产生的问题的影响并能够不管操作模式和条件如何都防止了节点b浮动。所以，利用图6所示电路，就能够实现具有上拉电阻和没有电流泄漏问题的双向I/O电路或其它类型的接口电路。
在各种操作条件下，图6所示电路中的浮置N阱和节点b在输入和输出模式中的电位状态示于表4。
表4
  模式    I/O电位     转换     VDSUB2电位    节点b电位
输入模式     0V     3.3V→0V     3.3V     0V
    5V→0V     3.3V     0V
    3.3V     0V→3.3V     浮动(3.3V-VF)     3.3V-4×Vtn
    5V→3.3V     浮动(3.3V-VF)     0V+3×Vtn
    5V     0V→5V     5V     5V
    3.3V→5V     5V     5V
输出模式     0V     3.3V→0V     3.3V     0V
    3.3V     0V→3.3V     3.3V     0V
由以上描述显然可见：根据本发明，因为能够在所有操作模式和条件下有效地防止节点b浮动，所以可由外部设备施加超过接口电路内部电源电压的电位的电压容许双向输入/输出电路或其它接口电路能够输出3.3V，甚至在5V输入的情况下也能够可靠地输出3.3V，并且有效地消除了电流泄漏问题。
此外，因为能够在所有操作模式和条件下有效地防止节点b浮动，所以本发明的具有上拉电阻的电压容许双向输入/输出电路或其它接口电路同样能够输出3.3V，甚至在5V输入的情况下也能够可靠地输出3.3V，并且有效地消除了电流泄漏问题。
虽然参看附图针对本发明的最佳实施例对本发明进行了描述，但要指出的是：许多变化和改进对本领域普通技术人员来说是显而易见的。这些变化和改进应当被认为是在由所附权利要求书限定的本发明的范围之内的。

Claims (24)

1.接口电路，包括：
具有第一电位的第一电轨；
具有低于第一电位的第二电位的第二电轨；
耦合在所述第一和第二电轨之间，并具有第一输入节点、第一输出节点和控制输入节点的第一驱动器电路，所述第一输入节点有效于接收数据输入信号；
耦合在所述第一和第二电轨之间，并具有第二输入节点和第二输出节点的第二驱动器电路所述第一输出节点耦合于所述第二输入节点；
与第二驱动器电路的所述第二输出节点连接的输入/输出焊盘；
第一保护电路，用于监测所述输入/输出焊盘，并且有效于通过根据所述输入/输出焊盘从外部源接收比第一电源的第一电位高的电位，使第二输入节点的电位上升高于所述第一电位的电位来使所述第二驱动器电路进入截止状态；
第二保护电路，用于检监测所述输入/输出焊盘，并且有效于通过响应于所述输入/输出焊盘从外部源接收比第一电源的第一电位高的电位，将所述控制输入节点提升到比所述第一电位高的电位使所述第一驱动器电路进入截止状态；以及
第三保护电路，用于监测所述输入/输出焊盘，并且有效于在外部源把基本上等于第二电源的电位施加给输入/输出焊盘时，通过设定控制输入节点为第二电位来设定所述第一驱动器电路为接通状态。
2.权利要求1的接口电路，其中第一保护电路和第二保护电路包含位于浮置N阱上的晶体管。
3.权利要求2的接口电路，在该接口电路中：
第一驱动器电路包含第一p沟道晶体管(P8)和第一n沟道晶体管(N2)，所述第一p沟道晶体管具有与所述第一电轨耦合的源极，以及所述第一n沟道晶体管具有与所述第二电轨耦合的源极；
第二驱动器电路包含第二p沟道晶体管(P1)和第二n沟道晶体管(N1)，所述第二p沟道晶体管具有与所述第一电轨耦合的源极，以及所述第二n沟道晶体管具有与所述第二电轨耦合的源极；
第一保护电路包含把浮置N阱的电位充电至高于第一电位的电位的第三p沟道晶体管(P2)，以及在外部源把高于第一电轨的第一电位的电位施加给输入/输出焊盘时使第二p沟道晶体管进入截止状态的第四p沟道晶体管(P5)；
第二保护电路包含
位于第一p沟道晶体管(P8)和所述第一输出节点之间的第五p沟道晶体管(P6)，第五p沟道晶体管的栅极与控制输入节点连接，
第三p沟道晶体管，和
根据比外部源施加给输入/输出焊盘的第一电轨的第一电位高的电位使第五p沟道晶体管进入截止状态的第六p沟道晶体管(P7)；以及
第三保护电路包含栅极与输入/输出焊盘耦合、源极与提供第二电轨(Vss)连接、漏极与控制输入节点连接并与第一电轨耦合。
4.权利要求3的接口电路，还包含串联连接在第一电轨和控制输入节点之间的一组n沟道晶体管(N4，N5，N6，N7)，该组中的第一个成员的栅极接收外部源施加给输入/输出焊盘的逻辑信号。
5.权利要求4的接口电路，其中n沟道晶体管组中晶体管的数目大于或等于2并且小于或等于4。
6.权利要求4的接口电路，其中n沟道晶体管组通过设定控制输入节点的电位为第一电轨的第一电位减去组成该n沟道晶体管组的各晶体管的组合总阈值电压，根据外部源施加给输入/输出焊盘的电位使第五p沟道晶体管进入截止状态，并允许第一输出节点接收第一电轨的第一电位。
7.权利要求1的接口电路，还包含第七p沟道晶体管(P11)，
所述第七p沟道晶体管在第一电轨和提供浮置N阱的电位的端子之间的浮置N阱上形成，所述第七p沟道晶体管的栅极与控制输入节点连接。
8.权利要求3的接口电路，还包含串联连接在输入/输出焊盘和第一电轨之间的第八p沟道晶体管(P9)和第九p沟道晶体管(P10)，其中
第八p沟道晶体管和第九p沟道晶体管都在浮置N阱上形成，
第八p沟道晶体管的栅极与第二N沟道晶体管的栅极连接，以及
第九p沟道晶体管的栅极与控制输入节点连接。
9.接口电路，包括：
提供具有第一电位的第一电源(Vdd)的第一端子；
提供具有低于第一电位的第二电位的第二电源(Vss)的第二端子；
耦合在所述第一和第二端子之间，并具有第一输入节点、第一输出节点和控制输入节点的第一驱动器电路，所述第一输入节点有效于接收数据信号输入；
耦合在所述第一和第二端子之间，并具有第二输入节点和第二输出节点的第二驱动器电路，所述第一输出节点与所述第二输入节点耦合；与第二驱动器电路的所述第二输出节点连接的输入/输出焊盘；以及
第一保护电路，用于监测所述输入/输出焊盘，并有效于在外部源把基本上等于第二电源(Vss)的电位施加给输入/输出焊盘时，通过设定控制输入节点为第二电位来设定所述第一驱动器电路为接通状态。
10.权利要求9的接口电路，其中第一保护电路包含栅极与输入/输出焊盘耦合、源极与提供第二电源的第二端子连接、漏极与控制输入节点连接并与提供第一电源的第一端子耦合的第一n沟道晶体管(N3)。
11.权利要求10的接口电路，在该接口电路中：
第一驱动器电路包含第一p沟道晶体管(P8)和第二n沟道晶体管(N2)，所述第一p沟道晶体管具有源极与所述第一端子耦合，以及所述第一n沟道晶体管具有源极与所述第二端子耦合；
第二驱动器电路包含第二p沟道晶体管(P1)和第三n沟道晶体管(N1)，所述第二p沟道晶体管具有源极与所述第一端子耦合，以及所述第二n沟道晶体管具有源极与所述第二端子耦合；还包括：
第二保护电路，包含把浮置N阱的电位充电至高于第一电位的电位的第三p沟道晶体管(P2)，以及在外部源把高于第一电源的第一电位的电位施加给输入/输出焊盘时使第二p沟道晶体管进入截止状态的第四p沟道晶体管(P5)；以及
第三保护电路包含
位于第一p沟道晶体管和第一输出节点之间的第五p沟道晶体管(P6)，第一p沟道晶体管的栅极与控制输入节点连接，
第三p沟道晶体管，和
根据比外部源施加给输入/输出焊盘的第一电源的第一电位高的电位使第五p沟道晶体管进入截止状态的第六p沟道晶体管(P7)。
12.权利要求11的接口电路，其中第二p沟道晶体管、第三p沟道晶体管、第四p沟道晶体管、第五p沟道晶体管和第六p沟道晶体管都在浮置N阱上形成。
13.权利要求11的接口电路，还包含串联连接在提供第一电源(Vdd)的第一端子和控制输入节点之间的一组n沟道晶体管(N4，N5，N6，N7)，该组中的第一个成员的栅极接收外部源施加给输入/输出焊盘的逻辑信号。
14.权利要求13的接口电路，其中n沟道晶体管组中晶体管的数目大于或等于2并且小于或等于4。
15.权利要求13的接口电路，其中n沟道晶体管组通过设定控制输入节点的电位为第一电源的第一电位减去组成该n沟道晶体管组的各晶体管的组合总阈值电压，根据外部源施加给输入/输出焊盘的电位使第五p沟道晶体管进入截止状态，并允许第一输出节点接收第一电源的第一电位。
16.权利要求9的接口电路，还包含第七p沟道晶体管(P11)，
所述第七p沟道晶体管在位于提供第一电源的第一端子和提供浮置N阱的电位的端子之间的该浮置N阱上形成，所述第七p沟道晶体管的栅极与控制输入节点连接。
17.权利要求11的接口电路，还包含串联连接在输入/输出焊盘和提供第一电源的第一端子之间的第八p沟道晶体管(P9)和第九p沟道晶体管(P10)，其中，
第八p沟道晶体管和第九p沟道晶体管都在浮置N阱上形成，
第八p沟道晶体管的栅极与第三N沟道晶体管(N1)的栅极连接，以及
第九p沟道晶体管的栅极与控制输入节点连接。
18.接口电路，包括：
提供具有第一电位的第一电源(Vdd)的第一端子；
提供具有低于第一电位的第二电位的第二电源(Vss)的第二端子；
耦合在所述第一和第二端子，并具有第一输入节点、第一输出节点和控制输入节点的第一驱动器电路，所述第一输入节点有效于接收数据信号输入，所述第一驱动器电路包含第一p沟道晶体管(P8)和第一n沟道晶体管(N2)，所述第一p沟道晶体管具有源极耦合到所述第一端子，以及所述第一n沟道晶体管具有源极耦合到所述第二端子；
耦合在所述第一和第二端子之间，并具有第二输入节点和第二输出节点的第二驱动器电路，所述第一输出节点耦合到所述第二输入节点，所述第二驱动器电路具有第二p沟道晶体管(P1)和第二n沟道晶体管(N1)，所述第二p沟道晶体管具有源极耦合到所述第一端子，以及所述第二n沟道晶体管具有源极耦合到所述第二端子；
与第二驱动器电路的第二输出节点连接的输入/输出焊盘；
在一浮置N阱上的第三p沟道晶体管(P2)，当外部源把高于第一电源(Vdd)的第一电位的电位施加给输入/输出焊盘时，就把该浮置N阱的电位充电至高于第一电位的电位；
在该浮置N阱上的第四p沟道晶体管(P5)，通过第二输入节点把第二p沟道晶体管的栅极连接到该浮置N阱，该第四p沟道晶体管的栅极与提供第一电源的第一端子连接，当外部源把高于第一电源的第一电位的电位施加给输入/输出焊盘时使第二p沟道晶体管进入截止状态；
位于第一p沟道晶体管和第一输出节点之间的在该浮置N阱上的第五p沟道晶体管(P6)，其栅极与控制输入节点连接；
在该浮置N阱上的连接第五p沟道晶体管的栅极至该浮置N阱的第六p沟道晶体管(P7)，其栅极与提供第一电源的第一端子连接，当外部源把比第一电源的第一电位高的电位施加给输入/输出焊盘时，该晶体管就使第五p沟道晶体管进入截止状态；
栅极耦合到输入/输出焊盘、漏极耦合到所述控制输入节点和源极耦合到所述第二端子的第三n沟道晶体管(N3)，其中，该第三n沟道晶体管在外部源把基本上等于第二电源的电位施加给输入/输出焊盘时设定控制输入节点为第二电位；以及
串联连接在提供第一电源的端子和控制输入节点之间的一组n沟道晶体管(N4，N5，N6，N7)，该组中的第一个成员的栅极接收外部源施加给输入/输出焊盘的逻辑信号。
19.权利要求18的接口电路，其中n沟道晶体管组中晶体管的数目大于或等于2并且小于或等于4。
20.权利要求18的接口电路，其中n沟道晶体管组通过设定控制输入节点的电位为第一电源的第一电位减去组成该n沟道晶体管组的各晶体管的组合总阈值电压，根据外部源施加给输入/输出焊盘的电位使第五p沟道晶体管进入截止状态，并允许第一输出节点接收第一电源的第一电位。
21.权利要求18的接口电路，还包含第七p沟道晶体管(P11)，
所述第七p沟道晶体管在位于提供第一电源的第一端子和提供浮置N阱的电位的端子之间的该浮置N阱上形成，所述第七p沟道晶体管的栅极与控制输入节点连接。
22.权利要求18的接口电路，还包含串联连接在输入/输出焊盘和提供第一电源的第一端子之间的第八p沟道晶体管(P9)和第九p沟道晶体管(P10)，其中，
第八p沟道晶体管和第九p沟道晶体管都在浮置N阱上形成，
第八p沟道晶体管的栅极与第二N沟道晶体管(N1)的栅极连接，以及
第九p沟道晶体管的栅极与控制输入节点连接。
23.接口电路，包括：
提供具有第一电位的第一电源(Vdd)的第一端子；
提供具有低于第一电位的第二电位的第二电源(Vss)的第二端子；
耦合在所述第一和第二端子，并具有第一输入节点、第一输出节点和控制输入节点的第一驱动器电路，所述第一输入节点有效于接收数据输入信号，所述第一驱动器电路包含第一p沟道晶体管(P8)和第一n沟道晶体管(N2)，所述第一p沟道晶体管具有源极耦合到所述第一端子，以及所述第一n沟道晶体管具有源极耦合到所述第二端子；
耦合在所述第一和第二端子之间，并具有第二输入节点和第二输出节点的第二驱动器电路，所述第一输出节点耦合到所述第二输入节点，所述第二驱动器电路具有第二p沟道晶体管(P1)和第二n沟道晶体管(N1)，所述第二p沟道晶体管具有源极耦合到所述第一端子，以及所述第二n沟道晶体管具有源极耦合到所述第二端子；
与第二驱动器电路的所述第二输出节点连接的输入/输出焊盘；
在一浮置N阱上的第三p沟道晶体管(P2)，当外部源把高于第一电源(Vdd)的第一电位的电位施加给输入/输出焊盘时，就把该浮置N阱的电位充电至高于第一电位的电位；
在该浮置N阱上的第四p沟道晶体管(P5)，通过第二输入节点把第二p沟道晶体管的栅极连接到该浮置N阱，该第四p沟道晶体管的栅极与提供第一电源的第一端子连接，当外部源把高于第一电源的第一电位的电位施加给输入/输出焊盘时使第二p沟道晶体管进入截止状态；
位于第一p沟道晶体管和第一输出节点之间的在该浮置N阱上的第五p沟道晶体管(P6)，其栅极与控制输入节点连接；
在该浮置N阱上的连接第五p沟道晶体管(P6)的栅极至该浮置N阱的第六p沟道晶体管(P7)，第六p沟道晶体管的栅极与提供第一电源的第一端子连接，当外部源把比第一电源的第一电位高的电位施加给输入/输出焊盘时，该晶体管就使第五p沟道晶体管进入截止状态；
栅极耦合到输入/输出焊盘、漏极耦合到所述控制输入节点和源极耦合到所述第二端子的第三n沟道晶体管(N3)，其中，该第三n沟道晶体管在外部源把基本上等于第二电源的电位施加给输入/输出焊盘时设定控制输入节点为第二电位；
串联连接在提供第一电源的端子和控制输入节点之间的一组n沟道晶体管(N4，N5，N6，N7)，该组中的第一个成员的栅极接收外部源施加给输入/输出焊盘的逻辑信号；以及
在浮置N阱上的串联连接在输入/输出焊盘和提供第一电源的第一端子之间的第八p沟道晶体管(P9)和第九p沟道晶体管(P10)，第八p沟道晶体管的栅极与第二n沟道晶体管的栅极连接，第九p沟道晶体管的栅极与控制输入节点连接。
24.权利要求23的接口电路，还包含第七p沟道晶体管(P11)，
所述第七p沟道晶体管在位于提供第一电源的第一端子和提供浮置N阱的电位的端子之间的该浮置N阱上形成，所述第七p沟道晶体管的栅极与控制输入节点连接。
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