JP4872228B2

JP4872228B2 - 出力バッファ回路

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Publication number: JP4872228B2
Application number: JP2005092219A
Authority: JP
Inventors: 貴章根立
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2005-03-28
Filing date: 2005-03-28
Publication date: 2012-02-08
Anticipated expiration: 2025-03-28
Also published as: JP2006279268A; US20060214691A1; US7378877B2

Description

本発明は、半導体集積回路装置に搭載され、半導体集積回路装置の内部で処理された論理情報を適切な論理信号に変換して装置外部に送出する出力バッファ回路に関し、特に伝送線路の減衰量に応じて送出側であらかじめ適切な波形強調を行うプリエンファシス機能を備えた出力バッファ回路に関する。

プリエンファシス機能を有する回路は、特に長距離、低電圧、高速（高周波）動作を必要とする出力回路として用いられている。

この種の出力バッファ回路は、一般的にはカレントモード型回路（電流量で表された信号を取り扱う回路）により実現されるが、このようなカレントモード型回路は、その構成上低い電源電圧で動作させるのは不利である。

しかしながら、近年における半導体集積回路の微細加工技術の進展に伴い、動作電圧の低下による低消費電力化が進み、より低い電源電圧でより高速に動作させることが要求されている。

このような要求に応えることを目的とした従来技術として、特許文献１に開示される「ディジタル信号をプリエンファシス伝送路経由で送信するための出力バッファ回路」、特許文献２に開示される「出力バッファ回路」がある。

特に、特許文献２に開示される発明は、低電源電圧で動作するとともに、入力部から出力部までの伝搬遅延時間を短くすることで、回路を高速で動作させている。
特開２０００−６８８１６号公報特開２００２−９４３６５号公報

しかし、特許文献２に開示される発明は、データ変化がないためにディエンファシス状態が続くと消費電力が不要に大きくなってしまうという問題がある。

本発明はかかる問題に鑑みてなされたものであり、データ変化がない状態が連続する場合でも消費電力が小さい出力バッファ回路を提供することを目的とする。

本発明は、上記目的を達成するために、プリエンファシス機能を有し、分布定数回路として振る舞う伝送線路に論理信号を送出するための出力バッファ回路であって、論理信号に論理値を与える第１の信号を入力して伝送線路を駆動する第１のバッファと、第１の信号と所定の論理関係を有する第２の信号を入力し、第１のバッファと協働して伝送線路を駆動する第２のバッファと、出力バッファ回路への入力信号における論理値の変化を検出する検出手段とを備え、第２のバッファの出力インピーダンスは、伝送線路での信号の減衰量が改善される限度において第１のバッファの出力インピーダンスよりも高く設定されており、検出手段により論理値の変化が所定ビット数の間に検出されない場合、第２のバッファを第１のバッファと協働させて伝送線路を駆動し、エンファシス状態を保持することを特徴とする出力バッファ回路を提供するものである。

以上の構成においては、出力バッファ回路への入力信号を所定タイミングまで保持してから出力する第１のデータラッチと、第１のデータラッチからの出力信号を所定タイミングまで保持してから出力する第２のデータラッチと、を備え、検出手段は、出力バッファ回路への入力信号の論理値と、第１のデータラッチからの出力信号の論理値と、第２のデータラッチからの出力信号の論理値とを比較し、各論理値が同じである場合に変化なしと検出することが好ましい。
これに加えて、第１のデータラッチは、出力バッファ回路への入力信号をクロックの立ち上がりで保持し、次の立ち上がりまで保持してから出力する第１のフリップフロップ回路を有し、第２のデータラッチは、第１のデータラッチからの出力信号をクロックの立ち上がりで保持し、次の立ち上がりまで保持した出力信号及びその反転信号を出力する第２のフリップフロップ回路を有することがより好ましい。
さらに加えて、検出手段は、出力バッファ回路への入力信号の論理値と、第１のデータラッチからの出力信号の論理値と、第２のデータラッチからの出力信号の論理値との排他的論理和を出力するＥＸ−ＯＲ回路と、第１のデータラッチからの出力信号および第２のデータラッチからの出力信号が入力し、ＥＸ−ＯＲ回路の出力値が１であれば第１のデータラッチからの出力信号を、ＥＸ−ＯＲ回路の出力値が０であれば第２のデータラッチからの出力信号を出力するセレクタと、を有することがより好ましい。

上記構成において、セレクタからの出力信号を所定時間遅延させる第１の出力遅延手段と、第１のデータラッチからの出力信号を所定時間遅延させる第２の出力遅延手段と、を備え、第１の出力遅延手段からの出力信号が第１のバッファに入力され、第２の出力遅延手段からの出力信号が第２のバッファに入力されるよう構成されることが好ましい。
これに加えて、出力遅延手段は、バッファ回路であること、又は出力遅延手段は、データラッチ回路であることがより好ましい。

本発明によれば、データ変化がない状態が連続する場合でも消費電力の小さい出力バッファ回路を提供できる。

〔発明の原理〕
本発明は、情報処理装置などにおけるデータ伝送で、伝送線路の減衰量に応じて信号波形を強調するプリエンファシス機能を有する出力バッファ回路において、信号の論理値を与える第１の論理信号を入力して伝送線路を駆動する第１のバッファと、第１の論理信号に対して所定の論理関係を有する第２の論理信号を入力し、第１のバッファと協調して伝送線路を駆動する第２のバッファとを備え、第２のバッファの出力インピーダンスは、伝送線路での信号の減衰量が改善される限度において第１のバッファの出力インピーダンスよりも高く設定され、データ変化がないためにディエンファシス（非強調）状態が連続する場合は、データ変化がないことを検出して、消費電力が大きいディエンファシス状態から消費電力の少ないエンファシス状態にすることで低電力化をはかる。

以下、上記原理に基づく本発明の好適な実施の形態について説明する。

〔第１の実施形態〕
本発明を好適に実施した第１の実施形態について説明する。
図１に、本実施形態にかかる出力バッファ回路の構成を示す。本実施形態にかかる出力バッファ回路は、データ生成部１と出力バッファ２とを有する。出力バッファ２は、カレントビット端子５、反転プリビット端子６、プリ・エンファシス制御端子７、メインバッファ８、プリバッファ９及び出力端子１０を有する。出力バッファ２は、特許文献２に記載の発明のものと同様であるため、これ自体についての詳細な動作の説明や、伝送路及び終端方法についての説明は省略する。データ生成部１は、出力バッファ２へ出力するデータを生成する。

図２に、データ生成部１の構成を示す。データ生成部１は、データラッチ回路１１，１２、ＥＸ−ＯＲ回路１３、データパス用セレクタ１４及びタイミング調整バッファ１５，１６を有する。また、データ生成部１は、データ入力端子（ＤＩＮ）３、クロック入力信号端子（ＣＬＯＣＫ）４、データ出力端子（ＤＯＵＴＡ）１７及びデータ出力端子（ＤＯＵＴＢ）１８の各入出力端子を備えている。なお、以下の説明においてＤＩＮやＣＬＯＣＫなどは、端子そのものだけでなく、その端子に入力又はその端子から出力する信号をも表す。
データラッチ回路１１，１２は、ＣＬＯＣＫの立ち上がりエッジで入力データを保持する一般的なフリップフロップ回路である。ただし、データラッチ回路１２は、保持したデータ出力Ｑの他に、その反転出力ＱＢをも有する。データパス用セレクタ回路１４は、ｓｅｌ＝１の場合は、入力Ｉｎ：１のデータを出力Ｏｕｔへ出力する一般的なセレクタ回路である。
なお、タイミング調整バッファ１５，１６は、出力データＤＯＵＴＡ，ＤＯＵＴＢの遅延及び波形整形のために挿入しているが、バッファによるタイミング調整ではなく、データラッチにして構成しても良い。

出力バッファ回路の動作について説明する。
入力データＤＩＮ（ｄａ）は、データラッチ１１のＣＬＯＣＫの立ち上がりエッジによって取り込まれ、次の立ち上がりまでデータが保持される。このラッチ出力は、Ｄｂであり、保持したデータはバッファ１５を介して出力端子ＤＯＵＴＡから出力する。データラッチ１２は、後段である出力バッファ２のエンファシス用データ生成回路であり、データラッチ１１の出力データＤｂを保持し、出力としてＤｃ及びその反転出力Ｄｅを出力する。ＥＸ−ＯＲ回路１３とデータセレクタ回路１４とは、データの状態を検出する回路を構成しており、この検出結果によりＤＯＵＴＢから出力すべきデータを決定している。例えば、Ｄａ＝Ｄｂ＝Ｄｃ＝０やＤａ＝Ｄｂ＝Ｄｃ＝１の場合（換言すると、同じ論理値が３ビット連続している場合）は、Ｄｄ＝０となり、セレクタ１４の入力データＤｂが選択され、バッファ１６を介して出力端子ＤＯＵＴＢからデータラッチ１１で保持したデータＤｂを出力する。一方、Ｄａ＝Ｄｂ＝Ｄｃ＝０又はＤａ＝Ｄｂ＝Ｄｃ＝１以外の場合は、Ｄｄ＝１となり、データラッチ１２で保持した１ｂｉｔ遅れの反転データがバッファ１６を介して出力端子ＤＯＵＴＢから出力される。
ＤＯＵＴＢから出力された出力信号は、ＴＢを介して出力バッファ２へ入力され、エンファシスを行うか否かがこれに基づいて決定される。

この状態変化（論理）を図３に示す。ただし、図３においては、説明の簡略化のためセレクタ１４の遅延及びバッファ１５，１６の遅延は無視している。図３に示す通り、ＤＯＵＴＡから出力されるのは、データラッチ１１でＤＩＮを１ｂｉｔ保持した後のデータである。ＤＯＵＴＢは、ＤＩＮ，Ｄｂ，Ｄｃのデータ列に従い、ＤＩＮに対して１ｂｉｔ保持したデータか、ＤＩＮに対して２ｂｉｔ保持した反転データかが選ばれたデータである。図２に示したデータ生成部１で作られたデータ出力は、図１の出力バッファ２に接続されており、出力バッファ回路２のＳＯＵＴから最終データを出力する。

本実施形態にかかる出力バッファ回路の出力波形を図４（ａ）に示す。比較のために、従来の出力バッファ回路の出力波形も（ｂ）に合わせて示す。図に示すように、本実施形態にかかる出力バッファ回路は、Ｔ１、Ｔ２、Ｔ３の区間でエンファシス状態を保っている。

出力バッファの回路特性として、
ディエンファシス時の消費電力＞エンファシス時の消費電力
の関係があり、データが０又は１に固定している場合、消費電力が大きくなる。

図５に、エンファシス状態の出力バッファにおける電流の流れを示す。Ｒｐ１は、メインバッファＰチャネルトランジスタオン抵抗、Ｒｐ２は、プリバッファＰチャネルトランジスタオン抵抗、Ｒｎ１は、メインバッファＮチャネルトランジスタオン抵抗、Ｒｎ２は、プリバッファＮチャネルトランジスタオン抵抗、Ｒｔは終端抵抗である。
ここで、Ｒ１＝Ｒｐ１＝Ｒｎ１＝２０Ω、Ｒ２＝Ｒｐ２＝Ｒｎ２＝１００Ω、Ｒｔ＝１００Ωとすると、合成抵抗Ｒ０は、
Ｒ０＝２（Ｒ１Ｒ２／（Ｒ１＋Ｒ２））＋Ｒｔ＝１３３．３Ω
となる。

図６に、ディエンファシス状態の出力バッファにおける電流の流れを示す。
図４と同様に、Ｒ１＝Ｒｐ１＝Ｒｎ１＝２０Ω、Ｒ２＝Ｒｐ２＝Ｒｎ２＝１００Ω、Ｒｔ＝１００Ωとすると、合成抵抗Ｒ０は、
Ｒ０＝（２Ｒ１Ｒ２（Ｒ１＋Ｒ２）＋Ｒｔ（（Ｒ１＋Ｒ２）²））／（（Ｒ１＋Ｒ２＋ＲＴ）²−ＲＴ²）＝５０Ω
となる。

エンファシス時の合成抵抗とディエンファシス時の合成抵抗とを比較すると、エンファシス時の値はディエンファシス時の２．７倍となっており、両者には大きな差が見られる。

本実施形態にかかる出力バッファ回路では、出力データＤＯＵＴＡに“０”又は“１”が連続する場合は、出力データＤＯＵＴＢを消費電力の小さいエンファシス状態に維持する。図４に示す例では、Ｔ１、Ｔ２及びＴ３がエンファシス状態を維持することによって消費電力を低減している区間である。

このような制御を行うことにより、データ固定時の消費電力を削減できる。

〔第２の実施形態〕
本発明を好適に実施した第２の実施形態について説明する。本実施形態にかかる出力バッファ回路は第１の実施形態と同様に、データ生成部と出力バッファとを有する。図７に、本実施形態にかかる出力バッファ回路のデータ生成部２５の構成を示す。データ生成部２５は、第１の実施形態にかかる出力バッファ回路のもの（データ生成部１）とほぼ同様であるが、バッファ１５，１６の代わりにデータラッチ２６，２７を有する。回路の動作については第１の実施形態とほぼ同様であるため、説明は省略する。

本実施形態にかかる出力バッファ回路は、データラッチ１１、１２でラッチした信号を、データラッチ２６、２７で再びラッチするため回路全体のレイテンシは第１の実施形態にかかる出力バッファ回路よりも大きくなるが、遅延余裕が大きくなるためタイミング設計が容易となり、高速化も図れる。

なお、上記各実施形態は本発明の好適な実施の一例であり、本発明はこれらに限定されることはなく様々な変形が可能である。

本発明を好適に実施した第１の実施形態にかかる出力バッファ回路の構成を示す図である。第１の実施形態にかかる出力バッファ回路のデータ生成部の構成を示す図である。出力バッファ回路の各信号の論理値の変化を示す図である。データ生成部の出力信号の波形を示す図である。エンファシス状態の出力バッファにおける電流の流れを示す図である。ディエンファシス状態の出力バッファにおける電流の流れを示す図である。本発明を好適に実施した第２の実施形態にかかる出力バッファ回路のデータ生成部の構成を示す図である。

符号の説明

１データ生成部
２出力バッファ
３シリアルデータ入力端子（ＤＩＮ）
４クロック入力端子（ＣＬＯＣＫ）
５カレントビット端子（ＴＡ）
６反転プレビット端子（ＴＢ）
７プリ・エンファシス制御端子
８メインバッファ
９プレバッファ
１０出力端子（ＳＯＵＴ）
１１、１２、２６、２７データラッチ
１３ＥＸ−ＯＲ
１４セレクタ
１５、１６バッファ
１７出力端子（ＤＯＵＴＡ）
１８出力端子（ＤＯＵＴＢ）

Claims

プリエンファシス機能を有し、分布定数回路として振る舞う伝送線路に論理信号を送出するための出力バッファ回路であって、
論理信号に論理値を与える第１の信号を入力して前記伝送線路を駆動する第１のバッファと、
前記第１の信号と所定の論理関係を有する第２の信号を入力し、前記第１のバッファと協働して前記伝送線路を駆動する第２のバッファと、
前記出力バッファ回路への入力信号における論理値の変化を検出する検出手段とを備え、
前記第２のバッファの出力インピーダンスは、前記伝送線路での信号の減衰量が改善される限度において前記第１のバッファの出力インピーダンスよりも高く設定されており、
前記検出手段により論理値の変化が所定ビット数の間に検出されない場合、前記第２のバッファを前記第１のバッファと協働させて前記伝送線路を駆動し、エンファシス状態を保持することを特徴とする出力バッファ回路。
前記出力バッファ回路への入力信号を所定タイミングまで保持してから出力する第１のデータラッチと、
前記第１のデータラッチからの出力信号を所定タイミングまで保持してから出力する第２のデータラッチと、を備え、
前記検出手段は、前記出力バッファ回路への入力信号の論理値と、第１のデータラッチからの出力信号の論理値と、第２のデータラッチからの出力信号の論理値とを比較し、各論理値が同じである場合に変化なしと検出することを特徴とする請求項１記載の出力バッファ回路。
前記第１のデータラッチは、前記出力バッファ回路への入力信号をクロックの立ち上がりで保持し、次の立ち上がりまで保持してから出力する第１のフリップフロップ回路を有し、
前記第２のデータラッチは、前記第１のデータラッチからの出力信号をクロックの立ち上がりで保持し、次の立ち上がりまで保持した出力信号及びその反転信号を出力する第２のフリップフロップ回路を有することを特徴とする請求項２記載の出力バッファ回路。
前記検出手段は、
前記出力バッファ回路への入力信号の論理値と、第１のデータラッチからの出力信号の論理値と、第２のデータラッチからの出力信号の論理値との排他的論理和を出力するＥＸ−ＯＲ回路と、
前記第１のデータラッチからの出力信号および前記第２のデータラッチからの出力信号が入力し、前記ＥＸ−ＯＲ回路の出力値が１であれば前記第１のデータラッチからの出力信号を、前記ＥＸ−ＯＲ回路の出力値が０であれば前記第２のデータラッチからの出力信号を出力するセレクタと、を有することを特徴とする請求項３記載の出力バッファ回路。
前記セレクタからの出力信号を所定時間遅延させる第１の出力遅延手段と、
前記第１のデータラッチからの出力信号を所定時間遅延させる第２の出力遅延手段と、を備え、
前記第１の出力遅延手段からの出力信号が前記第１のバッファに入力され、前記第２の出力遅延手段からの出力信号が前記第２のバッファに入力されるよう構成されたことを特徴とする請求項４記載の出力バッファ回路。
前記出力遅延手段は、バッファ回路であることを特徴とする請求項５記載の出力バッファ回路。
前記出力遅延手段は、データラッチ回路であることを特徴とする請求項５記載の出力バッファ回路。