KR20200059888A - 반도체 장치, 반도체 칩 및 반도체 기판의 반도체 기판의 소잉 방법 - Google Patents

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Abstract

반도체 장치는 반도체 기판, 복수개의 반도체 칩들, 적어도 하나의 도전 구조물 및 필렛을 포함할 수 있다. 상기 반도체 기판은 스크라이브 레인을 가질 수 있다. 상기 반도체 칩들은 상기 반도체 기판의 상부면에 형성될 수 있다. 상기 도전 구조물은 상기 스크라이브 레인의 상부면에 배치될 수 있다. 상기 필렛은 상기 도전 구조물의 적어도 하나의 측면에 배치되어, 상기 스크라이브 레인을 따라 전파되는 절단선을 상기 도전 구조물의 중앙부로 유도할 수 있다. 따라서, 절단선이 필렛에 의해서 도전 구조물의 중앙부를 따라 전파되어, 도전 구조물이 어느 한 반도체 칩으로만 뜯겨지는 현상이 방지될 수 있다.

Description

반도체 장치, 반도체 칩 및 반도체 기판의 반도체 기판의 소잉 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR CHIP AND METHOD OF SAWING A SEMICONDUCTOR SUBSTRATE}
본 발명은 반도체 장치, 반도체 칩 및 반도체 기판의 소잉 방법에 관한 것이다. 보다 구체적으로, 본 발명은 테스트 엘리먼트 그룹 및 정렬키를 갖는 반도체 장치, 이러한 반도체 장치로부터 형성된 반도체 칩, 및 이러한 반도체 장치의 기판을 소잉하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 형성된 복수개의 반도체 칩들은 스크라이브 레인으로 구획될 수 있다. 스크라이브 레인에는 테스트 엘리먼트 그룹(Test Element Group : TEG), 정렬키 등과 같은 도전 구조물이 배치될 수 있다.
관련 기술들에 따르면, 반도체 기판을 절단하기 위해서 레이저를 스크라이브 레인으로 조사하여, 스크라이브 레인과 도전 구조물에 절단선을 형성할 수 있다. 절단선이 도전 구조물의 중앙부가 아닌 도전 구조물의 측면을 따라 진행될 수 있다.
이러한 경우, 스크라이브 레인의 양측에 배치된 반도체 칩들 중에서 어느 하나는 도전 구조물을 그대로 포함할 수 있다. 반도체 칩의 측면으로부터 돌출된 도전 구조물은 후속 공정들에서 쇼트, 전류 누설 등의 문제를 야기할 수 있다.
반면에, 다른 하나의 반도체 칩은 도전 구조물이 위치하고 있던 홈을 가질 수 있다. 이러한 홈은 반도체 칩 내부로의 크랙 시드(crack seed)로 작용할 수 있다. 또한, 홈은 후속 몰딩 공정에서 보이드로 작용할 수도 있다.
본 발명은 스크라이브 레인 상에 배치된 도전 구조물의 중앙부를 따라 절단선이 형성될 수 있는 반도체 장치를 제공한다.
또한, 본 발명은 상기된 반도체 장치의 기판을 소잉하여 형성된 반도체 칩도 제공한다.
아울러, 본 발명은 상기된 반도체 기판을 소잉하는 방법도 제공한다.
본 발명의 일 견지에 따른 반도체 장치는 반도체 기판, 복수개의 반도체 칩들, 적어도 하나의 도전 구조물 및 필렛을 포함할 수 있다. 상기 반도체 기판은 스크라이브 레인을 가질 수 있다. 상기 반도체 칩들은 상기 반도체 기판의 상부면에 형성될 수 있다. 상기 도전 구조물은 상기 스크라이브 레인의 상부면에 배치될 수 있다. 상기 필렛은 상기 도전 구조물의 적어도 하나의 측면에 배치되어, 상기 스크라이브 레인을 따라 전파되는 절단선을 상기 도전 구조물의 중앙부로 유도할 수 있다.
본 발명의 다른 견지에 따른 반도체 칩은 내부 회로, 적어도 하나의 도전 구조물 및 필렛을 포함할 수 있다. 상기 도전 구조물은 상기 내부 회로의 측부에 위치할 수 있다. 상기 필렛은 상기 도전 구조물의 적어도 하나의 측면에 배치될 수 있다.
본 발명의 또 다른 견지에 따른 반도체 기판의 소잉 방법에 따르면, 반도체 칩들이 형성된 반도체 기판의 스크라이브 레인 상에 배치된 적어도 하나의 도전 구조물의 적어도 하나의 측면에 필렛(fillet)을 형성할 수 있다. 상기 스크라이브 레인으로 레이저를 조사하여, 상기 스크라이브 레인, 상기 필렛 및 상기 도전 구조물의 중앙부들을 따라 절단선을 형성할 수 있다.
상기된 본 발명에 따르면, 도전 구조물의 측면에 필렛이 배치됨으로써, 절단선이 필렛에 의해서 도전 구조물의 중앙부를 따라 전파될 수 있다. 따라서, 도전 구조물이 어느 한 반도체 칩으로만 뜯겨지는 현상이 방지될 수 있다. 결과적으로, 스크라이브 레인 양측의 반도체 칩들에서 크랙, 쇼트, 전류 누설 등의 문제가 발생되는 것이 방지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 2는 도 1의 II-II'선을 따라 나타낸 단면도이다.
도 3은 도 1의 III-III'선을 따라 나타낸 단면도이다.
도 4는 도 2의 IV 부위를 확대해서 나타낸 단면도이다.
도 5는 도 1에 도시된 TEG와 필렛을 확대해서 나타낸 사시도이다.
도 6은 도 1의 VI-VI'선을 따라 나타낸 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 8은 도 7의 VIII-VIII'선을 따라 나타낸 단면도이다.
도 9는 도 7의 XI-XI'선을 따라 나타낸 단면도이다.
도 10은 도 7에 도시된 TEG와 필렛을 확대해서 나타낸 사시도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 13 내지 도 16은 본 발명의 또 다른 실시예에 따라 반도체 기판을 소잉하는 방법을 순차적으로 나타낸 단면도들이다.
도 17 내지 도 20은 본 발명의 또 다른 실시예에 따라 반도체 기판을 소잉하는 방법을 순차적으로 나타낸 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
반도체 장치
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이고, 도 2는 도 1의 II-II'선을 따라 나타낸 단면도이며, 도 3은 도 1의 III-III'선을 따라 나타낸 단면도이고, 도 4는 도 2의 IV 부위를 확대해서 나타낸 단면도이며, 도 5는 도 1에 도시된 TEG와 필렛을 확대해서 나타낸 사시도이고, 도 6은 도 1의 VI-VI'선을 따라 나타낸 단면도이다.
도 1 내지 도 6을 참조하면, 본 실시예에 따른 반도체 장치는 반도체 기판(110), 복수개의 반도체 칩(120)들, 도전 구조물 및 필렛(140)을 포함할 수 있다.
반도체 칩(120)들은 반도체 기판(110)의 상부면에 배치될 수 있다. 반도체 칩(120)들은 반도체 기판(110)의 스크라이브 레인(112)들에 의해 구획될 수 있다. 본 실시예에서, 스크라이브 레인(112)은 십자형 구조를 가질 수 있다.
도전 구조물은 스크라이브 레인(112)의 상부면에 배치될 수 있다. 본 실시예에서, 도전 구조물은 복수개의 TEG(130)들 및 정렬키(150)를 포함할 수 있다. TEG(130)들은 반도체 칩(120)들을 테스트하는데 사용될 수 있다. 정렬키(150)는 반도체 기판(120)을 정렬시키는데 사용될 수 있다.
TEG(130)들 각각은 테스트 패드(132) 및 테스트 라인(134)을 포함할 수 있다. 테스트 패드(132)는 스크라이브 레인(112)의 상부면에 배치될 수 있다. 테스트 패드(132)는 대략 직육면체 형상을 가질 수 있다. 따라서, 테스트 패드(132)의 4개의 측면들은 스크라이브 레인(112)과 실질적으로 직교를 이룰 수 있다. 테스트 라인(134)은 테스트 패드(132)를 반도체 칩(120)에 전기적으로 연결시킬 수 있다. 구체적으로, 테스트 라인(134)은 테스트 패드(132)의 하부면으로부터 연장되어 반도체 칩(120)의 내부 회로(122)에 연결될 수 있다.
필렛(140)은 TEG(130)들 각각의 측면들 중 적어도 어느 하나의 측면에 배치될 수 있다. 본 실시예에서, 필렛(140)은 테스트 패드(132)의 4 측면들에 배치될 수 있다. 필렛(140)은 절연 물질을 포함할 수 있다. 필렛(140)은 스크라이브 레인(112)의 상부면에 형성된 수용홈(114) 내에 배치될 수 있다. 수용홈(114)은 스크라이브 레인(112)을 따라 형성될 수 있다. 따라서, 수용홈(114)은 테스트 패드(132)의 4 측면들 모두를 노출시키기 위해서 테스트 패드(132)의 폭보다 넓은 폭을 가질 수 있다. 여기서, 테스트 패드(132)의 폭은 스크라이브 레인(132)의 길이 방향과 실질적으로 직교하는 방향을 따라 측정된 길이일 수 있다.
필렛(140)은 스크라이브 레인(112)의 상부면과 접하는 하부면(142), 하부면(142)으로부터 위로 연장되어 테스트 패드(132)의 측면과 접하는 측면(144), 및 측면(144)과 하부면(142)을 연결하는 경사진 상부면(146)을 가질 수 있다. 즉, 필렛(140)은 대략 직각 삼각형의 형상을 가질 수 있다. 필렛(140)의 측면(144)은 테스트 패드(132)의 측면의 높이보다 낮거나 또는 실질적으로 동일할 수 있다.
필렛(140)의 경사진 상부면(146)에 의해서 스크라이브 레인(112)과 테스트 패드(132) 사이의 연결 구조가 수직 구조에서 완만한 경사 구조로 전환될 수 있다. 따라서, 레이저를 이용해서 스크라이브 레인(112)을 소잉하는 공정에서, 스크라이브 레인(112)의 길이 방향을 따라 전파되던 절단선(CL)은 필렛(140)의 경사진 상부면(146)을 따라 테스트 패드(132)로 전달될 수 있다. 즉, 절단선(CL)은 테스트 패드(132)의 중앙부를 따라 전파될 수 있다. 결과적으로, 테스트 패드(132)는 절반으로 분리되어, 스크라이브 레인(112) 양측에 위치한 반도체 칩(120)들 각각에 실질적으로 동일한 크기를 갖는 절반의 테스트 패드(132)가 포함될 수 있다.
또한, 필렛(140)은 정렬키(150) 각각의 측면들 중 적어도 어느 하나의 측면에 배치될 수 있다. 본 실시예에서, 필렛(140)은 정렬키(150)의 4 측면들에 배치될 수 있다. 따라서, 스크라이브 레인(112)의 폭보다 넓은 폭을 갖는 수용홈(114)은 정렬키(150)의 4 측면들 모두를 노출시킬 수 있다. 필렛(140)은 정렬키(150)를 둘러싸는 수용홈(114) 내에 배치될 수 있다.
정렬키(150)에 배치된 필렛(140)은 TEG(130)에 배치된 필렛(140)의 구조와 실질적으로 동일한 구조 및 기능을 가질 수 있다. 따라서, 정렬키(150)에 배치된 필렛(140)의 구조 및 기능에 대한 반복 설명은 생략할 수 있다.
필렛(140)의 경사진 상부면(146)에 의해서 스크라이브 레인(112)과 정렬키(150) 사이의 연결 구조가 수직 구조에서 완만한 경사 구조로 전환될 수 있다. 따라서, 레이저를 이용해서 스크라이브 레인(112)을 소잉하는 공정에서, 스크라이브 레인(112)의 길이 방향을 따라 전파되던 절단선(CL)은 필렛(140)의 경사진 상부면(146)을 따라 정렬키(150)로 전달될 수 있다. 즉, 절단선(CL)은 정렬키(150)의 중앙부를 따라 전파될 수 있다. 결과적으로, 정렬키(150)는 절반으로 분리되어, 스크라이브 레인(112) 양측에 위치한 반도체 칩(120)들 각각에 실질적으로 동일한 크기를 갖는 절반의 정렬키(150)가 포함될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치를 나타낸 평면도이고, 도 8은 도 7의 VIII-VIII'선을 따라 나타낸 단면도이며, 도 9는 도 7의 XI-XI'선을 따라 나타낸 단면도이고, 도 10은 도 7에 도시된 TEG와 필렛을 확대해서 나타낸 사시도이다.
본 실시예에 따른 반도체 장치는 TEG를 제외하고는 도 1에 도시된 반도체 장치의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 7 내지 도 10을 참조하면, 본 실시예의 TEG(136)는 반도체 칩(120)들에 직접적으로 연결될 수 있다. 구체적으로, TEG(136)의 테스트 패드는 반도체 칩(120)의 내부 회로(122)에 전기적으로 연결된 양측면들을 가질 수 있다. TEG(136)의 양측면들은 스크라이브 레인(112)의 양측에 위치한 반도체 칩(120)들을 향할 수 있다. 따라서, TEG(136)의 양측면과 반도체 칩(120)들 사이에는 전기적 연결 구조가 배치되므로, 수용홈(114a)을 TEG(136)의 양측면들과 반도체 칩(120)들 사이에 있는 스크라이브 레인(112) 부분에 형성할 수는 없을 것이다. 결과적으로, 수용홈(114a)은 스크라이브 레인(112)의 길이 방향, 즉 절단선(CL) 방향만을 따라 형성되어, 절단선(CL) 상에 위치한 TEG(136)의 양측면들만을 노출시킬 수 있다.
이에 따라, 필렛(140)은 수용홈(114a) 내에 배치되므로, 필렛(140)은 절단선(CL) 상에 위치한 TEG(136)의 양측면에만 배치될 수 있다. 비록 필렛(140)이 절단선(CL) 상에 위치한 TEG(136)의 양측면에만 배치되어도, 스크라이브 레인(112)을 따라 전파되는 절단선(CL)은 TEG(136)의 중앙부를 따라 진행될 수 있다.
반도체 칩
도 11은 본 발명의 다른 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 11을 참조하면, 본 실시예의 반도체 칩(120)은 도 1에 도시된 반도체 기판(110)을 스크라이브 레인(112)을 따라 소잉하여 형성될 수 있다. 따라서, 반도체 칩(120)은 내부 회로(122), TEG(130), 필렛(140) 및 정렬키(150)를 포함할 수 있다.
반도체 기판(110)의 소잉에 의해서 TEG(130), 필렛(140) 및 정렬키(150)는 절반으로 절단되었으므로, 반도체 칩(120)에 포함된 TEG(130), 필렛(140) 및 정렬키(150) 각각은 도 1에 도시된 TEG(130), 필렛(140) 및 정렬키(150) 각각의 절반 형상을 가질 수 있다. 반면에, 내부 회로(122)를 향하는 TEG(130)의 내측면에 배치된 필렛(140)은 절단되지 않으므로, 내부 회로(122)를 향하는 TEG(130)의 내측면에 배치된 필렛(140)은 도 1에 도시된 필렛(140)과 실질적으로 동일한 형상을 가질 수 있다. 즉, 필렛(140)은 TEG(130)의 외측면을 제외한 나머지 3개의 측면들에 배치될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 12를 참조하면, 본 실시예의 반도체 칩(120a)은 도 7에 도시된 반도체 기판(110)을 스크라이브 레인(112)을 따라 소잉하여 형성될 수 있다. 따라서, 반도체 칩(120a)은 내부 회로(122), TEG(136), 필렛(140) 및 정렬키(150)를 포함할 수 있다.
반도체 기판(110)의 소잉에 의해서 TEG(136), 필렛(140) 및 정렬키(150)는 절반으로 절단되었으므로, 반도체 칩(120a)에 포함된 TEG(136), 필렛(140) 및 정렬키(150) 각각은 도 7에 도시된 TEG(136), 필렛(140) 및 정렬키(150) 각각의 절반 형상을 가질 수 있다. 즉, 필렛(140)은 절단선(CL) 상에 위치한 TEG(136)의 두 측면들에 배치될 수 있다.
반도체 기판의 소잉 방법
도 13 내지 도 16은 본 발명의 또 다른 실시예에 따라 반도체 기판을 소잉하는 방법을 순차적으로 나타낸 단면도들이다. 본 실시예의 소잉 방법은 도 1에 도시된 반도체 기판(110)에 적용될 수 있다.
도 13을 참조하면, 다이 어태치 필름(160)을 반도체 기판(110)의 상부면에 부착할 수 있다.
도 14를 참조하면, 레이저 조사기(170)를 반도체 기판(110)의 하부에 배치시킬 수 있다. 레이저 조사기(170)는 스크라이브 레인(112)의 하부면으로 레이저를 조사할 수 있다.
도 15를 참조하면, 레이저의 조사에 의해서 스크라이브 레인(112)에 절단선(CL)이 형성될 수 있다. 절단선(CL)은 스크라이브 레인(112)을 따라 전파될 수 있다.
전술한 바와 같이, 필렛(140)은 스크라이브 레인(112)과 TEG(130) 사이에 완만한 경사 구조를 부여하므로, 절단선(CL)은 필렛(140)의 중앙부를 통해서 TEG(130)의 중앙부를 따라 진행될 수 있다. 도시하지는 않았지만, 절단선(CL)은 필렛(140)에 의해서 정렬키(150)의 중앙부를 따라 진행될 수 있다.
이에 따라, TEG(130)와 정렬키(150)는 거의 정확하게 절반으로 분리될 수 있다. 결과적으로, 스크라이브 레인(112)의 양측에 배치된 반도체 칩(120)들은 실질적으로 동일한 크기를 갖는 절반의 TEG(130)와 정렬키(150)를 포함할 수가 있게 된다.
도 16을 참조하면, 반도체 기판(110)의 하부면을 그라인딩 공정을 통해서 부분적으로 제거하여, 반도체 기판(110)의 두께를 줄일 수 있다. 이러한 그라인딩 공정에 의해서 절단선(CL)의 전파가 촉진되어, 반도체 칩(120)들은 스크라이브 레인(112)을 따라 완전히 분리될 수 있다.
다이 어태치 필름(160)을 제거하면, 도 11에 도시된 반도체 칩(120)이 완성될 수 있다.
도 17 내지 도 20은 본 발명의 또 다른 실시예에 따라 반도체 기판을 소잉하는 방법을 순차적으로 나타낸 단면도들이다.
도 17을 참조하면, 다이 어태치 필름(160)을 반도체 기판(110)의 상부면에 부착할 수 있다.
도 18을 참조하면, 반도체 기판(110)의 하부면을 그라인딩 공정을 통해서 부분적으로 제거하여, 반도체 기판(110)의 두께를 줄일 수 있다.
도 19를 참조하면, 레이저 조사기(170)를 반도체 기판(110)의 하부에 배치시킬 수 있다. 레이저 조사기(170)는 스크라이브 레인(112)의 하부면으로 레이저를 조사할 수 있다.
도 20을 참조하면, 레이저의 조사에 의해서 스크라이브 레인(112)에 절단선(CL)이 형성될 수 있다. 절단선(CL)은 스크라이브 레인(112)을 따라 전파될 수 있다.
전술한 바와 같이, 필렛(140)은 스크라이브 레인(112)과 TEG(130) 사이에 완만한 경사 구조를 부여하므로, 절단선(CL)은 필렛(140)의 중앙부를 통해서 TEG(130)의 중앙부를 따라 진행될 수 있다. 도시하지는 않았지만, 절단선(CL)은 필렛(140)에 의해서 정렬키(150)의 중앙부를 따라 진행될 수 있다.
이에 따라, TEG(130)와 정렬키(150)는 거의 정확하게 절반으로 분리될 수 있다. 결과적으로, 스크라이브 레인(112)의 양측에 배치된 반도체 칩(120)들은 실질적으로 동일한 크기를 갖는 절반의 TEG(130)와 정렬키(150)를 포함할 수가 있게 된다.
다이 어태치 필름(160)을 제거하면, 도 12에 도시된 반도체 칩(120a)이 완성될 수 있다.
상기된 본 실시예들에 따르면, 도전 구조물의 측면에 필렛이 배치됨으로써, 절단선이 필렛에 의해서 도전 구조물의 중앙부를 따라 전파될 수 있다. 따라서, 도전 구조물이 어느 한 반도체 칩으로만 뜯겨지는 현상이 방지될 수 있다. 결과적으로, 스크라이브 레인 양측의 반도체 칩들에서 크랙, 쇼트, 전류 누설 등의 문제가 발생되는 것이 방지될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 반도체 기판 112 ; 스크라이브 레인
120 ; 반도체 칩 130 ; TEG
132 ; 테스트 패드 134 ; 테스트 라인
140 ; 필렛 142 ; 하부면
144 ; 측면 146 ; 상부면
150 ; 정렬키 114 ; 수용홈
160 ; 다이 어태치 필름 170 ; 레이저 조사기

Claims (20)

  1. 스크라이브 레인을 갖는 반도체 기판;
    상기 반도체 기판의 상부면에 형성된 복수개의 반도체 칩들;
    상기 스크라이브 레인의 상부면에 배치된 적어도 하나의 도전 구조물; 및
    상기 도전 구조물의 적어도 하나의 측면에 배치되어, 상기 스크라이브 레인을 따라 전파되는 절단선을 상기 도전 구조물의 중앙부로 유도하는 필렛(fillet)을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 필렛은 상기 절단선 상에 위치한 상기 도전 구조물의 측면에 배치된 반도체 장치.
  3. 제 1 항에 있어서, 상기 필렛은
    상기 스크라이브 레인의 상부면에 접촉된 하부면;
    상기 하부면으로부터 연장되어 상기 도전 구조물의 측면에 접촉된 측면; 및
    상기 하부면과 상기 측면 사이를 연결하는 경사진 상부면을 포함하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 스크레이브 레인의 상부면에 상기 필렛을 수용하는 수용홈이 형성된 반도체 장치.
  5. 제 1 항에 있어서, 상기 도전 구조물은 상기 반도체 칩들을 테스트하기 위한 테스트 엘리먼트 그룹(Test Element Group : TEG)을 포함하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 TEG는 상기 반도체 칩들에 전기적으로 연결된 측면을 갖는 테스트 패드를 포함하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 필렛은 상기 절단선 상에 위치하는 상기 테스트 패드의 양측면들에 배치된 반도체 장치.
  8. 제 5 항에 있어서, 상기 TEG는
    테스트 패드; 및
    상기 테스트 패드의 하부면으로부터 연장되어 상기 반도체 칩에 연결된 테스트 라인을 포함하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 필렛은 상기 테스트 패드의 모든 측면들에 배치된 반도체 장치.
  10. 제 1 항에 있어서, 상기 도전 구조물은 상기 반도체 기판을 정렬하기 위한 정렬키를 포함하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 필렛은 상기 정렬키의 모든 측면들에 배치된 반도체 장치.
  12. 내부 회로;
    상기 내부 회로의 측부에 위치한 적어도 하나의 도전 구조물; 및
    상기 도전 구조물의 적어도 하나의 측면에 배치된 필렛(fillet)을 포함하는 반도체 칩.
  13. 제 12 항에 있어서, 상기 내부 회로와 상기 도전 구조물 사이에 형성되어 상기 필렛을 수용하는 수용홈을 더 포함하는 반도체 칩.
  14. 제 12 항에 있어서, 상기 도전 구조물은 상기 반도체 칩들을 테스트하기 위한 테스트 엘리먼트 그룹(Test Element Group : TEG)의 일부를 포함하는 반도체 칩.
  15. 제 14 항에 있어서, 상기 TEG는 상기 내부 회로에 전기적으로 연결된 측면을 갖는 테스트 패드를 포함하고, 상기 필렛은 상기 내부 회로에 전기적으로 연결된 상기 측면을 제외한 상기 테스트 패드의 대향하는 양측면들에 배치된 반도체 칩.
  16. 제 14 항에 있어서, 상기 TEG는
    테스트 패드; 및
    상기 테스트 패드의 하부면으로부터 연장되어 상기 내부 회로에 연결된 테스트 라인을 포함하고,
    상기 필렛은 상기 테스트 패드의 외측면을 제외한 상기 테스트 패드의 나머지 측면들에 배치된 반도체 칩.
  17. 제 12 항에 있어서, 상기 도전 구조물은 정렬키의 일부를 포함하고, 상기 필렛은 상기 정렬키의 외측면을 제외한 상기 정렬키의 나머지 측면들에 배치된 반도체 칩.
  18. 반도체 칩들이 형성된 반도체 기판의 스크라이브 레인 상에 배치된 적어도 하나의 도전 구조물의 적어도 하나의 측면에 필렛(fillet)을 형성하고; 그리고
    상기 스크라이브 레인으로 레이저를 조사하여, 상기 스크라이브 레인, 상기 필렛 및 상기 도전 구조물의 중앙부들을 따라 절단선을 형성하는 것을 포함하는 반도체 기판의 소잉 방법.
  19. 제 18 항에 있어서, 상기 스크라이브 레인으로 상기 레이저를 조사하기 전에, 상기 반도체 기판의 하부면을 부분적으로 제거하는 것을 더 포함하는 반도체 기판의 소잉 방법.
  20. 제 18 항에 있어서, 상기 스크라이브 레인으로 상기 레이저를 조사한 이후, 상기 반도체 기판의 하부면을 부분적으로 제거하는 것을 더 포함하는 반도체 기판의 소잉 방법.
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