JP2007335459A - 半導体ウエハ、半導体装置、及び半導体装置の製造方法 - Google Patents

Abstract

【課題】複数のアライメントマーク又は検査マークを従来よりも密に配列することができる導体ウエハ、半導体装置、及び半導体装置の製造方法を提供すること。
【解決手段】シリコン（半導体）基板１０のチップCの空き領域E又はスクライブ領域Sに、四隅がチップCの一辺に対して斜めに切除された複数の領域定義枠（仮想枠）１３を設定する工程と、領域定義枠１３に収まるアライメントマーク１２をシリコン基板１０に複数形成する工程とを有する半導体装置の製造方法による。
【選択図】図９

Description

本発明は、半導体ウエハ、半導体装置、及び半導体装置の製造方法に関する。

LSI等の半導体装置の製造工程では、露光工程が何度も行われ、それにより多層のデバイスパターンよりなる半導体装置が製造される。

その露光工程では、ステッパ等の露光装置と半導体基板との位置合わせを行うためのアライメントマークや、露光により得られたレジストパターンと半導体基板との位置ずれを検査するための検査マークを半導体基板に形成することが必要である。

図１は、半導体基板１に形成された従来例に係る検査マーク２の平面図である。

検査マーク２が他のパターン（例えばデバイスパターン）に近接すると、回路が正常に動作しない等の不都合が発生する。そこで、通常は、検査マーク２を周囲のパターンから隔離するための領域定義枠３が設計段階において設けられ、検査マーク２はその領域定義枠３の内部に配される。つまり、領域定義枠３の内部の領域は、検査マークと他のパターンとの緩衝領域として機能する。

図１に示されるように、従来例に係る領域定義枠３は、一辺の長さがLの正方形である。

一方、図２は、従来例に係るアライメントマーク６の平面図である。

図２に示されるように、アライメントマーク６に対しても、上記と同じ理由によって領域定義枠７が付与される。そして、この例では、領域定義枠７は長辺の長さがLで短辺の長さが０．５Lの長方形である。

ここで、上記の検査マーク２やアライメントマーク６を半導体基板１にそれぞれ一つのみ形成するのは稀で、通常は、半導体ウエハのローテーション（回転）や膨張を測定する等の目的により、検査マーク２やアライメントマーク６を連続して複数形成する。

この場合、複数形成されたマークの延在方向としては、Y方向、X方向、及び斜め方向等がある。

例えば、図３の例では、二つの検査マーク２がY方向に延在するように連続して形成されている。

また、図４の例では、四つのアライメントマーク６がX方向に延在するように連続して形成されている。

ところで、これらのマーク２、６は、デバイスパターン等との干渉を防ぐため、半導体基板１に形成されるチップの空き領域や、チップ間のスクライブ領域に形成される。その空き領域やスクライブ領域は、近年の半導体装置の高集積化や複雑化により減少傾向にあるので、複数のマーク２、６をこれらの狭い領域に密に収める必要が生じる。

しかしながら、マーク２、６の領域定義枠３、７が上記のように矩形であると、狭い領域にマーク２、６を密に収めるのが困難となる。

図５及び図６は、この問題を説明するための平面図である。

図５（ａ）は、従来例に係るアライメントマーク６を斜め方向に三つ配置した場合の平面図である。この場合、アライメントマーク６のY方向の配置ピッチ（配置の周期）は、領域定義枠７のY方向の長さである０．５Lに制限されるため、三つのアライメントマーク６のY方向の全長を１．５L（＝３×０．５L）よりも短くすることができない。

これと同様の不都合が図５（ｂ）の配列でも起きる。同図の例では、三つのアライメントマーク６がY方向に直線状に配列されるが、この場合でも三つのアライメントマーク６のY方向の全長は１．５Lに制限される。

また、図６（ａ）のように三つのアライメントマーク６を斜めに並べる場合では、これらのアライメントマーク６のX方向の全長を３L（=３×L）よりも短くすることができない。

同様に、図６（ｂ）のように三つのアライメントマーク６をX方向に直線状に配列する場合でも、三つのアライメントマーク６のX方向の全長は３Lに制限される。

このように、領域定義枠７を矩形とする従来例では、アライメントマーク６を連続的に配列しようとする場合に、複数のアライメントマーク６の全長に制限が与えられてしまうので、各アライメントマーク６を密に配置することができず、近年の半導体装置の高集積化や複雑化に対応するのが難しくなる。

なお、上記ではアライメントマーク６の問題について説明したが、これと同じ問題が検査マーク２についても発生する。

また、本発明に関連する技術が次の特許文献１〜４に開示されている。
特開２００５−２７７３３７号公報 特開２００４−１３４４７３号公報 特開平２−２２９４１９号公報 特開昭６２−１１２３２５号公報

本発明の目的は、複数のアライメントマーク又は検査マークを従来よりも密に配列することができる導体ウエハ、半導体装置、及び半導体装置の製造方法を提供することにある。

本発明の一観点によれば、複数のチップが形成された半導体基板と、前記チップ内の空き領域、又は前記半導体基板のスクライブ領域に千鳥状に複数形成されたマークとを有する半導体ウエハが提供される。

また、本発明の別の観点によれば、半導体基板と、前記半導体基板の空き領域に千鳥状に複数形成されたマークとを有する半導体装置が提供される。

そして、本発明の更に別の観点によれば、半導体基板のチップ内の空き領域、又は該半導体基板のスクライブ領域に、四隅が前記チップの一辺に対して斜めに切除された複数の仮想枠を設定する工程と、前記仮想枠に収まるマークを前記半導体基板に複数形成する工程とを有する半導体装置の製造方法が提供される。

次に、本発明の作用について説明する。

本発明では、内部にマークが配される仮想枠の四隅を切除するので、マーク同士が重なるのを防ぎながらマークを千鳥状に複数形成することが可能となり、マークの配置密度が従来よりも高められ、近年求められている半導体装置の高集積化や複雑化に対応することが可能となる。

本発明によれば、内部にマークが配される仮想枠の四隅を切除するため、従来よりも高い密度でマークを配することができ、半導体装置の高集積化や複雑化に寄与することができる。

次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。

（１）第１実施形態
本実施形態では、露光工程で得られたレジストパターンと半導体基板との位置ずれを検査するための検査マークについて説明する。

図７は、本実施形態に係るシリコン（半導体）ウエハWの拡大平面図である。

そのシリコンウエハWは半導体基板１に複数のチップCを画定してなり、各チップCは、配線等のデバイスパターンが形成されない空き領域Eを有する。更に、各チップCの間にはスクライブ領域Sが形成される。

各領域E、Sには、次の第１〜第４例のようなアライメントマークが配される。

第１例
図８（ａ）は第１例に係る検査マークの平面図であり、図８（ｂ）は図８（ａ）のI−I線に沿う断面図である。

図８（ａ）に示されるように、検査マーク１２は、他のダミーパターン１４と共に、スクライブ領域Sに複数形成される。

そして、本実施形態では、四隅がチップCの一辺に対して斜めに切除された領域定義枠（仮想枠）１３を半導体基板１０に設定し、この領域定義枠１３内に収まるようにアライメントマーク１２を形成する。このように四隅が切除された領域定義枠１３を採用することで、マーク１２同士が重なるのを防ぎながら、連続した複数の検査マーク１２を千鳥状に配置することができ、各マーク１２の配置を密にすることができる。

アライメントマーク１２の断面構造は特に限定されない。但し、本実施形態では、図８（ｂ）に示されるように、シリコン基板１０上の酸化シリコン膜１１を形成し、その酸化シリコン膜１１に形成されたアルミニウム膜等の導電膜をパターニングして検査マーク１２を形成する。

図９（ａ）、（ｂ）は、本例において検査マーク１２の配列が密にできることを定性的に説明するための平面図である。

本例では、図９（ａ）に示すような寸法の領域定義枠１３を採用する。このような領域定義枠１３は、図１に示した従来例に係る領域定義枠３の四隅から距離が｛（１−√２）／２｝Lの部分を切除したものに相当する。

図９（ｂ）に示すように、この領域定義枠１３を採用して四つの検査マーク１２を千鳥状に配列すると、X方向の全長を｛（１＋３√２）／２｝Lに抑えることができる。これは、図１の領域定義枠３を採用した場合の全長（４L）よりも短く、本例において検査マーク１２が実際に従来よりも密になることが分かる。

図１０は、比較例に係る検査マークの配置方法を示す平面図である。

この比較例は、従来例に係る図１の検査マーク２をX方向に直線状に６つ配置しようとしたものである。しかしながら、この配置方法では、各マーク２のX方向の全長が図８（ａ）の本例よりも長くなってしまうため、右側の二つのマーク２が他のダミーパターン１４に重複してしまう。よって、この配置方法においては、スクライブ領域Sに四つの検査マーク２しか配列することができず、六つ配列できる本例（図８（ａ）参照）よりも検査マークの個数が減ってしまう。

第２例
図１１（ａ）は第２例に係る検査マークの平面図であり、図１１（ｂ）は図１１（ａ）のII−II線に沿う断面図である。

本例が第１例と異なる点は、図１１（ａ）に示されるように、アルミニウム膜等の導電膜１８の溝により検査マーク１２を構成した点である。この場合、領域定義枠１３は、導電膜１８の輪郭で構成されることになる。

また、図１１（ｂ）に示すように、検査マーク１２が形成される導電膜１８は、他のダミーパターン１４と同時に形成される。

このように導電膜１８の溝で構成される検査マーク１２を用いる場合でも、領域定義枠１３となる導電膜１８の輪郭の四隅を切除することで、第１例と同じ理由により検査マーク１２を密に配列することが可能となる。

第３例
図１２は、第３例に係る検査マークの平面図（その１）である。

本例が第１例と異なる点は領域定義枠１３の形状のみであり、検査マーク１２自体は第１例と同じである。また、本例ではチップの空き領域Eに検査マーク１２を配するが、第１例のようにスクライブ領域Sに検査マーク１２を配してもよい。

その検査マーク１２は、アルミニウム膜等の導電膜をパターニングすることにより、配線１５と同時に形成される。

本例では、従来例に係る領域定義枠３（図１参照）の四隅を全て切除し、領域定義枠１３を菱形にする。これにより、配線１５に重ならないように複数の検査マーク１２を千鳥状に配列することができ、複雑な形状を有する空き領域Eに検査マーク１２を密に形成することが可能となる。

図１３（ａ）、（ｂ）は、本例において検査マーク１２の配列が密にできることを定性的に説明するための平面図である。

本例では、図１３（ａ）に示すような寸法の領域定義枠１３を採用する。このような領域定義枠１３は、図１に示した従来例に係る領域定義枠３の四隅から距離が０．５Lの部分を切除したものに相当する。

図１３（ｂ）に示すように、この領域定義枠１３を採用して四つの検査マーク１２を千鳥状に配列すると、X方向の全長を２．５Lに抑えることができる。これは、図１の領域定義枠３を採用した場合の全長（４L）よりも短く、本例において検査マーク１２が実際に従来よりも密になることが分かる。

図１４は、第３例に係る検査マークの平面図（その２）である。

この例では、領域定義枠１３と検査マーク１２のそれぞれの形状は先の図１３の例と同じであるが、隣り合う領域定義枠１３の角同士が接するようにする。領域定義枠１３をこのように配置することで、配線１５の間の複雑な形状の空きスペースEに、配線１５に重ならないように複数の検査マーク１２を形成することが可能となる。

第４例
図１５は、第４例に係る検査マークの平面図（その１）である。本例が図１２の第３例と異なる点は、配線１５と同時に形成されるアルミニウム膜等の導電膜１８の溝により検査マーク１２を構成し、その導電膜１８の輪郭を領域定義枠１３とした点である。

このような検査マーク１２を採用しても、第３例と同様に、複数のマーク１２を密に配列することが可能となる。

また、図１６は、第４例に係る検査マークの平面図（その２）である。この例では、領域定義枠１３と検査マーク１２のそれぞれの形状は先の図１４の例と同じであるが、隣り合う領域定義枠１３の角同士が接するようにする。これにより、配線１５に重ならないように複数の検査マーク１２を形成することができる。

検査マークの用い方
次に、上記した検査マーク１２の使用方法について説明する。なお、以下では上記した第１例に係る検査マーク１２を例にして説明するが、第２〜第４例の検査マーク１２についても以下と同じようにして使用される。

図１７（ａ）は、本実施形態に係る検査マーク１２の使用方法について説明するための平面図であり、図１７（ｂ）は図１７（ａ）のIII−III線に沿う断面図である。

検査マーク１２は、露光により得られたレジストパターンとシリコン基板１０との位置ずれを検査するためのものである。そのレジストパターンは、シリコン基板１０の上方に形成され、配線等のデバイスパターンに対応したパターンの他に、図１７（ａ）のように検査マーク１２と相似の検査用のパターン３０も有する。

検査に際しては、検査用の光を用いて検査マーク１２とパターン３０とを光学的に読み取り、それらのX方向のオフセットS_xとY方向のオフセットS_yとを検出する。そして、オフセットS_x、S_yが、位置ずれが無い場合の値から外れているかどうかにより、レジストパターンとシリコン基板１０との間に位置ずれがあるかどうかを判断する。

本実施形態のように検査マーク１２を複数個設けることで、X方向とY方向の位置ずれの他に、シリコン基板１０のローテーションや膨張も検査することができる。

（２）第２実施形態
本実施形態ではアライメントマークについて説明する。

図１８（ａ）は本実施形態に係るアライメントマークの平面図であり、図１８（ｂ）は図１８（ａ）のIV−IV線に沿う断面図である。

図１８（ａ）に示されるように、本実施形態に係るアライメントマーク１６は、図７に示したシリコンウエハWのスクライブ領域Sに複数形成される。

そして、このアライメントマーク１６は領域定義枠１７の内部に配されるが、その領域定義枠１７の四隅をチップCの一辺に対して斜めに切除するので、第１実施形態と同様に、連続した複数のアライメントマーク１６を千鳥状に配置することが可能となり、各マーク１６の配置が密になる。

そのアライメントマーク１６の断面構造は特に限定されないが、本実施形態では、図１８（ｂ）に示すように、シリコン基板１０上の酸化シリコン膜１１を形成し、その酸化シリコン膜１１に形成されたアルミニウム膜等の導電膜をパターニングしてアライメントマーク１６を形成する。

図１９（ａ）、（ｂ）は、本実施形態においてアライメントマーク１６の配列が密にできることを定性的に説明するための平面図である。

領域定義枠１７の寸法としては、例えば図１９（ａ）に示すような寸法を採用する。この寸法は、図２に示した従来例に係る領域定義枠７の四頂点からX方向の距離が（（√３）／８）L、そしてY方向の距離が０．１２５Lの部分を切除したものに相当する。

このような寸法を採用することで、図１９（ｂ）に示すように、四つの連続した検査マーク１６のX方向の全長を（１＋３（√２）／２）Lに抑えることができ、X方向の全長が４Lである従来例（図４参照）と比較して、マーク１６の配列が密になる。

次に、このようなアライメントマーク１６の使用方法について説明する。

図２０（ａ）は、本実施形態に係るアライメントマーク１２の使用方法について説明するための平面図であり、図２０（ｂ）は図２０（ａ）のV−V線に沿う断面図である。

アライメントマーク１２は、ステッパ等の露光装置とシリコン基板１０との位置合わせに使用される。

その位置合わせに際しては、図２０（ａ）に示すように、シリコン基板１０の上方にフォトレジスト３１を塗布した後、不図示の露光装置にシリコン基板１０を入れる。そして、フォトレジスト３１に対して露光を行う前に、アライメントマーク検出用の光（アライメント光）でX方向にアライメントマーク１２を走査し、アライメントマーク１２の表面で反射して戻ってきたアライメント光の走査方向に対する反射強度の変化を検出することにより、アライメントマーク１２のエッジ（段差）の位置を確認する。

なお、アライメント光としては、フォトレジスト３１が感光せず、フォトレジストを透過するような波長の光が使用される。

そして、上記のようにしてアライメントマーク１２のエッジの位置を確認しながら、シリコン基板１０が載せられるウエハステージの位置を微調整することにより、露光装置とシリコン基板１０とのX方向の位置合わせが行われる。

なお、Y方向の位置合わせを行うには、図２０（ａ）のアライメントマーク１２をウエハ内で９０°反転した形状のアライメントマークを用い、上記と同じ操作行えばよい。

本実施形態のようにアライメントマーク１２を複数個設けると、露光装置とシリコン基板１０のX方向やY方向の位置ずれの他に、シリコン基板１０のローテーションや膨張をも発見することができる。

以下に、本発明の特徴を付記する。

（付記１） 複数のチップが形成された半導体基板と、
前記チップ内の空き領域、又は前記半導体基板のスクライブ領域に千鳥状に複数形成されたマークと、
を有することを特徴とする半導体ウエハ。

（付記２） 前記マークは、前記半導体基板上に形成された膜よりなることを特徴とする付記１に記載の半導体ウエハ。

（付記３） 前記マークは、前記半導体基板上に形成された膜に溝を形成してなることを特徴とする付記１に記載の半導体ウエハ。

（付記４） 前記マークは、前記半導体基板の上方に形成されるレジストパターンと前記半導体基板との位置ずれを検査するときに使用される検査マーク、又は露光装置と前記半導体装置とを位置合わせするときに使用されるアライメントマークであることを特徴とする付記１に記載の半導体ウエハ。

（付記５） 半導体基板と、
前記半導体基板の空き領域に千鳥状に複数形成されたマークと、
を有することを特徴とする半導体装置。

（付記６） 前記マークは、前記半導体基板上に形成された膜よりなることを特徴とする付記５に記載の半導体装置。

（付記７） 前記マークは、前記半導体基板上に形成された膜に溝を形成してなることを特徴とする付記５に記載の半導体装置。

（付記８） 前記マークは、前記半導体基板の上方に形成されるレジストパターンと前記半導体基板との位置ずれを検査するときに使用される検査マーク、又は露光装置と前記半導体装置とを位置合わせするときに使用されるアライメントマークであることを特徴とする付記５に記載の半導体装置。

（付記９） 半導体基板のチップ内の空き領域、又は該半導体基板のスクライブ領域に、四隅が前記チップの一辺に対して斜めに切除された複数の仮想枠を設定する工程と、
前記仮想枠に収まるマークを前記半導体基板に複数形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記１０） 複数の前記仮想枠を千鳥状に設定することを特徴とする付記９に記載の半導体装置の製造方法。

（付記１１） 前記半導体基板の上方にレジストパターンを形成する工程と、
前記マークを検査マークとして使用しながら、前記半導体基板と前記レジストパターンとが位置合わせされているかどうかを検査する工程とを有することを特徴とする付記９に記載の半導体装置の製造方法。

（付記１２） 前記マークをアライメントマークとして使用しながら、前記半導体基板と露光装置との位置合わせを行う工程を有することを特徴とする付記９に記載の半導体装置の製造方法。

図１は、従来例に係る検査マークの平面図である。 図２は、従来例に係るアライメントマークの平面図である。 図３は、従来例に係る検査マークの配置方法を示す平面図である。 図４は、従来例に係るアライメントマークの配置方法を示す平面図である。 図５（ａ）、（ｂ）は、従来例において、アライメントマークを密に配置することができないことを説明するための平面図（その１）である。 図６（ａ）、（ｂ）は、従来例において、アライメントマークを密に配置することができないことを説明するための平面図（その２）である。 図７は、本発明の各実施形態に係るシリコンウエハの拡大平面図である。 図８（ａ）は、本発明の第１実施形態の第１例に係る検査マークの平面図であり、図８（ｂ）は図８（ａ）のI−I線に沿う断面図である。 図９（ａ）、（ｂ）は、本発明の第１実施形態の第１例において検査マークの配列が密にできることを定性的に説明するための平面図である。 図１０は、比較例に係る検査マークの配置方法を示す平面図である。 図１１（ａ）は、本発明の第１実施形態の第２例に係る検査マークの平面図であり、図１１（ｂ）は図１１（ａ）のII−II線に沿う断面図である。 図１２は、本発明の第１実施形態の第３例に係る検査マークの平面図（その１）である。 図１３（ａ）、（ｂ）は、本発明の第１実施形態の第３例において検査マークの配列が密にできることを定性的に説明するための平面図である。 図１４は、第３例に係る検査マークの平面図（その２）である。 図１５は、本発明の第１実施形態の第４例に係る検査マークの平面図（その１）である。 図１６は、本発明の第１実施形態の第４例に係る検査マークの平面図（その２）である。 図１７（ａ）は、本実施形態に係る検査マークの使用方法について説明するための平面図であり、図１７（ｂ）は図１７（ａ）のIII−III線に沿う断面図である。 図１８（ａ）は、本発明の第２実施形態に係るアライメントマークの平面図であり、図１８（ｂ）は図１８（ａ）のIV−IV線に沿う断面図である。 図１９（ａ）、（ｂ）は、本発明の第２実施形態においてアライメントマークの配列が密にできることを定性的に説明するための平面図である。 図２０（ａ）は、本発明の第２実施形態に係るアライメントマークの使用方法について説明するための平面図であり、図２０（ｂ）は図２０（ａ）のV−V線に沿う断面図である。

符号の説明

１、１０…半導体基板、２、１２…検査マーク、３、７、１３、１７…領域定義枠、６、１６…アライメントマーク、１１…酸化シリコン膜、１４…ダミーパターン、１５…配線、１８…導電膜、３０…レジストパターンの検査用のパターン、３１…フォトレジスト、C…チップ、E…チップの空き領域、S…スクライブ領域、W…半導体ウエハ。

Claims (5)

1. 複数のチップが形成された半導体基板と、
   前記チップ内の空き領域、又は前記半導体基板のスクライブ領域に千鳥状に複数形成されたマークと、
   を有することを特徴とする半導体ウエハ。
2. 前記マークは、前記半導体基板の上方に形成されるレジストパターンと前記半導体基板との位置ずれを検査するときに使用される検査マーク、又は露光装置と前記半導体装置とを位置合わせするときに使用されるアライメントマークであることを特徴とする請求項１に記載の半導体ウエハ。
3. 半導体基板と、
   前記半導体基板の空き領域に千鳥状に複数形成されたマークと、
   を有することを特徴とする半導体装置。
4. 前記マークは、前記半導体基板の上方に形成されるレジストパターンと前記半導体基板との位置ずれを検査するときに使用される検査マーク、又は露光装置と前記半導体装置とを位置合わせするときに使用されるアライメントマークであることを特徴とする請求項３に記載の半導体装置。
5. 半導体基板のチップ内の空き領域、又は該半導体基板のスクライブ領域に、四隅が前記チップの一辺に対して斜めに切除された複数の仮想枠を設定する工程と、
   前記仮想枠に収まるマークを前記半導体基板に複数形成する工程と、
   を有することを特徴とする半導体装置の製造方法。

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