KR101153815B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 웨이퍼의 기 설정된 영역에 형성된 반도체 칩(Chip), 기 설정된 영역 외부 영역에 형성된 웨이퍼 테스트 블록, 및 반도체 칩과 웨이퍼 테스트 블록을 전기적으로 연결하기 위한 신호 라인을 포함하고, 신호 라인과 수직 방향으로 신호 라인을 관통하도록 쓰루 실리콘 비아(Through Silicon Via: TSV)가 형성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR APPARATUS AND FABRICATION METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
도 1과 같이, 종래의 기술에 따른 반도체 장치(1)는 웨이퍼(Wafer) 상에 복수의 반도체 칩(이하, 칩)(Chip)들이 형성된다.
각 칩에는 일반 동작 블록(Normal Operation Block)(NOB), 패키지 테스트 블록(PKG Test Block)(PTB), 패키지 테스트 패드(PP), 웨이퍼 테스트 블록(Wafer Test Block)(WTB) 및 웨이퍼 테스트 패드(WP)가 형성된다.
이때 웨이퍼 테스트 블록(WTB) 및 웨이퍼 테스트 패드(WP)는 칩과 전기적으로 연결된다. 즉, 칩 내부의 회로 구성 즉, 일반 동작 블록(NOB)과 전기적으로 연결된다.
전체 웨이퍼 영역 중에서 칩의 영역은 스크라이브 라인(Scribe Line)에 의해 정해진다.
웨이퍼 테스트 이후에는 소잉 영역(Sawing Area)내에서 스크라이브 라인을 기준으로 소정 마진을 갖도록 각 칩을 물리적으로 분리하며, 분리된 칩들로 패키지를 구성할 수 있다.
웨이퍼 테스트 이후 웨이퍼 테스트 블록(WTB) 및 웨이퍼 테스트 패드(WP)는 더 이상 사용되지 않는다.
따라서 종래의 기술에 따르면, 웨이퍼 테스트 이후 사용되지 않는 웨이퍼 테스트 블록(WTB) 및 웨이퍼 테스트 패드(WP)가 칩 내에 형성되므로 칩 사이즈를 증가시키는 문제가 발생하게 된다.
본 발명의 실시예는 웨이퍼 테스트 관련 구성으로 인한 칩 사이즈 증가를 방지할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하고자 한다.
본 발명의 실시예는 웨이퍼의 기 설정된 영역에 형성된 반도체 칩(Chip), 기 설정된 영역 외부 영역에 형성된 웨이퍼 테스트 블록, 및 반도체 칩과 웨이퍼 테스트 블록을 전기적으로 연결하기 위한 신호 라인을 포함하고, 신호 라인과 수직 방향으로 신호 라인을 관통하도록 쓰루 실리콘 비아(Through Silicon Via: TSV)가 형성됨을 특징으로 한다.
본 발명의 실시예는 웨이퍼 상에 반도체 칩을 형성하는 단계, 반도체 칩이 형성된 영역 외부의 영역에 웨이퍼 테스트 블록을 형성하는 단계, 웨이퍼 테스트 블록과 반도체 칩을 전기적으로 연결하기 위한 신호 라인을 형성하는 단계, 웨이퍼 테스트 완료 후, 신호 라인 상에 쓰루 실리콘 비아(Through Silicon Via: TSV)를 형성하는 단계를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 정해진 동작을 수행하도록 구성된 회로 블록, 일단이 회로 블록과 연결된 제 1 신호 라인, 일측이 제 1 신호 라인의 타단과 연결된 쓰루 실리콘 비아(Through Silicon Via: TSV), 및 쓰루 실리콘 비아의 타측에서 절단면까지 연장된 제 2 신호 라인을 포함함을 또 다른 특징으로 한다.
본 발명의 실시예는 웨이퍼 테스트 관련 구성을 웨이퍼의 스크라이브 라인 외곽의 소잉 영역에 배치하고, 웨이퍼 테스트 이후에는 웨이퍼 테스트 관련 구성이 칩과 전기적으로 분리되도록 하므로 칩 사이즈를 감소시키거나, 칩 사이즈를 유지하면서 레이아웃 마진을 증가시킬 수 있다.
도 1은 종래의 기술에 따른 웨이퍼(1)의 레이아웃도,
도 2는 본 발명의 실시예에 따른 웨이퍼(10)의 레이아웃도,
도 3은 본 발명의 실시예에 따른 TSV를 포함하는 웨이퍼(10)의 레이아웃도,
도 4a 내지 도 4c는 도 3의 A-A' 단면에 따른 칩(100)의 실시예들의 레이아웃도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 웨이퍼(Wafer)(10)에는 복수의 칩(Chip)(100), 웨이퍼 테스트 블록(Wafer Test Block)(WTB) 및 웨이퍼 테스트 패드(WP)들이 형성된다.
전체 웨이퍼 영역 중에서 칩(100)의 영역은 스크라이브 라인(Scribe Line)에 의해 정해진다.
각 칩(100)에는 일반 동작 블록(Normal Operation Block)(NOB), 패키지 테스트 블록(PKG Test Block)(PTB) 및 패키지 테스트 패드(PP)이 형성된다.
이때 웨이퍼 테스트 블록(Wafer Test Block)(WTB) 및 웨이퍼 테스트 패드(WP)는 스크라이브 라인(Scribe Line) 외곽의 소잉 영역(Sawing Area)에 형성된다.
웨이퍼 테스트 블록(WTB) 및 웨이퍼 테스트 패드(WP)는 신호 라인 예를 들어, 메탈 라인(Metal Line)을 통해 통해 칩(100)과 전기적으로 연결된다.
이때 웨이퍼 테스트 블록(WTB) 및 웨이퍼 테스트 패드(WP)는 메탈 라인(Metal Line)을 통해 서로 다른 두 개의 칩(100)과 전기적으로 연결함으로써, 서로 다른 두 개의 칩(100)이 공유하도록 할 수 있다.
이때 웨이퍼 테스트 블록(WTB) 및 웨이퍼 테스트 패드(WP)가 칩 사이즈와는 무관한 소잉 영역에 형성되므로 웨이퍼 테스트 블록(WTB) 및 웨이퍼 테스트 패드(WP)로 인한 칩 사이즈 증가 문제를 해결할 수 있다.
웨이퍼 테스트 블록(WTB) 및 웨이퍼 테스트 패드(WP)을 이용하여 웨이퍼 테스트를 수행한 이후에 복수의 칩(100)을 이용하여 3차원 적층 패키지(Package)를 구성할 수 있다.
3차원 적층 패키지는 칩(100)을 두 개 이상 적층하고 쓰루 실리콘 비아(Through Silicon Via: TSV)를 형성하여 칩(100)들간의 신호 전달이 가능하도록 한 것이다.
따라서 본 발명의 실시예는 도 3과 같이, 3차원 적층 패키지(Package)를 구성하기 위한 필수 공정으로서, TSV를 형성하는 과정에서 각 칩 영역 내의 메탈 라인 상에 TSV를 형성한다.
TSV에 의해 메탈 라인이 둘로 분리되며, 분리된 두 메탈 라인이 TSV의 절연층에 의해 절연된다.
각 칩 영역내의 메탈 라인 상에 형성된 TSV는 전원 공급을 위한 TSV 중에서 하나 또는 각종 신호 전달을 위해 형성된 다수의 TSV 중에서 하나가 될 수 있다. 물론 신호 전달 또는 전원 공급과는 별도의 더미(Dummy) TSV를 형성하는 것도 가능하다.
이때 TSV는 도 4a에 도시된 바와 같이, 전극을 둘러싸고 절연층이 형성되는 구조를 갖는다.
TSV의 절연층으로 인하여 TSV 양측의 메탈 라인이 전기적으로 분리되므로 일반 동작 블록(NOB)을 외부 환경과 전기적으로 분리시킴으로써 결국, 칩(100)을 외부 환경과 전기적으로 분리시킬 수 있다.
상술한 바와 같이, TSV를 형성한 이후에 소잉 영역(Sawing Area)내에서 스크라이브 라인을 기준으로 소정 마진을 갖도록 각 칩(100)을 물리적으로 분리하고 즉, 절단하고, 분리된 칩들을 이용하여 3차원 적층 패키지를 구성할 수 있다(도 3 참조).
본 발명의 실시예는 메탈 라인 상에 형성된 TSV 즉, TSV의 절연층으로 인하여 칩(100)이 물리적으로 분리된 이후에도 외부 환경과 전기적으로 분리된다.
즉, 물리적으로 분리된 칩(100)은 절단면의 메탈 라인이 외부 환경에 노출된다. 그러나 메탈 라인이 TSV의 절연층과 연결되므로 외부 환경이 칩(100) 내부에 영향을 끼치지 않는다.
한편, 도 4a의 경우, 칩(100)을 외부 환경과 전기적으로 분리시킬 수 있으나 TSV 양측의 메탈 라인이 플로팅(Floating) 상태이다.
따라서 웨이퍼 상태에서는 메탈 라인을 통해 신호 전달이 가능하고, 칩(100)이 물리적으로 분리된 이후에는 메탈 라인을 소정 레벨(예를 들어, 접지 레벨)로 고정시키는 것이 칩(100)의 동작을 보다 안정적으로 만들 수 있으며, 이를 위한 실제 회로 구성 예를 도 4b 및 도 4c를 참조하여 설명하면 다음과 같다.
먼저, 도 4b는 웨이퍼 상태에서는 메탈 라인을 통해 신호 전달이 가능하고, 칩(100)이 물리적으로 분리된 이후에는 메탈 라인을 소정 레벨(예를 들어, 로우 레벨)로 고정시키기 위한 소자로서, 트랜지스터(300)와 앤드 게이트(200)가 연결된다.
트랜지스터(300)의 소오스 단자는 접지되고, 드레인 단자는 좌측 메탈 라인과 연결된다.
트랜지스터(300)의 게이트 단자는 웨이퍼 상태(TSV 형성 전)에서는 로우 레벨 신호를 인가하여 웨이퍼 테스트 블록(WTB)의 신호가 메탈 라인을 통해 TSV로 전달되도록 하고, 패키지 상태에서는 하이 레벨 신호를 인가하여 메탈 라인을 접지 레벨로 고정시킴으로써 TSV를 외부의 전기적 환경으로부터 차폐시킨다.
TSV의 타측과 메탈 라인이 연결되고, 그 메탈 라인에 또 하나의 전기 차페 소자로서 앤드 게이트(200)의 일단이 연결되며, 앤드 게이트(200)의 출력단이 일반 동작 블록(NOB)과 연결된다.
앤드 게이트(200)의 타단은 웨이퍼 상태에서는 하이 레벨 신호를 인가함으로써 웨이퍼 테스트 블록(WTB)의 신호를 TSV를 통해 전달 받을 수 있도록 하고, 패키지 상태에서는 로우 레벨 신호를 인가하여 일반 동작 블록(NOB)에 입력되는 신호를 접지 레벨로 고정시킴으로써 TSV와 일반 동작 블록(NOB)을 전기적으로 차폐시킨다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치(101)로서, 소잉 영역에 형성된 웨이퍼 테스트 블록(WTB)과 일반 동작 블록(NOB)이 TSV를 사이에 두고, 메탈 라인(Metal Line)을 통해 연결된다.
다음으로, 도 4c는 앤드 게이트(200) 대신에 트랜지스터(400)가 연결되는 것을 제외하고는 도 4b와 동일하다.
트랜지스터(400)는 웨이퍼 상태에서는 로우 레벨 신호를 인가함으로써 웨이퍼 테스트 블록(WTB)의 신호를 TSV를 통해 전달 받을 수 있도록 하고, 패키지 상태에서는 하이 레벨 신호를 인가하여 일반 동작 블록(NOB)에 입력되는 신호를 접지 레벨로 고정시킴으로써 TSV와 일반 동작 블록(NOB)을 전기적으로 차폐시킨다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (12)

  1. 웨이퍼의 기 설정된 영역에 형성된 반도체 칩(Chip);
    상기 기 설정된 영역 외부 영역에 형성된 웨이퍼 테스트 블록; 및
    상기 반도체 칩과 상기 웨이퍼 테스트 블록을 전기적으로 연결하기 위한 신호 라인을 포함하고,
    상기 기 설정된 영역에 상기 신호 라인과 수직 방향으로 상기 신호 라인을 관통하도록 쓰루 실리콘 비아(Through Silicon Via: TSV)가 형성되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 칩은 일반 동작 블록을 포함하며,
    상기 일반 동작 블록이 상기 신호 라인을 통해 상기 웨이퍼 테스트 블록과 연결되는 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 신호 라인과 전기적으로 연결되며, 상기 신호 라인을 특정 전압 레벨로 만들기 위한 스위칭 소자를 더 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 쓰루 실리콘 비아를 기준으로 양측의 신호 라인 각각과 전기적으로 연결되며, 상기 신호 라인 각각을 특정 전압 레벨로 만들기 위한 제 1 및 제 2 스위칭 소자를 더 포함하는 반도체 장치.
  6. 웨이퍼 상에 반도체 칩을 형성하는 단계;
    상기 반도체 칩이 형성된 영역 외부의 영역에 웨이퍼 테스트 블록을 형성하는 단계;
    상기 웨이퍼 테스트 블록과 상기 반도체 칩을 전기적으로 연결하기 위한 신호 라인을 형성하는 단계;
    웨이퍼 테스트 완료 후, 상기 반도체 칩이 형성된 영역의 상기 신호 라인 상에 쓰루 실리콘 비아(Through Silicon Via: TSV)를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 쓰루 실리콘 비아 형성 후, 상기 반도체 칩을 물리적으로 분리하여 패키지를 구성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  8. 삭제
  9. 제 6 항에 있어서,
    상기 쓰루 실리콘 비아 양측의 상기 신호 라인과 전기적으로 연결되는 스위칭 소자를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 정해진 동작을 수행하도록 구성된 회로 블록;
    일단이 상기 회로 블록과 연결된 제 1 신호 라인;
    일측이 상기 제 1 신호 라인의 타단과 연결된 쓰루 실리콘 비아(Through Silicon Via: TSV); 및
    상기 쓰루 실리콘 비아의 타측에서 반도체 장치의 절단면까지 연장된 제 2 신호 라인을 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 신호 라인 또는 상기 제 2 신호 라인과 전기적으로 연결되며, 상기 제 1 신호 라인 또는 상기 제 2 신호 라인을 특정 전압 레벨로 만들기 위한 스위칭 소자를 더 포함하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제 1 신호 라인과 전기적으로 연결되며, 상기 제 1 신호 라인을 특정 전압 레벨로 만들기 위한 제 1 스위칭 소자, 및
    상기 제 2 신호 라인과 전기적으로 연결되며, 상기 제 2 신호 라인을 특정 전압 레벨로 만들기 위한 제 2 스위칭 소자를 더 포함하는 반도체 장치.
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