KR100665202B1 - 쏘잉 공정에 적합한 스크라이브 레인을 포함하는 웨이퍼,이의 제조에 사용되는 레티클 및 이의 제조 방법 - Google Patents

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KR100665202B1 KR1020050085294A KR20050085294A KR100665202B1 KR 100665202 B1 KR100665202 B1 KR 100665202B1 KR 1020050085294 A KR1020050085294 A KR 1020050085294A KR 20050085294 A KR20050085294 A KR 20050085294A KR 100665202 B1 KR100665202 B1 KR 100665202B1
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Abstract

쏘잉시 불량이 발생하지 않는 웨이퍼가 제공된다. 웨이퍼는 다수의 칩, 상기 다수의 칩 사이의 스크라이브 레인 및 상기 다수의 칩과 스크라이브 레인 상에 형성되고 상기 스크라이브 레인 상에 음각된 다수의 슬릿 패턴을 포함하는 패시베이션막을 포함한다.
스크라이브 레인, 스트레스, 칩핑, 필링

Description

쏘잉 공정에 적합한 스크라이브 레인을 포함하는 웨이퍼, 이의 제조에 사용되는 레티클 및 이의 제조 방법{Wafer having scribe lane compatible with sawing process, reticle used in fabrication method thereof, and fabrication method therof}
도 1은 제조 공정과 EDS(Electrical Die Sorting) 공정이 완료된 후의 웨이퍼를 나타내는 사시도이다.
도 2는 도 1의 60 영역의 일부 확대 평면도이다.
도 3a은 도 2의 A 영역의 확대 평면도이고, 도 3b는 도 2의 B 영역의 확대 평면도이다.
도 4는 도 2의 A 영역의 일부 확대 사시도이다.
도 5는 도 2의 V-V'선을 따라 자른 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 웨이퍼를 구성하는 스크라이브 레인을 나타내는 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 웨이퍼를 구성하는 스크라이브 레인을 나타내는 평면도이다.
도 8 내지 도 12는 본 발명의 실시예들에 따른 웨이퍼의 예시적인 제조 방법을 설명하기 위한 도면들이다.
도 13a는 본 발명의 일 실시예에 따른 테스트 샘플 웨이퍼를 도 13b는 비교 샘플 웨이퍼의 사진이다.
(도면의 주요 부분에 대한 부호의 설명)
10: 웨이퍼 20: 칩
30: 스크라이브 레인 129: 패시베이션막
130; 로컬 오픈부 132: 음각된 슬릿 패턴
134: 패시베이션 라인 패턴 133: 브릿지
136: 음각된 중앙 슬릿 패턴 140: 패드 개구부
150: 퓨즈 개구부
본 발명은 쏘잉 공정에 적합한 스크라이브 레인을 포함하는 웨이퍼, 이의 제조에 사용되는 레티클 및 이의 제조 방법에 관한 것이다.
웨이퍼 상에 다수의 칩(chip)들을 제조한 후, 고속으로 회전하는 다이아몬드 블레이드(diamond blade)가 스크라이브 레인(scribe lane)을 따라 개별의 칩으로 절단시키는 쏘잉 공정이 진행된다.
그런데, 종래의 쏘잉 공정시 블레이드로부터 전달되는 기계적 스트레스(mechanical stress)로 인해 칩에 칩핑(chipping)이 발생하고 스트레스가 심할 경우에는 칩의 패시베이션(passivation)막과 층간절연막내에 크랙이 발생하여 칩의 불량을 유발한다.
반면, 막질이 단단한 패시베이션막을 통해 스트레스가 전달되는 것을 차단하기 위하여 스크라이브 레인을 따라 패시베이션막을 완전히 오픈(fully open)한 경우에는 쏘잉 공정시 얼라인 마크를 구성하는 금속층 또는 테스트 소자 그룹과 연결되는 패드 윈도우의 금속층의 일부가 떨어져 나가는 필링 불량(peeling)이 발생한다. 필링 불량은 특히 멀티 칩 패키지에서 와이어 단락을 일으키기도 한다.
본 발명이 이루고자 하는 기술적 과제는 불량이 발생하지 않고 쏘잉 공정에 적합한 웨이퍼를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 웨이퍼의 제조에 사용되는 레티클을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 웨이퍼의 제조에 적합한 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 웨이퍼는 다수의 칩, 상기 다수의 칩 사이의 스크라이브 레인 및 상기 다수의 칩과 스크라이브 레인 상에 형성되고, 상기 스크라이브 레인 상에 음각된 다수의 슬릿 패턴을 포함 하는 패시베이션막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 레티클은 다수의 칩 영역과 스크라이브 레인 영역을 포함하며 노광광에 대해 투명한 기판 및 상기 투명 기판 상에 형성되고, 웨이퍼상의 패시베이션막에 음각될 다수의 슬릿 패턴에 대응하는 다수의 투광부를 상기 스크라이브 레인 영역에 포함하는 차광 패턴을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 웨이퍼의 제조 방법은 다수의 칩과 상기 다수의 칩 사이의 스크라이브 레인을 포함하는 웨이퍼 상에 패시배이션막을 형성하는 단계 및 상기 스크라이브 레인 상의 상기 패시베이션막에 다수의 슬릿 패턴을 음각 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자가 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않도록 사용된다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 발명의 실시예들에서는 쏘잉 공정시 칩핑 및 필링 불량이 발생하지 않는 쏘잉 공정에 적합한 스크라이브 레인을 포함하는 웨이퍼에 대해 개시할 것이다. 본 발명의 실시예들에 따르면 스크라이브 레인 상의 패시베이션막은 음각된 다수의 슬릿 패턴을 포함하여 쏘잉시 기계적 스트레스의 전달을 효과적으로 차단하여 칩핑 불량이 발생하지 않도록 할 것이다. 또, 얼라인 마크 등의 모니터링 패턴이 형성된 영역에는 슬릿 패턴을 포함하지 않음으로써 필링 불량이 발생하지 않도록 할 것이다.
이하, 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 웨이퍼에 대해 보다 자세히 설명한다.
도 1은 제조 공정(Fabrication process)과 EDS(Electrical Die Sorting) 공정이 완료된 후의 웨이퍼(10)를 나타내는 사시도이다. 웨이퍼(10)는 고집적회로가 형성된 다수의 칩(20)과 다수의 칩(10)을 다이아몬드 블레이드(40)를 사용하여 개별적으로 분리하기 위한 스크라이브 레인(30)을 포함한다. 다수의 칩(20)은 샷 (shot) 단위(50)로 노광되어 형성된다.
도 2는 도 1의 60 영역의 일부 확대 평면도이고, 도 3a은 도 2의 A 영역의 확대 평면도이고, 도 3b는 도 2의 B 영역의 확대 평면도이다. 도 4는 도 2의 A 영역의 일부 확대 사시도이고, 도 5는 도 2의 V-V'선을 따라 자른 단면도이다.
먼저, 도 2 내지 도 4를 참고하면, 웨이퍼(10)는 칩(20)과 스크라이브 레인(30)을 포함한다. 스크라이브 레인(30)은 모니터링 패턴이 형성되지 않는 영역(A)과 다수의 모니터링 패턴이 형성되는 영역(B)으로 구분된다. 모니터링 패턴은 형성된 박막이 실제 요구되는 두께와 크기를 갖는지 여부를 판별하기 위한 계측 패턴, 포토 공정 등에서 스텝퍼와 웨이퍼를 정확하게 얼라인먼트하기 위한 얼라인먼트 패턴, 형성된 소자의 전기적 특성을 측정하기 위한 테스트 소자 그룹(Test Element Group) 등을 포함한다. 모니터링 패턴이 형성되지 않는 스크라이브 레인 영역(A)에는 패시베이션막(129) 내에 음각된 다수의 슬릿 패턴(132)을 포함하는 로컬 오픈부를 형성한다. 구체적으로, 로컬 오픈부는 다수의 패시베이션 라인 패턴(134)이 다수의 브리지(133)를 통해 연결되어 상자형 가두리 패턴으로 구성된다. 이와 같이 다수의 패시베이션 라인 패턴(134)이 브리지(133)로 연결됨으로써 패시베이션 라인 패턴(134)의 쓰러짐이 방지되고, 패시베이션 라인 패턴(134)의 리프팅이 효과적으로 방지될 수 있다.
슬릿 패턴(132)은 일정 피치로 배열될 수 있다. 슬릿 패턴(132)의 폭(W), 길이(L), 및 스페이스(s)는 스크라이브 레인(30)의 폭과 형성되는 패시베이션 라인 패턴(134)의 쓰러짐등을 고려하여 설정한다. 또, 슬릿 패턴(132)은 칩(20)의 가장 자리에서부터 동일한 간격으로 배열한다. 스크라이브 레인(30)의 폭이 슬릿 패턴(132)의 폭(W)과 스페이스(s)의 정수배가 아닐 경우, 스크라이브 레인(30)의 중심부에 다이아몬드 블레이드(40)가 지나가는 영역에 형성되는 중앙 슬릿 패턴(136)의 폭은 나머지 슬릿 패턴(132)의 폭보다 넓도록 형성하는 것이 칩핑 방지에 보다 효과적일 수 있다. 또, 도면에는 도시하지 않았으나, 중심부로부터 외곽으로 갈수록 점차적으로 슬릿 패턴의 폭이 좁아지도록 할 수도 있다.
한편, 브리지(133)가 서로 일치하지 않고 어긋나게 배열되는 것이 칩 (20) 영역으로 스트레스가 전달되는 것을 가능한 최소화할 수 있다. 따라서, 서로 인접한 음각된 슬릿 패턴(132)의 말단이 일치하지 않도록 배열하는 바람직할 수 있다.
본 발명의 일 실시예에 따르면, 다이아몬드 블레이드(40)로 쏘잉시 발생하는 스트레스가 분산되고 다수의 패시베이션 라인 패턴(134)이 측면으로 전달되는 스트레스의 베리어 역할을 하여 칩핑을 최소화한다. 나아가, 모니터링 패턴이 형성되는 스크라이브 레인 영역(B)에는 슬릿 패턴이 형성되지 않고 패시베이션막(129)이 그대로 잔존한다. 따라서, 쏘잉시 모닝터링 패턴이 필링되는 문제가 발생하지 않는다.
이하에서는 도 5를 참조하여 본 발명의 일시예에 따른 웨이퍼(10)의 단면 구조에 대해서 보다 자세히 설명한다.
칩(20)은 미세 전자 소자 영역(미도시)과 퓨즈 영역 및 패드 영역으로 구분할 수 있다. 퓨즈 영역에는 트랜지스터(미도시)와 같은 미세 전자 소자가 형성된 기판(100)상에 미세 전자 소자 영역의 비트 라인이 연장되어 형성된 도전 라인 (112a, 112b)이 형성되어 있다. 퓨즈 패턴(122a)의 하부에 있는 도전 라인(112a)은 퓨즈 패턴(122a)의 레이저 절단시에 충격을 흡수하기 위한 버퍼 패턴막일 수 있으며, 나머지 도전 라인(112b)은 비아(120)를 통해서 퓨즈 패턴(122a)과 전기적으로 연결될 수 있다. 퓨즈 패턴(122a)의 하부에 형성되어 있는 도전 라인(116a) 또한 버퍼 패턴막으로 기능하며, 나머지 도전 라인(116b)은 가드링 패턴(128a)과 비아(126)를 통해 전기적으로 연결될 수 있다. 도전 라인(116a, 116b)은 DRAM 소자의 경우에는 커패시터의 상부 전극으로 이루어질 수 있으나, 이에 제한되는 것은 아니며 그 형성이 생략될 수도 있다. 또, 도 5에는 퓨즈 패턴(122a)이 제1 금속층으로 이루어진 경우가 예시되어 있으나 퓨즈 패턴은 비트 라인으로 구성될 수도 있다.
패드 영역에는 퓨즈 패턴(122a)과 동일힌 제1 금속층으로 이루어진 제1 금속 패턴(122b)과 제1 금속 패턴(122b)과 접속하는 제2 금속 패턴(128b)으로 이루어진 패드 전극을 포함한다.
스크라이브 레인의 로컬 개구부(130)를 구성하는 패시베이션 라인 패턴(134)을 정의하는 음각된 슬릿 패턴(132)은 퓨즈 개구부(150)를 형성할 때 동시에 형성하는 것이 공정을 단순화할 수 있다. 따라서, 음각된 슬릿 패턴(132)의 깊이는 퓨즈 개구부(150)의 깊이와 실질적으로 동일할 수 있다. 예를 들어, 도 6에 도시되어 있는 바와 같이 퓨즈 패턴(122a)이 제1 금속층으로 이루어진 DRAM 소자의 경우에는 슬릿 패턴(132)의 깊이는 2.2 내지 2.7㎛가 될 수 있다. 또, 도면에는 도시하지 않았으나, 퓨즈 패턴이 비트 라인으로 이루어진 DRAM 소자의 경우에는 슬릿 패턴(132)의 깊이는 4 내지 4.5㎛가 될 수 있다. 그러나, 슬릿 패턴(132)의 깊이는 미 세 전자 소자의 종류에 따라 퓨즈 패턴을 어느 층으로 형성하느냐에 따라 다양하게 변형될 수 있다.
나아가, 칩 영역의 퓨즈 개구부(150)와 스크라이브 레인의 로컬 개구부(130)는 패드 개구부(140)와 동시에 형성될 수도 있다.
미설명 부호, 114와 118은 층간 절연막을, 124는 금속간 절연막을, 129는 패시베이션막을 각각 나타낸다.
도 6 및 도 7은 본 발명의 다른 실시예들에 따른 웨이퍼를 구성하는 스크라이브 레인을 나타내는 평면도이다.
도 6에 도시되어 있는 바와 같이 슬릿 패턴(132)의 말단이 일치하도록 배열하거나, 도 7에 도시되어 있는 바와 같이 슬릿 패턴(132)이 지그 재그 형태로 배열되도록 형성할 수도 있다.
도 7과 같이 슬릿 패턴(132)이 지그 재그 형태로 배열될 경우 브릿지(133)을 따라 스트레스가 전달되는 것을 보다 효과적으로 차단할 수 있다.
이하 도 8 내지 도 12를 참조하여 본 발명의 실시예들에 따른 웨이퍼의 예시적인 제조 방법 및 이에 사용되는 레티클을 설명한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 8을 참조하면, 패시베이션막(129)까지 형성된 웨이퍼(10)를 준비한다.
구체적으로, 칩의 미세 전자 소자 영역(미도시)에 미세 전자 소자를 퓨즈 영 역에는 퓨즈 패턴(122a)과 가드링 패턴(128a) 등을 형성하고, 패드 영역에는 제1 금속 패턴(122b) 및 제2 금속 패턴(128b)으로 이루어진 패드 전극을 형성하고, 스크라이브 레인에는 모니터링 패턴들(미도시)을 형성한 후에 최종적으로 패시베이션막(129)을 형성한다. 각 영역을 구성하는 각 패턴들의 제조 공정은 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 다양하게 변형 실시될 수 있으므로 이에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
이후, 스크라이브 레인에 음각된 슬릿 패턴을 형성한다. 슬릿 패턴의 음각 형성을 도 9 내지 도 12를 참고하여 설명한다.
도 9는 슬릿 패턴의 형성에 사용되는 레티클의 평면도이고, 도 10은 도 9의 A-A'선과 B-B'선을 따라 자른 단면을 나타내는 단면도이다.
도 9 및 도 10을 참고하면, 레티클(200)은 칩(20) 패턴이 형성된 다수의 칩 영역(220)과 스크라이브 레인(30) 패턴이 형성된 스크라이브 레인 영역(230)을 포함한다. 도면에는 1회의 샷(shot)에 의해 3ｘ3 칩이 노광되는 레티클이 도시되어 있으나, 샷을 구성하는 칩의 배열은 2ｘ2, 2ｘ3 등으로 다양하게 변형될 수 있다.
레티클(200)은 노광광에 대해 투명한 기판(201) 상에 스크라이브 레인 영역(230) 중 모니터링 패턴이 형성되어 있지 않은 영역을 포함하는 레티클(A-A )에는 슬릿 패턴(130)에 대응하는 투광부(230), 퓨즈 개구부(150)에 대응하는 투광부(250) 및 패드 개구부(140)에 대응하는 투광부(240)를 정의하는 차광 패턴(203)이, 모니터링 패턴이 형성되어 있는 영역을 포함하는 레티클(B-B )에는 퓨즈 개구부 (150)에 대응하는 투광부(250)와 패드 개구부(140)에 대응하는 투광부(240)를 정의하는 차광 패턴(203)이 형성된다. 즉, 모니터링 패턴이 형성되어 있는 영역은 차광 패턴(203)으로 차광된다.
슬릿 패턴(130)에 대응하는 투광부(230)의 배열은 도 3a, 도 6 및 도 7에 예시되어 있는 슬릿 패턴(130)의 배열과 실질적으로 동일하게 배열된다.
도 9 및 도 10은 포지티브 레지스트에 적용하기 위한 레티클을 예시한 것이다. 따라서, 네가티브 레지스트에 적용하는 레티클의 경우에는 도 9 및 도 10에서 투광부에 차광 패턴이 형성되고 차광 패턴이 형성되어 있는 영역이 투광부가 됨은 당업자에게 자명하므로 이에 대한 도시는 생략하도록 한다.
도 8에 도시되어 있는 패시베이션막(129) 상에 포토레지스트막(160)을 도포한 후, 웨이퍼(10)를 도 9 및 도 10에 도시되어 있는 레티클(200)이 장착되어 있는 스텝퍼에 로딩한 후, 도 11에 도시되어 있는 바와 같이 노광 공정을 실시한다.
1회의 샷에 의해 웨이퍼(10) 상에 레티클(200)에 형성된 차광 패턴(203)이 전사된다. 이어서, 레티클(200)을 이동시키면서 웨이퍼(10)의 전 영역을 노광한다.
마지막으로, 도 12에 도시되어 있는 바와 같이 노광된 포토레지스트막(160)을 현상하여 포토레지스트 패턴(160a)을 형성한다. 이어서 포토레지스트 패턴(160a)을 식각마스크로 사용하여 패시베이션막(129) 및 그 하부의 금속간 절연막(124)을 일부 식각하여 스크라이브 레인에 슬릿 패턴(132)을 음각한다.
이와 동시에 퓨즈 영역에도 슬릿 패턴(132)과 실질적으로 동일한 깊이로 형성된 퓨즈 개구부(150)를 형성한다. 또, 패드 영역에도 패드 개구부(140)를 형성한 다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 상기 웨이퍼(10)를 스크라이브 레인을 따라 쏘잉하여 개별화한 후 패키지하는 단계를 더 수행하여 개별 칩을 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예를 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
스크라이브 레인의 폭이 약 10㎛이고, 다수의 DRAM 칩이 형성되어 있는 웨이퍼들을 준비하였다. 웨이퍼들 중 테스트 샘플 웨이퍼의 스크라이브 레인에는 본 발명의 일 실시예에 따라 폭이 3㎛, 길이가 300㎛, 스페이스가 3㎛의 슬릿 패턴이 음각된 패시베이션막이 형성되도록 하였으며, 비교 샘플 웨이퍼의 스크라이브 레인에서는 패시베이션막을 완전히 제거하였다.
이어서, 쏘잉 공정을 실시한 후, 칩핑이 발생하는지를 관찰하였다. 도 13a는 본 발명의 일 실시예에 따른 테스트 샘플 웨이퍼를 도 13b는 비교 샘플 웨이퍼를 각각 나타낸다.
도 13a 및 도 13b를 참고하면, 본 발명의 일 실시예에 따를 경우 칩핑이 거의 발생하지 않는 반면 종래의 경우 칩핑이 상당히 많이 발생함을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 따르면, 스크라이브 레인에 음각 패턴된 슬릿 패턴을 포함하는 패시베이션막이 형성되어 있기 때문에 블레이드로 웨이퍼를 쏘잉할 때 가해지는 기계적인 스트레스가 용이하게 분산된다. 또, 슬릿 패턴에 의해 정의된 패시베이션 라인 패턴이 스트레스의 베리어 역할을 하기 때문에 칩핑을 최소화할 수 있다. 또, 모니터링 패턴이 형성되어 있는 영역의 패시베이션막에는 슬릿 패턴을 형성하지 않음으로써 모니터링 패턴의 필링 또한 효과적으로 방지할 수 있다.

Claims (22)

  1. 다수의 칩;
    상기 다수의 칩 사이의 스크라이브 레인; 및
    상기 다수의 칩과 스크라이브 레인 상에 형성되고, 상기 스크라이브 레인 상에 음각된 다수의 슬릿 패턴을 포함하는 패시베이션막을 포함하는 웨이퍼.
  2. 제1 항에 있어서, 상기 스크라이브 레인 상의 상기 패시베이션막은 다수의 패시베이션 라인 패턴과 다수의 패시베이션 라인 패턴을 연결하는 브릿지를 포함하는 가두리 형태의 패턴을 포함하는 웨이퍼.
  3. 제1 항에 있어서, 상기 다수의 슬릿 패턴의 말단은 일치하지 않도록 배열된 웨이퍼.
  4. 제1 항에 있어서, 상기 다수의 슬릿 패턴은 지그 재그 형태로 배열된 웨이퍼.
  5. 제1 항에 있어서, 상기 스크라이브 레인은 모니터링 패턴이 형성된 영역과 형성되지 않은 영역을 포함하고, 상기 모니터링 패턴이 형성된 영역은 상기 음각된 슬릿 패턴을 포함하지 않고 상기 패시베이션막으로 덮인 웨이퍼.
  6. 제1 항에 있어서, 상기 칩 상의 상기 패시베이션막에는 퓨즈 개구부를 포함하고, 상기 슬릿 패턴의 깊이는 상기 퓨즈 개구부의 깊이와 실질적으로 동일한 웨이퍼.
  7. 제1 항에 있어서, 상기 스크라이브 레인 중심부의 상기 슬릿 패턴의 폭이 중심부 이외 부분의 상기 슬릿 패턴의 폭보다 넓은 웨이퍼.
  8. 다수의 칩 영역과 스크라이브 레인 영역을 포함하며 노광광에 대해 투명한 기판; 및
    상기 투명 기판 상에 형성되고, 웨이퍼상의 패시베이션막에 음각될 다수의 슬릿 패턴에 대응하는 다수의 투광부를 상기 스크라이브 레인 영역에 포함하는 차광 패턴을 포함하는 레티클.
  9. 제8 항에 있어서, 상기 다수의 슬릿 패턴에 대응하는 다수의 투광부의 말단은 일치하지 않도록 배열된 레티클.
  10. 제8 항에 있어서, 상기 다수의 슬릿 패턴에 대응하는 다수의 투광부는 지그 재그 형태로 배열된 레티클.
  11. 제8 항에 있어서, 상기 스크라이브 레인 영역은 모니터링 패턴이 형성된 영역과 형성되지 않은 영역을 포함하고, 상기 모니터링 패턴이 형성된 영역은 상기 차광 패턴으로 차광되는 레티클.
  12. 제8 항에 있어서, 상기 칩 영역의 상기 차광 패턴에는 퓨즈 개구부에 대응하는 투광부를 포함하는 레티클.
  13. 제12 항에 있어서, 상기 칩 영역의 상기 차광 패턴에는 패드 개구부에 대응하는 투광부를 더 포함하는 레티클.
  14. 제8 항에 있어서, 상기 스크라이브 레인 영역의 중심부의 상기 슬릿 패턴에 대응하는 개구부의 폭이 상기 중심부 이외의 부분의 상기 슬릿 패턴에 대응하는 개구부의 폭보다 넓은 레티클.
  15. 다수의 칩과 상기 다수의 칩 사이의 스크라이브 레인을 포함하는 웨이퍼 상에 패시배이션막을 형성하는 단계; 및
    상기 스크라이브 레인 상의 상기 패시베이션막에 다수의 슬릿 패턴을 음각 형성하는 단계를 포함하는 웨이퍼의 제조 방법.
  16. 제15 항에 있어서, 상기 스크라이브 레인 상의 상기 패시베이션막은 다수의 패시베이션 라인 패턴과 다수의 패시베이션 라인 패턴을 연결하는 브릿지를 포함하는 가두리 형태의 패턴으로 형성하는 웨이퍼의 제조 방법.
  17. 제15 항에 있어서, 상기 다수의 슬릿 패턴의 말단은 일치하지 않도록 형성하는 웨이퍼의 제조 방법.
  18. 제15 항에 있어서, 상기 다수의 슬릿 패턴은 지그 재그 형태로 형성하는 웨이퍼의 제조 방법.
  19. 제15 항에 있어서, 상기 스크라이브 레인은 모니터링 패턴이 형성된 영역과 형성되지 않은 영역을 포함하고, 상기 모니터링 패턴이 형성된 영역은 상기 슬릿 패턴이 형성되지 않도록 하여 상기 패시베이션막으로 덮이도록 하는 웨이퍼의 제조 방법.
  20. 제15 항에 있어서, 상기 슬릿 패턴을 형성하는 단계시 상기 다수의 칩 상의 상기 패시베이션막에 퓨즈 개구부를 함께 형성하는 웨이퍼의 제조 방법.
  21. 제20 항에 있어서, 상기 슬릿 패턴을 형성하는 단계시 상기 다수의 칩 상의 상기 패시베이션막에 패드 개구부를 함께 형성하는 웨이퍼의 제조 방법.
  22. 제15 항에 있어서, 상기 슬릿 패턴을 형성하는 단계시 상기 스크라이브 레인 중심부의 슬릿 패턴의 폭이 중심부 이외의 부분의 슬릿 패턴의 폭보다 넓도록 형성하는 웨이퍼의 제조 방법.
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