KR20090057696A - 반도체 소자 및 그의 키 형성방법 - Google Patents

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Abstract

본 발명은 얼라인 및 오버레이를 위한 키(Key) 공정에 있어서 리버스 마이크로 로딩 현상을 방지할 수 있는 반도체 소자의 키 디자인방법을 제공하기 위한 것으로, 본 발명은 셀영역과 스크라이브라인영역을 갖는 기판 상에 도전층을 형성하는 단계; 상기 도전층 상에 일정간격으로 이격된 패턴 형성지역이 오픈된 감광막패턴을 형성하는 단계; 상기 도전층을 식각하여 상기 셀영역에 패턴과 상기 스크라이브라인영역에 키를 형성하되, 상기 셀영역의 패턴과 적어도 동일한 폭을 갖는 제1키를 형성하는 단계를 포함하여 마스크 정렬오류를 방지하여 소자의 수율을 향상시킬 수 있으며, 또한 고식각선택비를 갖는 레시피를 사용할 수 있어서 식각공정마진 향상을 도모할 수 있다.
키, 패턴, 스크라이브라인영역, 셀영역

Description

반도체 소자 및 그의 키 형성방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING KEY IN THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 노광 공정시 정렬을 위한 키(Key) 형성방법에 관한 것이다.
반도체 소자의 제조공정 중 포토리소그래피(Photo Lithograpy) 공정은 일련의 반도체 소자의 제조공정을 통해 형성된 반도체 구조물층 상부에 감광막을 도포한 후 포토 마스크(Photo Mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 마스크를 형성하고, 이렇게 형성된 마스크를 이용한 식각공정을 실시하여 웨이퍼 상에 형성된 막을 패터닝하여 원하는 패턴으로 형성하는 과정으로 이루어진다.
이중, 노광공정은 스텝퍼(Stepper) 또는 스캐너(Scanner)와 같은 노광 장치를 이용하여 실시한다. 이때, 노광장치는 메이터(maker)별로 장착된 센서를 이용하여 전(前) 패턴의 오버레이 측정마크를 센싱하고, 이를 통해 전 공정의 정렬 상태 를 인식한 후 포토 마스크를 이용해서 노광한다. 따라서, 후속 패턴이 정확히 형성되기 위해서는 그 이전 패턴이 정확히 형성되어야 한다.
도 1은 종래 기술에 따른 반도체 소자의 키 디자인방법을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 셀영역(Cell Area)과 스크라이브라인영역(Scribe Lane Area)을 갖는 기판(11) 상에 패턴(12A, 12B)을 형성한다. 여기서, 스크라이브라인영역은 웨이퍼를 다수의 메인 칩으로 분리시키기 위한 영역이며, 특히 얼라인(Align) 및 오버레이 키(Overlay Key) 등이 형성되는 영역을 지칭한다.
셀영역의 패턴(12A)과 스크라이브라인영역의 패턴(12B)은 서로 다른 폭을 갖고 형성되는데, 특히 셀영역의 패턴(12A)은 반도체 디자인 룰(Design Rule) 감소에 따라 미세패턴이 형성되고, 스크라이브라인영역의 패턴(12B)은 노광장비를 위한 각종 키(Key) 등의 폭이 넓은 패턴(12B)으로 형성된다.
위와 같이, 종래 기술은 셀영역과 스크라이브라인영역의 패턴(12A, 12B)이 각각 그 폭이 서로 다르게 형성된다.
그러나, 종래 기술은 셀영역의 패턴(12A)의 경우 수직(Vertical)한 프로파일을 얻을 수 있지만, 스크라이브라인영역의 패턴(12B)은 식각공정 중 발생된 과다한 폴리머(13, Polymer)에 의해 리버스 마이크로로딩(Reverse Microloading) 현상이 발생되고, 폴리머(13)가 모두 제거되지 않고 패턴(12B)의 측벽에 잔류물(Residue)로 남아서 오픈불량(Not Open)을 유발한다. 이로 인해, 후속 공정에서 스크라이브라인영역의 패턴(12B)을 이용한 마스크 얼라인(Mask Align) 및 오버레이 리 딩(Overlay Reading)시 치명적인 오류를 일으키는 원인이 된다.
이러한 현상을 개선하기 위해 폴리머가 덜 발생하는 식각조건을 만들어주는 경우 셀영역의 패턴(12A)과 같이 미세패턴 형성시 식각선택비가 감소하여 패턴이 무너지게 된다. 또 다른 방법으로 공정압력을 극한까지 낮추면 개선이 가능하지만 이 경우 역시 장비상에서 조절 가능한 한계가 있어 리버스 마이크로로딩 현상을 개선하기가 어려운 문제점이 있다.
상기와 같은 문제점은 폴리머가 많이 발생되는 프로세스, 즉 폴리머 리치 프로세스(Polymer Rich Process), 예컨대 C4F6와 같이 C/F비율이 높은 가스를 사용하여 자기정렬콘택(SAC;Self Align Contact) 식각 공정 또는 고종횡비(High Aspect Ratio)의 콘택홀(Contact Hole) 식각시 주로 발생되며, 소자의 집적도가 증대됨에 따라 그 문제는 더욱 심화된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 얼라인 및 오버레이를 위한 키(Key) 공정에 있어서 리버스 마이크로 로딩 현상을 방지할 수 있는 반도체 소자 및 그의 키 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 키 형성방법은 셀영역과 스크라이브라인영역을 갖는 기판 상에 도전층을 형성하는 단계; 상기 도전층 상에 일정간격으로 이격된 패턴 형성지역이 오픈된 감광막패턴을 형성하는 단계; 상기 도전층을 식각하여 상기 셀영역에 패턴과 상기 스크라이브라인영역에 키를 형성하되, 상기 셀영역의 패턴과 적어도 동일한 폭을 갖는 제1키를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 반도체 소자는 셀영역과 스크라이브라인영역을 갖는 기판; 상기 셀영역의 기판 상에 형성된 패턴; 상기 셀영역의 패턴과 적어도 동일한 폭을 갖는 상기 스크라이브라인영역의 제1키를 포함하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 소자 및 그의 키 형성방법은 마스크 정렬오류를 방지하여 소자의 수율을 향상시킬 수 있으며, 또한 고식각선택비를 갖는 레시피 를 사용할 수 있어서 식각공정마진 향상을 도모할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 키 디자인방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역(Cell Area)과 스크라이브라인영역(Scribe Land Area)을 갖는 기판(21) 상에 도전층(22)을 형성한다. 기판(21)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 스크라이브라인영역은 웨이퍼(기판(21))를 다수의 메인 칩으로 분리시키기 위한 영역으로, 얼라인(Align) 및 오버레이 키(Overlay Key) 등이 형성되는 영역을 지칭한다.
오버레이(Overlay)란, 적층 구조의 반도체 소자를 제조함에 있어서, 전 공정에서 형성시킨 층(Layer)과 현 공정을 통해 형성하는 층 간의 정렬상태를 나타내는 지수이다. 또한, 오버레이 측정마크란, 전(前) 공정의 패턴과 마스크 상의 현 공정의 패턴을 정렬하는데 이용된다. 오버레이 측정마크를 이용하여 현 공정 단계에서 형성된 패턴, 즉 감광막패턴과 전 공정 단계에서 웨이퍼 상에 형성되어 있는 패턴 사이에 정확한 오버레이 정렬이 이루어졌는지를 확인한다. 이러한 오버레이 정렬 확인은 오버레이 장비에서 이루어지며, 전 공정과 현 공정의 정렬이 제대로 이루어 지지 않은 경우 웨이퍼를 재작업 하여 노광 및 현상공정을 다시 진행한다. 이때, 오버레이 장비에서 셍싱된 오버레이 측정마크의 보정값이 노광장비에 입력되어 재 노광이 실시된다.
도전층(22)은 키를 형성하기 위한 것으로, 셀영역에서는 미세패턴을 형성하기 위한 도전층(22)이고, 스크라이브라인 영역에서는 얼라인 및 오버레이 키로 사용되는 더미패턴(Dummy Pattern)을 형성하기 위한 도전층(22)이다. 이때, 도전층(22)은 게이트패턴 또는 비트라인패턴을 형성하기 위한 도전층일 수 있다.
이어서, 도전층(22) 상에 감광막패턴(23)을 형성한다. 감광막패턴(23)은 도전층(22) 상에 감광막을 코팅(Coating)하고 노광(Exposure, 정렬이 끝나면 마스크(Mask)의 상이 웨이퍼(기판(21))에 옮겨지도록 자외선에 노출시키는 공정) 및 현상(Development, 마스킹 및 노광공정으로 정의되지 않은 부분의 감광막을 제거하는 공정)으로 패턴 형성지역이 오픈되도록 패터닝하여 형성할 수 있다.
특히, 감광막패턴(23)은 셀영역에 패턴과 스크라이브라인영역에 키를 형성하기 위해 각각 패터닝 될 수 있는데 이때, 스크라이브라인영역의 키 형성지역의 폭(Ｗ2)은 셀영역의 패턴 형성지역의 폭(Ｗ1)에 대해 100％∼120％의 비율을 갖고 형성될 수 있다. 즉, 셀영역의 패턴 형성지역의 폭과 비슷한 폭으로 스크라이브라인영역의 키 형성지역의 폭을 정의함으로써 후속 폴리머 리치가스(Polymer)를 이용한 식각공정에서 리버스 마이크로로딩(Reverse Microloading) 현상을 방지할 수 있다.
도 2b에 도시된 바와 같이, 도전층(22)을 식각하여 셀영역에 패턴(22A)과 스 크라이브라인영역에 키(22B)를 형성한다. 특히, 복수의 더미패턴(22B)은 후속 공정에서 마스크 얼라인(Mask Align) 및 오버레이 리딩(Overlay Reading)에 사용하기 위한 키(Key)로, 키(22B)는 셀영역의 패턴(22A)의 폭(Ｗ1)에 대해 100％∼120％의 비율이 되는 폭(Ｗ2)을 갖고 형성된다. 즉, 셀영역과 유사한 폭을 갖는 키(22B)를 형성함으로써 리버스 마이크로로딩 현상을 방지하여 수직한 프로파일을 형성할 수 있다.
위와 같이, 마스크 제작시 셀 환경과 비슷하도록 키(22B)를 형성함으로써 셀영역과 스크라이브라인영역의 식각 마스크로로딩(Etch Microloading)을 줄여서 키(22B)의 오픈불량(Not Open)을 개선할 수 있다. 또한, 키(22B)의 오픈불량을 방지하여 후속 공정에서 키(22B)를 이용한 마스크 얼라인 및 오버레이 리딩시 오류를 개선할 수 있다. 그리고, 고식각 선택비를 갖는 레시피(폴리머 리치가스를 사용하는 식각공정)를 사용할 수 있어서 식각공정마진을 확보할 수 있다.
도 2a 및 도 2b에 도시된 키(22B)는 랜딩플러그콘택 마스크를 형성하기 위한 더미 게이트패턴 또는 스토리지노드콘택 마스크를 형성하기 위한 더미 비트라인패턴일 수 있다. 즉, 키(22B)는 셀영역의 게이트패턴 및 비트라인패턴과 동시에 형성될 수 있다.
도 3은 본 발명의 실시예예 따른 반도체 소자를 나타내는 단면도이다. 설명의 편의를 위해 도 2a 및 도 2b와 동일한 도면부호를 사용하기로 한다.
도 3에 도시된 바와 같이, 셀영역과 스크라이브라인영역을 갖는 기판(21) 상의 셀영역에는 패턴(22A)을 형성하고, 스크라이브라인영역에는 적어도 패턴(22A)과 동일한 폭을 갖는 키(22B)를 형성한다. 즉, 패턴(22A)의 폭(W1)에 대해 100％∼120％의 비율을 갖는 키(22B)를 형성할 수 있다. 이와 같이, 패턴(22A)의 폭과 적어도 동일한 폭으로 키(22B)를 형성하면, 패턴 형성시 리버스마이크로로딩을 방지하여 패턴 간의 오픈불량 등을 방지할 수 있다.
도 4a 내지 도 4c는 비교예와 본 발명에 따른 반도체 소자의 키(Key)를 비교하기 위한 평면도이다.
도 4a에 도시된 바와 같이, 비교예에서는 하나의 직사각형 모양을 갖는 제1(31) 상에 제1(31)를 덮는 제2키(32)를 형성한다. 이때, 제1(31)는 셀영역의 미세패턴과 달리 넓은 패턴으로 형성되어 식각시 폴리머에 의한 리버스 마이크로로딩현상이 발생되고, 이로 인해 제1키(31)의 오픈불량이 발생하게 된다. 이는 후속 마스크 정렬 및 오버레이 리딩에 치명적인 오류를 일으키는 원인이 된다.
따라서, 본 발명에서는 도 4b에 도시된 바와 같이, 라인/스페이스 구조의 더미 라인(Dummy Line)이 일정간격으로 이격된 복수의 더미패턴으로 이루어진 제1키(41)를 형성하고, 복수의 더미패턴으로 이루어진 제1키를 덮는 하나의 제2키(42)를 형성한다. 이때, 제1키(41)를 이루는 더미패턴은 셀영역의 라인/스페이스 구조와 비슷한 크기로 형성되어, 리버스 마이크로로딩현상으로 방지하여 수직한 프로파 일을 얻을 수 있다.
이때, 더미패턴은 랜딩플러그콘택 마스크를 형성하기 전에 셀영역의 게이트라인과 동시에 형성되는 더미 게이트라인일 수 있고 또는, 스토리지노드콘택 마스크를 형성하기 전에 셀영역의 비트라인과 동시에 형성되는 더미 비트라인일 수 있다.
도 4c에 도시된 바와 같이, 라인/스페이스 구조의 더미 라인(Dummy Line)이 일정간격으로 이격된 복수의 더미패턴으로 이루어진 제1키(51)를 형성하고, 더미패턴으로 이루어진 제1키(51) 상에 제1키(51)의 수직방향으로 일정간격으로 이격된 라인/스페이스 구조의 제2키(52)를 형성한다. 이때, 제1키(51)를 이루는 더미패턴은 셀영역의 라인/스페이스 구조와 비슷한 크기로 형성되어, 리버스 마이크로로딩현상으로 방지하여 수직한 프로파일을 얻을 수 있다.
이때, 더미패턴은 랜딩플러그콘택 마스크를 형성하기 전에 셀영역의 게이트라인과 동시에 형성되는 더미 게이트라인일 수 있고 또는, 스토리지노드콘택 마스크를 형성하기 전에 셀영역의 비트라인과 동시에 형성되는 더미 비트라인일 수 있다.
한편, 본 발명의 실시예에서는 반도체 소자의 키 형성방법에 있어서, 마스크 공정시 기준이 되는 복수의 더미패턴으로 이루어진 키 형성방법에 대하여 설명하였으나, 본 발명의 실시예는 라인타입의 홀 형성 등의 고폴리머가스(High Polymer Chemistry)를 사용하여 극한의 식각선택비를 이용하는 모든 자기정렬콘택 공 정(Self Align Contact Process)에 적용가능하다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 키 디자인방법을 설명하기 위한 단면도,
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 키 디자인방법을 설명하기 위한 공정 단면도,
도 3은 본 발명의 실시예예 따른 반도체 소자를 나타내는 단면도,
도 4a 내지 도 4c는 종래 기술과 본 발명에 따른 반도체 소자의 키(Key)를 비교하기 위한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 도전층
23 : 감광막패턴

Claims (14)

  1. 셀영역과 스크라이브라인영역을 갖는 기판 상에 도전층을 형성하는 단계;
    상기 도전층 상에 일정간격으로 이격된 패턴 형성지역이 오픈된 감광막패턴을 형성하는 단계; 및
    상기 도전층을 식각하여 상기 셀영역에 패턴과 상기 스크라이브라인영역에 키를 형성하되, 상기 셀영역의 패턴과 적어도 동일한 폭을 갖는 제1키를 형성하는 단계
    를 포함하는 반도체 소자의 키 형성방법.
  2. 제1항에 있어서,
    상기 패턴은 게이트패턴 또는 비트라인패턴인 반도체 소자의 키 형성방법.
  3. 제1항에 있어서,
    상기 제1키의 폭은 상기 패턴의 폭에 100％∼120％의 비율을 갖는 반도체 소자의 키 형성방법.
  4. 제1항에 있어서,
    상기 제1키 상에 얼라인 및 오버레이 측정을 위한 제2키를 형성하는 단계를 포함하는 반도체 소자의 키 형성방법.
  5. 제4항에 있어서,
    상기 제2키는 상기 제1키를 모두 덮는 하나의 패턴으로 형성하는 반도체 소자의 키 형성방법.
  6. 제4항에 있어서,
    상기 제2키는 상기 제1키의 수직방향으로 형성되고, 상기 제1키와 적어도 동일한 폭을 갖는 반도체 소자의 키 형성방법.
  7. 제1항에 있어서,
    상기 제1키는 상기 패턴과 동시에 형성하는 반도체 소자의 키 형성방법.
  8. 셀영역과 스크라이브라인영역을 갖는 기판;
    상기 셀영역의 기판 상에 형성된 패턴; 및
    상기 셀영역의 패턴과 적어도 동일한 폭을 갖는 상기 스크라이브라인영역의 제1키
    를 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 패턴은 게이트패턴 또는 비트라인패턴인 반도체 소자.
  10. 제8항에 있어서,
    상기 제1키의 폭은 상기 패턴의 폭에 100％∼120％의 비율을 갖는 반도체 소자.
  11. 제8항에 있어서,
    상기 제1키 상에 형성된 제2키를 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제2키는 상기 제1키를 모두 덮는 하나의 패턴으로 형성된 반도체 소자.
  13. 제11항에 있어서,
    상기 제2키는 상기 제1키의 수직방향으로 형성되고, 상기 제1키와 적어도 동일한 폭을 갖는 반도체 소자.
  14. 제8항에 있어서,
    상기 제1키는 상기 패턴과 동시에 형성하는 반도체 소자.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107773B2 (en) 2018-11-22 2021-08-31 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor chip and method of dicing a semiconductor substrate
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