KR0172557B1 - 중첩마크가 구비된 반도체 장치 - Google Patents

중첩마크가 구비된 반도체 장치 Download PDF

Info

Publication number
KR0172557B1
KR0172557B1 KR1019950004717A KR19950004717A KR0172557B1 KR 0172557 B1 KR0172557 B1 KR 0172557B1 KR 1019950004717 A KR1019950004717 A KR 1019950004717A KR 19950004717 A KR19950004717 A KR 19950004717A KR 0172557 B1 KR0172557 B1 KR 0172557B1
Authority
KR
South Korea
Prior art keywords
box
overlap
semiconductor device
mark
square
Prior art date
Application number
KR1019950004717A
Other languages
English (en)
Other versions
KR960035761A (ko
Inventor
황준
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950004717A priority Critical patent/KR0172557B1/ko
Publication of KR960035761A publication Critical patent/KR960035761A/ko
Application granted granted Critical
Publication of KR0172557B1 publication Critical patent/KR0172557B1/ko

Links

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605Workpiece metrology
    • G03F7/70616Monitoring the printed patterns
    • G03F7/70633Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54453Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446Located in scribe lines

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명은 중첩마크가 구비된 반도체 장치에 관한 것으로, 웨이퍼 상에 형성되는 각 층마다 웨이퍼의 스크라이브 라인 상에 중첩마크를 형성하되, 일정 비율로 그 크기가 작아지는 정사각형의 박스 형태로 적층 하여 원하는 임의의 중첩마크간에 중첩도를 직접적으로 확인할 수 있게 하여 반도체 소자 제조공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

중첩마크가 구비된 반도체 장치
제1도는 종래의 방법에 따라 중첩마크가 구비된 반도체 장치의 평면도.
제2도는 제1도의 중첩마크가 구비된 반도체 장치의 단면도.
제3도와 제4도는 제1도의 중첩마크가 구비된 반도체 장치를 이용하여 중첩도를 측정하는 상태를 도시한 도면.
제5도는 본 발명의 일 실시예에 따른 중첩마크가 구비된 반도체 장치의 평면도.
제6도는 본 발명의 다른 실시예에 따른 중첩마크가 구비된 반도체 장치의 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 웨이퍼 2 : 제1중첩마크
3 : 제2중첩마크 4 ∼ 8 : 제1박스∼제5박스
본 발명은 중첩마크가 구비된 반도체 장치에 관한 것으로서, 특히 웨이퍼의 스크라이브 라인 상에 정사각형으로 돌출 되는 박스 형태의 중첩마크를 형성하고 상기 중첩마크의 상부로 그 크기를 일정한 비율로 작게 하면서 제2 및 제3의 중첩마크를 다수개 형성하여 상기 임의의 중첩마크간의 중첩도를 직접적으로 체크할 수 있도록 한 중첩마크가 구비된 반도체 장치에 관한 것이다.
최근 반도체 장치의 경박단소화 추세에 따라 배선간의 거리가 감소되고, 단차를 증가시키며, 트랜지스터나 캐패시터 등과 같은 단위 소자의 크기도 감소되어 패턴의 미세화가 점차 가속되고 있다.
일반적으로 감광막 패턴 형성을 위한 노광 공정시 사용되는 노광 마스크는 석영 기판에 크롬층이나 알루미늄 등의 광차단막을 도포한 후, 이온 빔 에칭에 의해 광차단막 패턴을 형성한다.
상기 노광 마스크를 사용하여 반도체 기판 상에 소정형상의 패턴을 정확하고 정밀도 있게 형성하기 위해서는 일반적으로 웨이퍼 상에 증착되는 각 층마다 정확한 중첩을 이룰 수 있도록 하기 위해 웨이퍼의 스크라이브 라인 내에 위치하는 중첩마크를 형성한다.
우선, 종래의 중첩마크 형성방법에 따른 중첩도 측정방법에 대해 도면과 함께 설명하면 다음과 같다.
제1도는 종래의 방법에 따라 중첩마크가 구비된 반도체 장치의 평면도이다.
상기 도면에 도시된 바와 같이, 종래의 방법에 따라 중첩마크가 구비된 반도체 장치는 웨이퍼(1)의 스크라이브 라인상부에 두 개의 중첩마크를 형성하되, 정사각형으로 돌출되는 박스형태의 제1중첩마크(2)를 형성한 후, 상기 제1중첩마크(2)와 오버랩(Overlap)되며 제1중첩마크(2)보다 작은 크기의 제2중첩마크(3)를 형성한 것으로서, 그 단면상태를 제2도에 도시된 바와 같다.
제3도와 제4도는 제1도의 중첩마크가 구비된 반도체 장치를 이용하여 중첩도를 측정하는 방법을 도시한 도면이다.
제3도는 웨이퍼의 스크라이브 라인 상에 형성된 제1중첩마크(2)와 제2중첩마크(3)간의 편위차를 측정하여 중첩정확도를 확인하는 방법으로서, 그 편위량은 다음과 같은 식으로 표현된다.
X 축 편위량 = (B-A)/2, Y 축 편위량 = (C-D)/2
여기서 A,B,C,D는 정사각형의 제1중첩마크 각 변으로부터 제1중첩마크(2)의 내부에 위치한 제2중첩마크(3)의 정사각형 각 변에 이르는 거리이고, 상기 거리 A,B,C,D의 측정은 제4A도와 제4B도에 도시한 바와 같이, 중첩마크가 형성된 부위를 따라 빛을 주사하게 되면 신호의 세기 변화를 나타내는 장비를 이용하여 거리를 측정할 수 있다.
즉, 제4a도에서 중첩마크가 구비된 반도체 장치의 상부에서 1-1' 또는 2-2'의 방향을 따라 빛을 주사하게 되면, 제4b도에 도시된 바와 같은 신호가 나타나는데 신호의 강도 변화가 나타나는 부위간의 간격이 바로 측정하고자 하는 A,B,C,D 값이 된다.
상기와 같은 종래의 방법에 따라 중첩마크가 구비된 반도체 장치에 있어서는, 제1중첩마크(2)를 포함하는 층과 제2중첩마크(3)를 포함하는 층간의 중첩도를 체크할 수 있는 것으로서, 상기 제중첩마크(2)와 제2중첩마크(3)를 포함하지 않는 다른 층과의 중첩도를 직접적으로 체크할 수 없는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 웨이퍼의 상부에 형성되는 각 층마다 웨이퍼의 스크라이브 라인 상에 박스 형태의 중첩마크를 크기를 일정한 비율로 달리 하면서 형성하여 상기 각 중첩마크간의 중첩도를 직접적으로 체크할 수 있는 중첩마크가 구비된 반도체 장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 일 실시예는 웨이퍼의 스크라이브 라인에 정사각형으로 돌출되는 제1박스와, 상기 제1박스에 오버랩되며 상기 제1박스보다 작은 정사각형으로 돌출되는 제2박스와, 상기 제2박스에 오버랩되며 제2박스보다 작은 정사각형으로 돌출되는 제3박스로 형성되어, 상기 제1박스와 제2박스 또는 제2박스와 제3박스 또는 제1박스와 제3박스간의 중첩도를 측정할 수 있도록 한 것을 특징으로 하고 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예는 웨이퍼의 스크라이브 라인에 정사각형의 중앙부를 제외한 측면부가 돌출 되는 제1박스와, 상기 제1박스에 오버랩되며 상기 제1박스보다 큰 정사각형의 중앙부를 제외한 측면부가 돌출되는 제2박스와, 상기 제2박스에 오버랩되며 제2박스보다 큰 정사각형의 중앙부를 제외한 측면부가 돌출되는 제3박스로 형성되어, 상기 제1박스와 제2박스 또는 제2박스와 제3박스 또는 제1박스와 제3박스간의 중첩도를 측정할 수 있도록 한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 상세한 설명을 하기로 한다.
제5도와 제6도는 본 발명의 실시예에 따른 중첩마크가 구비된 반도체 장치의 평면도이다.
제5도는 본 발명의 일 실시예에 따른 중첩마크가 구비된 반도체 장치의 평면도로서, 본 발명에 따른 중첩마크(4 - 8)는 웨이퍼(1)의 스크라이브 라인 상에 정사각형으로 돌출 되는 제1박스(4)와, 상기 제1박스(4)와 오버랩되며 상기 제1박스(4)의 크기보다 작은 정사각형으로 돌출되는 제2박스(5)와, 상기 제2박스(5)와 오버랩 되며 상기 제2박스(5)보다 작은 정사각형으로 돌출되는 제3박스(6)로 형성된다.
이때, 상기 제3박스(6)의 상부로 제4박스(7), 제5박스(8) 또는 그 이상의 다수개의 중첩마크를 상기와 동일한 방법으로 형성시킬 수 있다.
상기 본 발명의 일 실시예에 따라 형성된 중첩마크가 구비된 반도체 장치의 단면상태는 제6도에 도시되어 있는 바와 같이, 상부로 갈수록 일정비율로 크기가 작은 박스-인-박스 형태로 적층되어 있다.
상기와 같이 중첩마크가 구비된 반도체 장치에서의 중첩마크간의 편위량 측정은 종래의 방법과 동일하게 측정장비를 이용하여 할 수 있다.
즉, 측정장비를 사용하여 레이저를 중첩마크가 구비된 반도체 장치에 주사하면 중첩마크의 패턴 에지(edge)에 의한 신호를 얻어 원하는 중첩마크간의 중첩도를 체크할 수 있다.
임의의 중첩마크간 중첩도 측정을 위한 편위량은 다음과 같이 얻어진다.
제1박스와 제2박스간의 편위량 = (a-a')/2
제2박스와 제5박스간의 치우침량 = (b-b')/2 (제6도 참조)
따라서, 본 발명의 방법에 따른 중첩마크가 구비된 반도체 장치에 있어서는 웨이퍼에 형성된 다수의 층에 있어서, 각 층에 형성된 중첩마크간의 중첩도를 직접적으로 체크할 수 있다.
제7도는 본 발명의 다른 실시예를 도시한 도면으로서, 중첩마크가 구비된 반도체 장치는 웨이퍼상의 스크라이브 라인 상에 정사각형의 중앙부를 제외한 측면부가 돌출되는 제1박스(4')와, 상기 제1박스(4')에 오버랩되며 상기 제1박스(4')보다 큰 정사각형의 중앙부를 제외한 측면부가 돌출되는 제2박스(5')와, 상기 제2박스(5')에 오버랩되며 제2박스(5')보다 큰 정사각형의 중앙부를 제외한 측면부가 돌출되는 제3박스(6')로 형성되어, 상기 제1박스(4')와 제2박스(5') 또는 제2박스(5')와 제3박스(6') 또는 제1박스(4')와 제3박스(6')간의 중첩도를 측정할 수 있도록 되어 있다.
여기서도 상기 실시예와 동일하게, 상기 제3박스(6')의 상부로 제4박스(7'), 제5박스(8')또는 그 이상의 다수개의 중첩마크를 상기와 동일한 방법으로 형성시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 중첩마크가 구비된 반도체 장치는 웨이퍼 상에 형성되는 각 층마다 웨이퍼의 스크라이브 라인 상에 중첩마크를 형성하되, 일정비율로 그 크기가 작아지는 정사각형의 박스 형태로 적층하여 원하는 임의의 중첩마크간에 중첩도를 직접적으로 확인할 수 있게 하여 반도체 소자 제조공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (6)

  1. 웨이퍼의 스크라이브 라인에 정사각형으로 돌출되는 제1박스와, 상기 제1박스에 오버랩 되며 상기 제1박스보다 작은 정사각형으로 돌출되는 제2박스와, 상기 제2박스에 오버랩되며 제2박스보다 작은 정사각형으로 돌출되는 제3박스로 형성되어, 상기 제1박스와 제2박스 또는 제2박스와 제3박스 또는 제1박스와 제3박스간의 중첩도를 측정할 수 있는 것을 특징으로 하는 중첩마크가 구비된 반도체 장치.
  2. 상기 제1항에 있어서, 상기 제1박스와 제2박스 및 제3박스는 반도체소자의 스크라이브라인 상에 형성되는 것을 특징으로 하는 중첩마크가 구비된 반도체 장치.
  3. 상기 제1항에 있어서, 제3박스의 상부로 제4박스 및 제5박스가 형성되는 것을 특징으로 하는 중첩마크가 구비된 반도체 장치.
  4. 웨이퍼의 스크라이브 라인에 정사각형의 중앙부를 제외한 측면부가 돌출되는 제1박스와, 상기 제1박스에 오버랩 되며 상기 제1박스보다 큰 정사각형의 중앙부를 제외한 측면부가 돌출되는 제2박스와, 상기 제2박스에 오버랩 되며 제2박스보다 큰 정사각형의 중앙부를 제외한 측면부가 돌출되는 제3박스로 형성되어, 상기 제1박스와 제2박스 또는 제2박스와 제3박스 또는 제1박스와 제3박스간의 중첩도를 측정할 수 있는 것을 특징으로 하는 중첩마크가 구비된 반도체 장치.
  5. 제4항에 있어서, 상기 제1박스와 제2박스 및 제3박스는 반도체소자의 스크라이브 라인 상에 형성되는 것을 특징으로 하는 중첩마크가 구비된 반도체 장치.
  6. 제4항에 있어서, 제3박스의 상부로 제4박스 및 제5박스가 형성되는 것을 특징으로 하는 중첩마크가 구비된 반도체 장치.
KR1019950004717A 1995-03-08 1995-03-08 중첩마크가 구비된 반도체 장치 KR0172557B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950004717A KR0172557B1 (ko) 1995-03-08 1995-03-08 중첩마크가 구비된 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950004717A KR0172557B1 (ko) 1995-03-08 1995-03-08 중첩마크가 구비된 반도체 장치

Publications (2)

Publication Number Publication Date
KR960035761A KR960035761A (ko) 1996-10-24
KR0172557B1 true KR0172557B1 (ko) 1999-03-30

Family

ID=19409414

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950004717A KR0172557B1 (ko) 1995-03-08 1995-03-08 중첩마크가 구비된 반도체 장치

Country Status (1)

Country Link
KR (1) KR0172557B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990031404A (ko) * 1997-10-10 1999-05-06 윤종용 다중 레이어 사이의 미스얼라인 측정방법
US11107773B2 (en) 2018-11-22 2021-08-31 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor chip and method of dicing a semiconductor substrate

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100542692B1 (ko) * 1998-06-30 2006-04-06 주식회사 하이닉스반도체 중첩오차 측정마크

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990031404A (ko) * 1997-10-10 1999-05-06 윤종용 다중 레이어 사이의 미스얼라인 측정방법
US11107773B2 (en) 2018-11-22 2021-08-31 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor chip and method of dicing a semiconductor substrate
US11710706B2 (en) 2018-11-22 2023-07-25 Samsung Electronics Co., Ltd. Method of dicing a semiconductor substrate having a scribe lane defined therein

Also Published As

Publication number Publication date
KR960035761A (ko) 1996-10-24

Similar Documents

Publication Publication Date Title
US5766809A (en) Method for testing overlay in a semiconductor device utilizing inclined measuring mark
US8143731B2 (en) Integrated alignment and overlay mark
US5868560A (en) Reticle, pattern transferred thereby, and correction method
KR100519252B1 (ko) 오버레이 마크, 오버레이 마크 형성방법 및 오버레이측정방법
KR101906098B1 (ko) 오버레이 마크 및 이를 이용한 오버레이 계측방법 및 반도체 디바이스 제조방법
US5128283A (en) Method of forming mask alignment marks
US6083807A (en) Overlay measuring mark and its method
KR0168772B1 (ko) 포토마스크 및 그를 이용한 반도체 장치 제조 방법
US5498877A (en) Method of manufacturing semiconductor device using measurement mark pattern
KR100392744B1 (ko) 반도체 장치, 그 제조에 이용하는 포토마스크, 및 그 중첩정밀도 향상 방법
KR0172557B1 (ko) 중첩마크가 구비된 반도체 장치
US7136520B2 (en) Method of checking alignment accuracy of patterns on stacked semiconductor layers
JPS5846054B2 (ja) フオトマスク
KR100663347B1 (ko) 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법
KR101067860B1 (ko) 멀티오버레이 측정마크 및 그 형성 방법
US7670922B2 (en) Method of measuring alignment of measurement pattern
KR100197981B1 (ko) 반도체소자의 마스크 정렬 측정방법
KR0170892B1 (ko) 중첩도 측정마크 및 그 제조방법
KR960007621B1 (ko) 반도체 소자의 중첩 오차 보정방법
JPH1174189A (ja) マスクの位置ずれ検出用マーク
KR100608385B1 (ko) 반도체 소자 제조용 중첩도 측정 패턴
KR100352836B1 (ko) 반도체 소자의 중첩 정밀도 측정 마크
KR100283483B1 (ko) 중첩도 측정용 타겟 제조 방법
KR20000020311A (ko) 노광 렌즈의 수차 효과가 고려된 오버레이 버니어
US6730528B1 (en) Mask set for measuring an overlapping error and method of measuring an overlapping error using the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060920

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee