JPH10256324A - 半導体ウェーハ、半導体装置の製造方法及びｉｃカード - Google Patents
半導体ウェーハ、半導体装置の製造方法及びｉｃカードInfo
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Abstract
(57)【要約】
【課題】 製品テストのテスト条件が解読されずセキュ
リティの高い半導体装置が形成される半導体ウェーハ及
び半導体装置の製造方法及びこの半導体装置を利用した
ＩＣカードを提供する。 【解決手段】 半導体ウェーハ１はスクライブライン３
上に形成されたテスト用パッド５を介してＲＯＭの内部
回路のテストが行われる。テスト用パッド５は前記スク
ライブライン３に沿って切断されるときに破壊される。
半導体ウェーハ１を切断・分離後テスト用パッド５は破
壊されてしまうので、ＲＯＭテストは、半導体ウエーハ
のスクラブライン３にしたがって切断されてから後は出
来ない。したがって、高度の機密性を保つことができ
る。
リティの高い半導体装置が形成される半導体ウェーハ及
び半導体装置の製造方法及びこの半導体装置を利用した
ＩＣカードを提供する。 【解決手段】 半導体ウェーハ１はスクライブライン３
上に形成されたテスト用パッド５を介してＲＯＭの内部
回路のテストが行われる。テスト用パッド５は前記スク
ライブライン３に沿って切断されるときに破壊される。
半導体ウェーハ１を切断・分離後テスト用パッド５は破
壊されてしまうので、ＲＯＭテストは、半導体ウエーハ
のスクラブライン３にしたがって切断されてから後は出
来ない。したがって、高度の機密性を保つことができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＯＭ(Read Only
Memory)を有する半導体装置に係り、とくにＲＯＭテス
トを行うときに用いられるテスト端子（以下、テスト用
パッドという）に関するものである。
Memory)を有する半導体装置に係り、とくにＲＯＭテス
トを行うときに用いられるテスト端子（以下、テスト用
パッドという）に関するものである。
【０００２】
【従来の技術】従来シリコンウェーハなどの半導体ウェ
ーハは、スクライブライン（スクライブ領域）に沿って
切断され複数のチップに分離される。このチップは、そ
れぞれパッケージングなどの処理を行って半導体装置と
して製品化される。製品化されるまでにはその前後まで
にダイソータテストや製品テストなど幾つかのテストが
行われるのが通常である。図９は、従来の半導体ウェー
ハの部分的な平面図である。半導体ウェーハ１には、最
終的にチップに分離される製品領域２が複数配置されて
いる。製品領域２間にはスクライブ領域３が形成されて
いる。製品領域２にはＲＯＭなどの集積回路からなる内
部回路が形成されている。また、製品領域には外部回路
と電気的に接続するためのアルミニウムなどからなるパ
ッド４が複数形成されている。パッド４は、内部回路と
電気的に接続されており、例えば、製品領域２の周辺部
に配置されている。パッド４には、入出力用パッド４
１、４２、４３とともに、テスト用パッド４０も形成配
置されている。
ーハは、スクライブライン（スクライブ領域）に沿って
切断され複数のチップに分離される。このチップは、そ
れぞれパッケージングなどの処理を行って半導体装置と
して製品化される。製品化されるまでにはその前後まで
にダイソータテストや製品テストなど幾つかのテストが
行われるのが通常である。図９は、従来の半導体ウェー
ハの部分的な平面図である。半導体ウェーハ１には、最
終的にチップに分離される製品領域２が複数配置されて
いる。製品領域２間にはスクライブ領域３が形成されて
いる。製品領域２にはＲＯＭなどの集積回路からなる内
部回路が形成されている。また、製品領域には外部回路
と電気的に接続するためのアルミニウムなどからなるパ
ッド４が複数形成されている。パッド４は、内部回路と
電気的に接続されており、例えば、製品領域２の周辺部
に配置されている。パッド４には、入出力用パッド４
１、４２、４３とともに、テスト用パッド４０も形成配
置されている。
【０００３】従来の半導体装置に対するテスト、すなわ
ち、ＩＣテストは、図９で示すようにパッド４は、テス
ト用４０にしても入出力用４１、４２、４３にしてもス
クライブライン３の内側、すなわち、製品領域２にあ
る。製品を作る工程において、ダイソータテストでは、
パッド４に針をあて、製品テストではボンディングを行
なった半導体装置のパッドから、電圧、信号を入力し、
適当なパッドより出力を取り出し、ダイソーテストや製
品テストと原則１回以上テストを行っている。特に製品
領域２の中のＲＯＭをテストする場合も他のテストと同
じ工程中で行われる。従って、ウェハのスクライブ後に
製品化し、市場に出た製品で、製品テストのテスト条件
が何等かの形で解読されれば、第三者でもＲＯＭテスト
条件を実現すれば、ＲＯＭの中味を読むことが可能であ
る。とくに、電子決済用の半導体装置では、ＲＯＭの中
味を解読されて悪用される危険性がでてくる。
ち、ＩＣテストは、図９で示すようにパッド４は、テス
ト用４０にしても入出力用４１、４２、４３にしてもス
クライブライン３の内側、すなわち、製品領域２にあ
る。製品を作る工程において、ダイソータテストでは、
パッド４に針をあて、製品テストではボンディングを行
なった半導体装置のパッドから、電圧、信号を入力し、
適当なパッドより出力を取り出し、ダイソーテストや製
品テストと原則１回以上テストを行っている。特に製品
領域２の中のＲＯＭをテストする場合も他のテストと同
じ工程中で行われる。従って、ウェハのスクライブ後に
製品化し、市場に出た製品で、製品テストのテスト条件
が何等かの形で解読されれば、第三者でもＲＯＭテスト
条件を実現すれば、ＲＯＭの中味を読むことが可能であ
る。とくに、電子決済用の半導体装置では、ＲＯＭの中
味を解読されて悪用される危険性がでてくる。
【０００４】
【発明が解決しようとする課題】最近の半導体装置の発
展にともない、これを用いる電子決済（electronic tra
nsaction) の実用化が可能になった。電子決済が実用化
されるとエレクトロニックコマーズ（ＥＣ；電子商取
引）においては、ネットワークを通じて瞬時に決済が行
えるという大きなメリットが生まれる。電子決済が社会
的に受け入れられ普及していくためにはこれに対応でき
る社会制度をどのように構築するかの問題があるが、と
くに技術開発は大きな問題である。技術開発で重要なも
のはセキュリティ技術である。インターネットにおける
セキュリティの問題として重要なことは、「盗み見」、
「改ざん」、「成り済まし」、「しらばくれ」の４つで
ある。「盗み見」は、ネットワークの途中で重要な情報
が第三者に知られてしまうことであり、電子決済におい
ては、カード番号情報が他人に知られて不正使用される
場合である。「改ざん」は、ネットワークの途中で重要
な情報が書き直されてしまうことであり、電子決済では
口座間での貨幣価値の移動を指示するときに振り込み先
の口座が書き直されてしまう場合や、電子マネーの送金
において送金金額が書き直されてしまう場合である。
「成り済ます」は、顔の見えないネットワークにおい
て、他人に成り済まして情報を送ることであり、電子決
済においては社会的に信用のある小売店であると偽って
消費者から電子マネーを送金させ、これを詐取する場合
である。「しらばくれ」は、電子マネーを受けとったの
に受けとったのは自分ではないと否認することや、電子
決済においては小売店から商品送付を受けた後受けとっ
ていないとしらばくれる場合である。
展にともない、これを用いる電子決済（electronic tra
nsaction) の実用化が可能になった。電子決済が実用化
されるとエレクトロニックコマーズ（ＥＣ；電子商取
引）においては、ネットワークを通じて瞬時に決済が行
えるという大きなメリットが生まれる。電子決済が社会
的に受け入れられ普及していくためにはこれに対応でき
る社会制度をどのように構築するかの問題があるが、と
くに技術開発は大きな問題である。技術開発で重要なも
のはセキュリティ技術である。インターネットにおける
セキュリティの問題として重要なことは、「盗み見」、
「改ざん」、「成り済まし」、「しらばくれ」の４つで
ある。「盗み見」は、ネットワークの途中で重要な情報
が第三者に知られてしまうことであり、電子決済におい
ては、カード番号情報が他人に知られて不正使用される
場合である。「改ざん」は、ネットワークの途中で重要
な情報が書き直されてしまうことであり、電子決済では
口座間での貨幣価値の移動を指示するときに振り込み先
の口座が書き直されてしまう場合や、電子マネーの送金
において送金金額が書き直されてしまう場合である。
「成り済ます」は、顔の見えないネットワークにおい
て、他人に成り済まして情報を送ることであり、電子決
済においては社会的に信用のある小売店であると偽って
消費者から電子マネーを送金させ、これを詐取する場合
である。「しらばくれ」は、電子マネーを受けとったの
に受けとったのは自分ではないと否認することや、電子
決済においては小売店から商品送付を受けた後受けとっ
ていないとしらばくれる場合である。
【０００５】これらの問題は、早晩技術開発の進展によ
って解決可能であり、電子決済と電子マネーに関する問
題の相対的な重点は社会制度へと移っていく。さらに、
電子決済や電子マネーが社会的に受容されるようになる
には、「セキュリティ（安全）」から「コンフォート
（安心）」へのパラダイム転換を図る必要がある（NIKK
EI ELECTRONICIS 1996.12.16 pp171-181参照) 。このセ
キュリティが守られるためには、ＩＣやＬＳＩなどの半
導体装置の内容が他人に知られないようにすることが重
要であり、とくに市場に出た半導体装置の製品で、製品
テストのテスト条件が何等かの形で解読され、第三者で
もＲＯＭテスト条件を実現すれば、ＲＯＭの中味を読む
ことが可能になるので電子決済用の半導体装置では、Ｒ
ＯＭの中味を解読されて悪用される危険性を無くす必要
がある。本発明は、このような事情によりなされたもの
であり、製品テストのテスト条件が解読されずセキュリ
ティの高い半導体装置が形成される半導体ウェーハ及び
半導体装置の製造方法を提供する。
って解決可能であり、電子決済と電子マネーに関する問
題の相対的な重点は社会制度へと移っていく。さらに、
電子決済や電子マネーが社会的に受容されるようになる
には、「セキュリティ（安全）」から「コンフォート
（安心）」へのパラダイム転換を図る必要がある（NIKK
EI ELECTRONICIS 1996.12.16 pp171-181参照) 。このセ
キュリティが守られるためには、ＩＣやＬＳＩなどの半
導体装置の内容が他人に知られないようにすることが重
要であり、とくに市場に出た半導体装置の製品で、製品
テストのテスト条件が何等かの形で解読され、第三者で
もＲＯＭテスト条件を実現すれば、ＲＯＭの中味を読む
ことが可能になるので電子決済用の半導体装置では、Ｒ
ＯＭの中味を解読されて悪用される危険性を無くす必要
がある。本発明は、このような事情によりなされたもの
であり、製品テストのテスト条件が解読されずセキュリ
ティの高い半導体装置が形成される半導体ウェーハ及び
半導体装置の製造方法を提供する。
【０００６】
【課題を解決するための手段】本発明は、このような課
題を解決するために、スクライブライン上に形成された
テスト用パッドを介してＲＯＭの内部回路のテストが行
われる半導体ウェーハを特徴とし、前記テスト用パッド
は、前記スクライブラインに沿って切断されるときに破
壊されることを特徴とする。半導体ウェーハを切断・分
離後テスト用パッドは破壊されてしまうので、ＲＯＭテ
ストは、半導体ウエーハのスクラブラインにしたがって
切断されてから後は出来ず、したがって、高度の機密性
を保つことができる。すなわち、本発明の半導体ウェー
ハは、表面領域に形成されたＲＯＭを有する製品領域
と、表面に形成されたスクライブラインと、前記スクラ
イブライン上に形成されたテストパッドとを備え、前記
テストパッドを介して前記ＲＯＭの内部回路のテストが
行われることを特徴とする。前記テスト用パッドは、前
記スクライブラインに沿って切断されるときに破壊され
るように配置されているようにしても良い。前記テスト
用パッドは、前記スクライブラインの略中央に配置され
ているようにしても良い。
題を解決するために、スクライブライン上に形成された
テスト用パッドを介してＲＯＭの内部回路のテストが行
われる半導体ウェーハを特徴とし、前記テスト用パッド
は、前記スクライブラインに沿って切断されるときに破
壊されることを特徴とする。半導体ウェーハを切断・分
離後テスト用パッドは破壊されてしまうので、ＲＯＭテ
ストは、半導体ウエーハのスクラブラインにしたがって
切断されてから後は出来ず、したがって、高度の機密性
を保つことができる。すなわち、本発明の半導体ウェー
ハは、表面領域に形成されたＲＯＭを有する製品領域
と、表面に形成されたスクライブラインと、前記スクラ
イブライン上に形成されたテストパッドとを備え、前記
テストパッドを介して前記ＲＯＭの内部回路のテストが
行われることを特徴とする。前記テスト用パッドは、前
記スクライブラインに沿って切断されるときに破壊され
るように配置されているようにしても良い。前記テスト
用パッドは、前記スクライブラインの略中央に配置され
ているようにしても良い。
【０００７】前記表面領域には前記製品領域が複数形成
され、かつ各製品領域は、それぞれ互いに前記スクライ
ブラインによって隔てられており、各ＲＯＭチップの前
記テスト用パッドは、それぞれ隣接する前記スクライブ
ラインに配置されているようにしても良い。前記製品領
域にはテストを制御する回路が配置され、前記ＲＯＭの
内部回路は、この制御回路を介して前記テスト用パッド
に電気的に接続されているようにしても良い。前記半導
体ウェーハ表面領域の前記製品領域には前記制御回路に
接続された拡散領域が形成され、この拡散領域は、スク
ライブラインまで延在して前記テスト用パッドと接続さ
れているようにしても良い。前記製品領域の拡散領域
は、抵抗を介してグランドに接続されているようにして
も良い。前記半導体ウェーハ表面領域上において、前記
製品領域には前記制御回路に接続されたポリシリコン配
線が形成され、このポリシリコン配線は、スクライブラ
インまで延在して前記テスト用パッドと接続されている
ようにしても良い。前記製品領域のポリシリコンは、抵
抗を介してグランドに接続されているようにしても良
い。前記テスト用パッドは、半導体評価装置のテスト回
路と入出力信号のやりとりをし、かつテストコードの入
力信号を受けるようにしても良い。前記製品領域には、
それぞれ対応する複数のテスト用パッドを有し、それぞ
れの製品領域に対応する前記複数のテスト用パッドの各
テスト用パッドは、前記入出力信号及び前記テストコー
ドの入力信号のいずれかを入出力するようにしても良
い。前記製品領域には複数のＲＯＭが形成されているよ
うにしても良い。
され、かつ各製品領域は、それぞれ互いに前記スクライ
ブラインによって隔てられており、各ＲＯＭチップの前
記テスト用パッドは、それぞれ隣接する前記スクライブ
ラインに配置されているようにしても良い。前記製品領
域にはテストを制御する回路が配置され、前記ＲＯＭの
内部回路は、この制御回路を介して前記テスト用パッド
に電気的に接続されているようにしても良い。前記半導
体ウェーハ表面領域の前記製品領域には前記制御回路に
接続された拡散領域が形成され、この拡散領域は、スク
ライブラインまで延在して前記テスト用パッドと接続さ
れているようにしても良い。前記製品領域の拡散領域
は、抵抗を介してグランドに接続されているようにして
も良い。前記半導体ウェーハ表面領域上において、前記
製品領域には前記制御回路に接続されたポリシリコン配
線が形成され、このポリシリコン配線は、スクライブラ
インまで延在して前記テスト用パッドと接続されている
ようにしても良い。前記製品領域のポリシリコンは、抵
抗を介してグランドに接続されているようにしても良
い。前記テスト用パッドは、半導体評価装置のテスト回
路と入出力信号のやりとりをし、かつテストコードの入
力信号を受けるようにしても良い。前記製品領域には、
それぞれ対応する複数のテスト用パッドを有し、それぞ
れの製品領域に対応する前記複数のテスト用パッドの各
テスト用パッドは、前記入出力信号及び前記テストコー
ドの入力信号のいずれかを入出力するようにしても良
い。前記製品領域には複数のＲＯＭが形成されているよ
うにしても良い。
【０００８】また、本発明の半導体装置の製造方法は、
表面領域に形成され、ＲＯＭを有する製品領域と、表面
に形成されたスクライブラインと、前記スクライブライ
ン上に形成されたテスト用パッドとを備えた半導体ウェ
ーハを形成する工程と、前記テスト用パッドを介して前
記ＲＯＭの中で書き込み可能なＲＯＭに対し書き込みが
可能か否かの第１のテストを行う工程と、前記半導体ウ
ェーハの前記書き込み可能なＲＯＭに対し書き込みを行
う工程と、前記テスト用パッドを介して前記半導体ウェ
ーハの前記書き込み可能なＲＯＭに対し前記第１のテス
トに基づく書き込みが行われたか否かの第２のテストを
行う工程と、前記スクライブラインに沿って前記半導体
ウェーハを切断し、前記製品領域をそれぞれチップに分
離する工程と、前記チップをパッケージングして製品を
形成する工程とを備えていることを特徴とする。前記半
導体ウェーハを形成する工程において、前記半導体ウェ
ーハの表面領域に前記製品領域から前記スクライブライ
ンにわたる拡散領域を形成し、この拡散領域が前記テス
ト用パッドと前記ＲＯＭとを電気的に接続するように構
成しても良い。本発明のＩＣカードは、前記半導体ウェ
ーハをスクライブラインに沿って分離した半導体チップ
と、前記半導体チップを搭載した略長方形状の弾性カー
ドとを具備していることを特徴とする。
表面領域に形成され、ＲＯＭを有する製品領域と、表面
に形成されたスクライブラインと、前記スクライブライ
ン上に形成されたテスト用パッドとを備えた半導体ウェ
ーハを形成する工程と、前記テスト用パッドを介して前
記ＲＯＭの中で書き込み可能なＲＯＭに対し書き込みが
可能か否かの第１のテストを行う工程と、前記半導体ウ
ェーハの前記書き込み可能なＲＯＭに対し書き込みを行
う工程と、前記テスト用パッドを介して前記半導体ウェ
ーハの前記書き込み可能なＲＯＭに対し前記第１のテス
トに基づく書き込みが行われたか否かの第２のテストを
行う工程と、前記スクライブラインに沿って前記半導体
ウェーハを切断し、前記製品領域をそれぞれチップに分
離する工程と、前記チップをパッケージングして製品を
形成する工程とを備えていることを特徴とする。前記半
導体ウェーハを形成する工程において、前記半導体ウェ
ーハの表面領域に前記製品領域から前記スクライブライ
ンにわたる拡散領域を形成し、この拡散領域が前記テス
ト用パッドと前記ＲＯＭとを電気的に接続するように構
成しても良い。本発明のＩＣカードは、前記半導体ウェ
ーハをスクライブラインに沿って分離した半導体チップ
と、前記半導体チップを搭載した略長方形状の弾性カー
ドとを具備していることを特徴とする。
【０００９】
【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態を説明する。本発明は、スクライブラインに
形成され、チップ形成領域のテスト制御回路に接続され
た拡散領域に接続されたテスト用パッドを介して前記Ｒ
ＯＭの内部回路のテストが行われる高度の機密性を有す
る半導体ウェーハを特徴とする。そして、テスト用パッ
ドは、スクライブラインに沿って切断されるときに破壊
されるように配置されている。まず、図１乃至図５を参
照して第１の実施例を説明する。図１は、半導体ウェー
ハの平面図、図２は、図１に示されたＡ領域の拡大平面
図である。図１に示すように、シリコン半導体などのウ
ェーハ１の主面には、複数のチップ形成領域（以下、製
品領域という）２が繰り返し形成されている。この領域
間にはスクライブライン（スクライブ領域）３が形成さ
れており、ウェーハ１は、ウェーハ表面のスクライブラ
インに沿ってダイヤモンド刃のカッターやレーザビーム
で切断され、１つ１つのチップに分離される。
実施の形態を説明する。本発明は、スクライブラインに
形成され、チップ形成領域のテスト制御回路に接続され
た拡散領域に接続されたテスト用パッドを介して前記Ｒ
ＯＭの内部回路のテストが行われる高度の機密性を有す
る半導体ウェーハを特徴とする。そして、テスト用パッ
ドは、スクライブラインに沿って切断されるときに破壊
されるように配置されている。まず、図１乃至図５を参
照して第１の実施例を説明する。図１は、半導体ウェー
ハの平面図、図２は、図１に示されたＡ領域の拡大平面
図である。図１に示すように、シリコン半導体などのウ
ェーハ１の主面には、複数のチップ形成領域（以下、製
品領域という）２が繰り返し形成されている。この領域
間にはスクライブライン（スクライブ領域）３が形成さ
れており、ウェーハ１は、ウェーハ表面のスクライブラ
インに沿ってダイヤモンド刃のカッターやレーザビーム
で切断され、１つ１つのチップに分離される。
【００１０】次に、この製品領域２とその間のスクライ
ブライン３の詳細を図２を参照して説明する。半導体ウ
ェーハ１には、最終的にチップに分離される製品領域２
が繰り返し複数配置されている。製品領域２間にはスク
ライブ領域３が形成されている。製品領域２（チップ）
にはＲＯＭなどの集積回路からなる内部回路が形成され
ている。また、製品領域２には外部回路と電気的に接続
するためのアルミニウムなどからなる入出力用パッド
（端子）４１、４２、４３・・・が複数形成されてい
る。入出力用パッド４１、４２、４３・・・は、内部回
路と電気的に接続されており、例えば、製品領域２の周
辺部に配置されている。入出力パッドとともにテスト用
パッド５も必要である。本発明は、テスト用パッド５の
半導体ウェーハにおける配置に特徴がある。すなわち、
ＩＣテストに必要なテスト用パッド５は、製品領域２に
隣接するスクライブ領域（スクライブライン）３上に形
成されている。この実施例におけるパッドは、インプッ
ト、アウトプット共通の端子である。ＲＯＭテストを開
始するコードを入力すると、テスト制御回路（図３に示
す９）がテスト開始コードを認識して、ＲＯＭ（図３に
示す１０）の中味の払い出しを開始する。ＲＯＭテスト
の終了は、テストコードで約束された条件が成立した
時、テスト用パッド（ＲＯＭ端子）５に前記制御回路か
ら出力されるＲＯＭテスト終了コードを計測系が認識し
て判定とテスト終了をする。
ブライン３の詳細を図２を参照して説明する。半導体ウ
ェーハ１には、最終的にチップに分離される製品領域２
が繰り返し複数配置されている。製品領域２間にはスク
ライブ領域３が形成されている。製品領域２（チップ）
にはＲＯＭなどの集積回路からなる内部回路が形成され
ている。また、製品領域２には外部回路と電気的に接続
するためのアルミニウムなどからなる入出力用パッド
（端子）４１、４２、４３・・・が複数形成されてい
る。入出力用パッド４１、４２、４３・・・は、内部回
路と電気的に接続されており、例えば、製品領域２の周
辺部に配置されている。入出力パッドとともにテスト用
パッド５も必要である。本発明は、テスト用パッド５の
半導体ウェーハにおける配置に特徴がある。すなわち、
ＩＣテストに必要なテスト用パッド５は、製品領域２に
隣接するスクライブ領域（スクライブライン）３上に形
成されている。この実施例におけるパッドは、インプッ
ト、アウトプット共通の端子である。ＲＯＭテストを開
始するコードを入力すると、テスト制御回路（図３に示
す９）がテスト開始コードを認識して、ＲＯＭ（図３に
示す１０）の中味の払い出しを開始する。ＲＯＭテスト
の終了は、テストコードで約束された条件が成立した
時、テスト用パッド（ＲＯＭ端子）５に前記制御回路か
ら出力されるＲＯＭテスト終了コードを計測系が認識し
て判定とテスト終了をする。
【００１１】本発明では、このテスト用パッド５を介し
てダイソーテストや製品テストとをウェーハ１の状態の
ときに行っている。そして、半導体ウェーハ１をスクラ
イブライン３に沿って切断してチップを分離したときに
は、テスト用パッドは消失しているので、製品化し、市
場に出た半導体装置は、ＲＯＭの中味を知られることが
ない。特に電子決済用の半導体装置では、ＲＯＭの中味
を解読されて悪用される危険性がなくなる。図２の製品
領域（チップ形成領域）２には、それぞれ４個のパッド
が形成され、その内の１つがテスト用であるが、通常、
チップには６０〜１００個程度のパッドを形成し、その
内テスト用には、１〜数個を用いる。図３は、図２に記
載された半導体ウェーハ１に形成されたテスト用パッド
（ＲＯＭテスト端子）５の詳細を模式的に示す拡大した
ブロック平面図である。製品領域２にはＲＯＭ１０及び
ＲＯＭテストを制御するテスト制御回路９が形成され、
両者は、拡散、ポリシリコンなどからなる信号ライン１
２により接続されている。スクライブ領域３にはテスト
用パッド５が形成されている。製品領域２とスクライブ
領域３の両領域にまたがるように半導体ウェーハ１の表
面領域に拡散領域７が形成されている。拡散領域７は、
例えば、ＡｓやＰなどの不純物イオンを注入して形成さ
れ、テスト制御回路９とテスト用パッド５をとを接続す
る信号ラインに使用される。拡散領域７とテスト用パッ
ド５とは、絶縁膜（図示しない）のコンタクト孔６を介
して接続されている。
てダイソーテストや製品テストとをウェーハ１の状態の
ときに行っている。そして、半導体ウェーハ１をスクラ
イブライン３に沿って切断してチップを分離したときに
は、テスト用パッドは消失しているので、製品化し、市
場に出た半導体装置は、ＲＯＭの中味を知られることが
ない。特に電子決済用の半導体装置では、ＲＯＭの中味
を解読されて悪用される危険性がなくなる。図２の製品
領域（チップ形成領域）２には、それぞれ４個のパッド
が形成され、その内の１つがテスト用であるが、通常、
チップには６０〜１００個程度のパッドを形成し、その
内テスト用には、１〜数個を用いる。図３は、図２に記
載された半導体ウェーハ１に形成されたテスト用パッド
（ＲＯＭテスト端子）５の詳細を模式的に示す拡大した
ブロック平面図である。製品領域２にはＲＯＭ１０及び
ＲＯＭテストを制御するテスト制御回路９が形成され、
両者は、拡散、ポリシリコンなどからなる信号ライン１
２により接続されている。スクライブ領域３にはテスト
用パッド５が形成されている。製品領域２とスクライブ
領域３の両領域にまたがるように半導体ウェーハ１の表
面領域に拡散領域７が形成されている。拡散領域７は、
例えば、ＡｓやＰなどの不純物イオンを注入して形成さ
れ、テスト制御回路９とテスト用パッド５をとを接続す
る信号ラインに使用される。拡散領域７とテスト用パッ
ド５とは、絶縁膜（図示しない）のコンタクト孔６を介
して接続されている。
【００１２】インプット、アウトプット共通の端子であ
るスクライブライン３上のテスト用パッド５から拡散領
域７を介してテスト制御回路９にテスト開始コードが入
力される。前記拡散領域７の製品領域２の部分は、拡
散、ポリシリコンなどの抵抗８を介して、グランドに接
地されている。テスト用パッド５側は、この接地抵抗８
を考慮した計測テスト回路（図５に示すテスト回路１
５）が構築される。テスト開始コードが認識されると、
テスト用パッド５は、出力端子となりＲＯＭデータが払
い出しされる。ＲＯＭテストは、テストコードで約束さ
れた条件が成立した時、テスト用パッド５にテスト制御
回路９から出力されるＲＯＭテスト終了コードを計測系
が認識して判定によりテストを終了する。抵抗８は、半
導体ウェーハ１のスクライブ後にチップに対して回路的
にＲＯＭ端子が悪さをしないために拡散領域（信号ライ
ン）７を接地する。また、抵抗８は、スクライブ前は前
記計測テスト回路の構成の一部となる。拡散領域７は、
制御回路９の能動素子１８、２４（図５参照）に接続さ
れる。
るスクライブライン３上のテスト用パッド５から拡散領
域７を介してテスト制御回路９にテスト開始コードが入
力される。前記拡散領域７の製品領域２の部分は、拡
散、ポリシリコンなどの抵抗８を介して、グランドに接
地されている。テスト用パッド５側は、この接地抵抗８
を考慮した計測テスト回路（図５に示すテスト回路１
５）が構築される。テスト開始コードが認識されると、
テスト用パッド５は、出力端子となりＲＯＭデータが払
い出しされる。ＲＯＭテストは、テストコードで約束さ
れた条件が成立した時、テスト用パッド５にテスト制御
回路９から出力されるＲＯＭテスト終了コードを計測系
が認識して判定によりテストを終了する。抵抗８は、半
導体ウェーハ１のスクライブ後にチップに対して回路的
にＲＯＭ端子が悪さをしないために拡散領域（信号ライ
ン）７を接地する。また、抵抗８は、スクライブ前は前
記計測テスト回路の構成の一部となる。拡散領域７は、
制御回路９の能動素子１８、２４（図５参照）に接続さ
れる。
【００１３】図４は、図３のＡ−Ａ′線に沿う部分の概
略断面図である。半導体ウェーハ１は、例えば、ｎ型シ
リコン半導体から構成されている。半導体ウェーハ１の
表面領域には、製品領域とスクライブ領域にまたがって
形成された、例えば、ｎ型の拡散領域７が形成されてい
る。また、この表面領域の製品領域には、テスト制御回
路を形成するＭＯＳトランジスタＴｒのｎ型ソース／ド
レイン領域１６が形成されている。ソース／ドレイン領
域１６間の半導体ウェーハ１上にゲート酸化膜１７を介
してポリシリコンなどからなるゲート電極１８が形成さ
れている。半導体ウェーハ１の表面は、ゲート電極１８
を含めてＳｉＯ2 などの絶縁膜１３によって被覆されて
いる。そして、スクライブ領域の絶縁膜１３にスクライ
ブライン３が形成されている。絶縁膜厚がスクライブ領
域は薄くなっている。スクライブ領域の絶縁膜１３には
コンタクト孔６が形成されており、このコンタクト孔６
を介してアルミニウムからなるパッド５と拡散領域７と
が接続されている。おなじく製品領域においても、拡散
領域を露出させるコンタクト孔がそれぞれ絶縁膜１３に
形成されている。そして、ゲート電極１８を延在させた
ポリシリコン配線１９がこのコンタクト孔を介してトラ
ンジスタＴｒのゲート電極１８と拡散領域７とを電気的
に接続している。図示はしないが、製品領域の拡散領域
７には接地抵抗８が形成されている。
略断面図である。半導体ウェーハ１は、例えば、ｎ型シ
リコン半導体から構成されている。半導体ウェーハ１の
表面領域には、製品領域とスクライブ領域にまたがって
形成された、例えば、ｎ型の拡散領域７が形成されてい
る。また、この表面領域の製品領域には、テスト制御回
路を形成するＭＯＳトランジスタＴｒのｎ型ソース／ド
レイン領域１６が形成されている。ソース／ドレイン領
域１６間の半導体ウェーハ１上にゲート酸化膜１７を介
してポリシリコンなどからなるゲート電極１８が形成さ
れている。半導体ウェーハ１の表面は、ゲート電極１８
を含めてＳｉＯ2 などの絶縁膜１３によって被覆されて
いる。そして、スクライブ領域の絶縁膜１３にスクライ
ブライン３が形成されている。絶縁膜厚がスクライブ領
域は薄くなっている。スクライブ領域の絶縁膜１３には
コンタクト孔６が形成されており、このコンタクト孔６
を介してアルミニウムからなるパッド５と拡散領域７と
が接続されている。おなじく製品領域においても、拡散
領域を露出させるコンタクト孔がそれぞれ絶縁膜１３に
形成されている。そして、ゲート電極１８を延在させた
ポリシリコン配線１９がこのコンタクト孔を介してトラ
ンジスタＴｒのゲート電極１８と拡散領域７とを電気的
に接続している。図示はしないが、製品領域の拡散領域
７には接地抵抗８が形成されている。
【００１４】図３及び図４に示すように、テスト用パッ
ド５は、スクライブライン３の幅方向の略中央に配置さ
れている。また、テスト用パッド５の１辺の長さは、略
スクライブライン３の幅の半分以下である。この実施例
では、スクライブライン３の幅は、８０μｍ程度であ
り、テスト用パッド５の１辺は、ほぼ４０μｍである。
コンタクト孔径は、４〜６μｍ程度である。このような
構造の半導体ウェーハ１をスクライブライン３に沿って
切断すると、テスト用パッド５は、半導体チップから確
実に取り除かれてしまう。したがって、製品化された半
導体集積回路装置に記録された情報を他人が盗むことは
不可能である。また、この拡散領域は、半導体ウェーハ
表面からイオン注入法による埋め込み層にしても良い。
この場合は、テスト用パッド及び金属配線との接続部分
には半導体ウェーハ表面に露出するコンタクト領域をコ
ンタクト孔に接して形成する。コンタクト領域とトラン
ジスタのソース／ドレイン領域とは同じ工程で形成する
ことができる。例えば、ＰやＡｓイオンを注入して拡散
する方法を用いてｎ型拡散領域を形成する。信号ライン
もイオン注入法で形成することができる。トランジスタ
は、ｐチャネルＭＯＳトランジスタを用いても良い。
ド５は、スクライブライン３の幅方向の略中央に配置さ
れている。また、テスト用パッド５の１辺の長さは、略
スクライブライン３の幅の半分以下である。この実施例
では、スクライブライン３の幅は、８０μｍ程度であ
り、テスト用パッド５の１辺は、ほぼ４０μｍである。
コンタクト孔径は、４〜６μｍ程度である。このような
構造の半導体ウェーハ１をスクライブライン３に沿って
切断すると、テスト用パッド５は、半導体チップから確
実に取り除かれてしまう。したがって、製品化された半
導体集積回路装置に記録された情報を他人が盗むことは
不可能である。また、この拡散領域は、半導体ウェーハ
表面からイオン注入法による埋め込み層にしても良い。
この場合は、テスト用パッド及び金属配線との接続部分
には半導体ウェーハ表面に露出するコンタクト領域をコ
ンタクト孔に接して形成する。コンタクト領域とトラン
ジスタのソース／ドレイン領域とは同じ工程で形成する
ことができる。例えば、ＰやＡｓイオンを注入して拡散
する方法を用いてｎ型拡散領域を形成する。信号ライン
もイオン注入法で形成することができる。トランジスタ
は、ｐチャネルＭＯＳトランジスタを用いても良い。
【００１５】この実施例では、ｎ型拡散領域を信号ライ
ンに用いたが、本発明では、ｐ型拡散領域を用いること
もできる。図５は、この実施例の半導体ウェーハをテス
トする具体的な動作を説明するシステムブロック図であ
る。ＲＯＭテストを行うには、テスタを用いる。テスタ
は、半導体評価装置１４を備えたテスト回路が形成され
たテストボード１５から構成されている。半導体評価装
置１４に接続された信号ライン１１が半導体ウェーハ１
上の各テスト用パッド５に接触され、次々ＲＯＭテスト
される。信号ライン１１は、固定カードに取り付けられ
た探針を用いる。ＲＯＭテストに際しては、テスト用パ
ッド５に信号を入出力して半導体ウェハ１上の製品領域
（チップ形成領域）のＲＯＭの中味を検査する。テスト
ボード１５には、信号ライン１１に接続される抵抗２０
と、抵抗２０に接続される電源２１と、入出力バッファ
２２を介して半導体を評価する判定回路２３を備えた半
導体評価装置１４が形成されている。製品領域１のテス
ト制御回路９と拡散領域７とを接続する場合にも入出力
バッファ２４が介在されている。接地抵抗８、信号ライ
ン７、１１、抵抗２０及び電源２１で外部インターフェ
イスを構成する。
ンに用いたが、本発明では、ｐ型拡散領域を用いること
もできる。図５は、この実施例の半導体ウェーハをテス
トする具体的な動作を説明するシステムブロック図であ
る。ＲＯＭテストを行うには、テスタを用いる。テスタ
は、半導体評価装置１４を備えたテスト回路が形成され
たテストボード１５から構成されている。半導体評価装
置１４に接続された信号ライン１１が半導体ウェーハ１
上の各テスト用パッド５に接触され、次々ＲＯＭテスト
される。信号ライン１１は、固定カードに取り付けられ
た探針を用いる。ＲＯＭテストに際しては、テスト用パ
ッド５に信号を入出力して半導体ウェハ１上の製品領域
（チップ形成領域）のＲＯＭの中味を検査する。テスト
ボード１５には、信号ライン１１に接続される抵抗２０
と、抵抗２０に接続される電源２１と、入出力バッファ
２２を介して半導体を評価する判定回路２３を備えた半
導体評価装置１４が形成されている。製品領域１のテス
ト制御回路９と拡散領域７とを接続する場合にも入出力
バッファ２４が介在されている。接地抵抗８、信号ライ
ン７、１１、抵抗２０及び電源２１で外部インターフェ
イスを構成する。
【００１６】次に、図６を参照して第２の実施例を説明
する。半導体ウェーハ１には、最終的にチップに分離さ
れる製品領域２が繰り返し複数配置されている。製品領
域２間にはスクライブ領域３が形成されている。製品領
域２にはＲＯＭなどの集積回路からなる内部回路が形成
されている。また、製品領域２には外部回路と電気的に
接続するためのアルミニウムなどからなる入出力用パッ
ド４１、４２、４３・・・が複数形成されている。入出
力用パッド４１、４２、４３・・・は、内部回路と電気
的に接続されており、例えば、製品領域２の周辺部に配
置されている。この実施例では、テスト用パッドの数と
半導体ウェーハにおける配置とに特徴がある。すなわ
ち、ＲＯＭテストに必要なテスト用パッド５は、製品領
域２に隣接するスクライブ領域（スクライブライン）３
上に複数形成されている。製品領域２において、テスト
コード信号をＲＯＭが入力するテスト用パッド５１は、
製品領域２の上に配置され、書き込み可能ＲＯＭに信号
を入力するテスト用パッド５２及びＲＯＭが信号を出力
するテスト用パッド５３は、製品領域２の側面に配置さ
れる。
する。半導体ウェーハ１には、最終的にチップに分離さ
れる製品領域２が繰り返し複数配置されている。製品領
域２間にはスクライブ領域３が形成されている。製品領
域２にはＲＯＭなどの集積回路からなる内部回路が形成
されている。また、製品領域２には外部回路と電気的に
接続するためのアルミニウムなどからなる入出力用パッ
ド４１、４２、４３・・・が複数形成されている。入出
力用パッド４１、４２、４３・・・は、内部回路と電気
的に接続されており、例えば、製品領域２の周辺部に配
置されている。この実施例では、テスト用パッドの数と
半導体ウェーハにおける配置とに特徴がある。すなわ
ち、ＲＯＭテストに必要なテスト用パッド５は、製品領
域２に隣接するスクライブ領域（スクライブライン）３
上に複数形成されている。製品領域２において、テスト
コード信号をＲＯＭが入力するテスト用パッド５１は、
製品領域２の上に配置され、書き込み可能ＲＯＭに信号
を入力するテスト用パッド５２及びＲＯＭが信号を出力
するテスト用パッド５３は、製品領域２の側面に配置さ
れる。
【００１７】ＲＯＭテストを開始するコードをテスト用
パッド５１から入力すると、テスト制御回路（図３に示
す９）がテスト開始コードを認識して、ＲＯＭ（図３に
示す１０）の中味の払い出しを開始する。ＲＯＭテスト
の終了は、テストコードで約束された条件が成立した時
テスト用パッド５３に前記テスト制御回路から出力され
るＲＯＭテスト終了コードを計測系が認識して判定とテ
スト終了をする。半導体ウェーハ１をスクライブライン
３に沿って切断してチップを分離したときには、テスト
用パッドは消失しているので、製品化し、市場に出た半
導体装置は、ＲＯＭの中味を知られることがない。特に
電子決済用の半導体装置では、ＲＯＭの中味を解読され
て悪用される危険性がなくなる。また、第１の実施例の
ように従来テストで行われたシリアルに信号のやり取り
をする必要がなくなる。
パッド５１から入力すると、テスト制御回路（図３に示
す９）がテスト開始コードを認識して、ＲＯＭ（図３に
示す１０）の中味の払い出しを開始する。ＲＯＭテスト
の終了は、テストコードで約束された条件が成立した時
テスト用パッド５３に前記テスト制御回路から出力され
るＲＯＭテスト終了コードを計測系が認識して判定とテ
スト終了をする。半導体ウェーハ１をスクライブライン
３に沿って切断してチップを分離したときには、テスト
用パッドは消失しているので、製品化し、市場に出た半
導体装置は、ＲＯＭの中味を知られることがない。特に
電子決済用の半導体装置では、ＲＯＭの中味を解読され
て悪用される危険性がなくなる。また、第１の実施例の
ように従来テストで行われたシリアルに信号のやり取り
をする必要がなくなる。
【００１８】次に、図７を参照して第３の実施例を説明
する。図は、半導体ウェーハに形成されたテスト用パッ
ド５の詳細を模式的に示す拡大したブロック平面図であ
る。この実施例は、製品領域に複数のＲＯＭが形成され
ていることに特徴がある。製品領域２には、複数のＲＯ
Ｍ（ＲＯＭ１０１、ＲＯＭ１０２、・・・）及びＲＯＭ
テストを制御するテスト制御回路９が形成され、複数の
ＲＯＭに１つのテスト制御回路９が拡散配線やポリシリ
コン配線などからなる信号ライン１２により接続されて
いる。テスト用パッド５は、スクライブ領域３に形成さ
れている。製品領域２とスクライブ領域３の両領域にま
たがるように半導体ウェーハ１の表面領域に拡散領域７
が信号ラインとして形成されている。入出力共通の端子
であるスクライブライン３上のテスト用パッド５から拡
散領域７を介してテスト制御回路９にテスト開始コード
が入力される。拡散領域７の製品領域２の部分は、ポリ
シリコンなどの抵抗８を介して、グランドに接地されて
いる。テスト用パッド５側は、この接地抵抗８を考慮し
た計測テスト回路（図５に示すテスト回路１５）が構築
される。
する。図は、半導体ウェーハに形成されたテスト用パッ
ド５の詳細を模式的に示す拡大したブロック平面図であ
る。この実施例は、製品領域に複数のＲＯＭが形成され
ていることに特徴がある。製品領域２には、複数のＲＯ
Ｍ（ＲＯＭ１０１、ＲＯＭ１０２、・・・）及びＲＯＭ
テストを制御するテスト制御回路９が形成され、複数の
ＲＯＭに１つのテスト制御回路９が拡散配線やポリシリ
コン配線などからなる信号ライン１２により接続されて
いる。テスト用パッド５は、スクライブ領域３に形成さ
れている。製品領域２とスクライブ領域３の両領域にま
たがるように半導体ウェーハ１の表面領域に拡散領域７
が信号ラインとして形成されている。入出力共通の端子
であるスクライブライン３上のテスト用パッド５から拡
散領域７を介してテスト制御回路９にテスト開始コード
が入力される。拡散領域７の製品領域２の部分は、ポリ
シリコンなどの抵抗８を介して、グランドに接地されて
いる。テスト用パッド５側は、この接地抵抗８を考慮し
た計測テスト回路（図５に示すテスト回路１５）が構築
される。
【００１９】テスト開始コードが認識されると、テスト
用パッド５は、出力端子となりＲＯＭデータが払い出し
される。ＲＯＭテストは、テストコードで約束された条
件が成立した時、テスト用パッド５にテスト制御回路９
から出力されるＲＯＭテスト終了コードを計測系が認識
して判定によりテストを終了する。この実施例では、１
つのチップに複数のＲＯＭが形成されている。これらの
ＲＯＭは、１つのテスト制御回路に接続されているの
で、順次各ＲＯＭのテストを行うことができる。
用パッド５は、出力端子となりＲＯＭデータが払い出し
される。ＲＯＭテストは、テストコードで約束された条
件が成立した時、テスト用パッド５にテスト制御回路９
から出力されるＲＯＭテスト終了コードを計測系が認識
して判定によりテストを終了する。この実施例では、１
つのチップに複数のＲＯＭが形成されている。これらの
ＲＯＭは、１つのテスト制御回路に接続されているの
で、順次各ＲＯＭのテストを行うことができる。
【００２０】次に、図８を参照して半導体ウェーハから
チップを分離し、半導体装置を形成する製造工程を説明
する。図は、本発明の半導体装置の製造工程を示すフロ
ーチャート図である。まず、 半導体ウェーハ表面領域に、ＲＯＭを有する製品領
域を形成し、表面上にスクライブラインを形成する。前
記スクライブライン上にはテスト用パッドを形成する
（半導体ウェーハ形成工程）。 次に、前記テスト用
パッドを介して前記ＲＯＭに対し書き込みが可能か否か
のテストを行うと同時に既にプロセスで書き込んである
ＲＯＭデータのテストを行う（第１のテスト工程）。
次に、前記半導体ウェーハのＲＯＭに対し書き込みを
行う（書き込み工程）。 次に、前記テスト用パッド
を介して前記半導体ウェーハのＲＯＭに前記第１のテス
トに基づく書き込みが行われたか否かのテストを行う
（第２のテスト工程）。 次に、前記スクライブライ
ンに沿って前記半導体ウェーハを切断し、前記製品領域
をそれぞれチップに分離する（切断工程）。 次に、
前記チップをパッケージングして製品を形成する（パッ
ケージング工程）。前記半導体ウェーハを形成する工程
において、前記半導体ウェーハの表面領域に前記製品領
域から前記スクライブラインにわたる拡散領域又はポリ
シリコン配線を形成し、この拡散領域又はポリシリコン
配線が前記テスト用パッドと前記ＲＯＭとを電気的に接
続するように構成する。
チップを分離し、半導体装置を形成する製造工程を説明
する。図は、本発明の半導体装置の製造工程を示すフロ
ーチャート図である。まず、 半導体ウェーハ表面領域に、ＲＯＭを有する製品領
域を形成し、表面上にスクライブラインを形成する。前
記スクライブライン上にはテスト用パッドを形成する
（半導体ウェーハ形成工程）。 次に、前記テスト用
パッドを介して前記ＲＯＭに対し書き込みが可能か否か
のテストを行うと同時に既にプロセスで書き込んである
ＲＯＭデータのテストを行う（第１のテスト工程）。
次に、前記半導体ウェーハのＲＯＭに対し書き込みを
行う（書き込み工程）。 次に、前記テスト用パッド
を介して前記半導体ウェーハのＲＯＭに前記第１のテス
トに基づく書き込みが行われたか否かのテストを行う
（第２のテスト工程）。 次に、前記スクライブライ
ンに沿って前記半導体ウェーハを切断し、前記製品領域
をそれぞれチップに分離する（切断工程）。 次に、
前記チップをパッケージングして製品を形成する（パッ
ケージング工程）。前記半導体ウェーハを形成する工程
において、前記半導体ウェーハの表面領域に前記製品領
域から前記スクライブラインにわたる拡散領域又はポリ
シリコン配線を形成し、この拡散領域又はポリシリコン
配線が前記テスト用パッドと前記ＲＯＭとを電気的に接
続するように構成する。
【００２１】以上のように、本発明において、ＲＯＭテ
ストは、半導体装置を製造する者だけが半導体ウエーハ
上でのみ行うことができ、半導体ウエーハを複数のチッ
プに分離してからは半導体装置を製造する者でもＲＯＭ
テストを行うことができない。したがって、本発明は、
高度の機密性が保てる。したがって、例えば、外器とし
て用いられる略長方形のカードに半導体装置が形成され
たチップを搭載してＩＣカードを形成する。ＩＣカード
は、電子決済や電子マネーに用いられるが、本発明は、
以上のように高度の機密性が得られるので、これらに対
するセキュリティ（安全）が向上し、これらは次第にコ
ンフォート（安心）なものとして社会的に受容されい
く。
ストは、半導体装置を製造する者だけが半導体ウエーハ
上でのみ行うことができ、半導体ウエーハを複数のチッ
プに分離してからは半導体装置を製造する者でもＲＯＭ
テストを行うことができない。したがって、本発明は、
高度の機密性が保てる。したがって、例えば、外器とし
て用いられる略長方形のカードに半導体装置が形成され
たチップを搭載してＩＣカードを形成する。ＩＣカード
は、電子決済や電子マネーに用いられるが、本発明は、
以上のように高度の機密性が得られるので、これらに対
するセキュリティ（安全）が向上し、これらは次第にコ
ンフォート（安心）なものとして社会的に受容されい
く。
【００２２】
【発明の効果】本発明は、以上のような構成により、Ｒ
ＯＭテストが半導体装置を製造する者だけが半導体ウエ
ーハ上でのみ行うことができ、そして、半導体ウエーハ
をスクライブラインに沿って分離後は半導体装置を製造
する者でもＲＯＭテストを行うことができないため高度
の機密性を維持することができる。また、信号ラインに
は拡散領域を使用しているので分離後のチップは、信頼
性確保のために特別な処理をしなくても良い。さらに、
信号ラインとなる拡散領域は、分離後は抵抗を介して接
地されるので切り離したチップ内の集積回路は安定であ
る。
ＯＭテストが半導体装置を製造する者だけが半導体ウエ
ーハ上でのみ行うことができ、そして、半導体ウエーハ
をスクライブラインに沿って分離後は半導体装置を製造
する者でもＲＯＭテストを行うことができないため高度
の機密性を維持することができる。また、信号ラインに
は拡散領域を使用しているので分離後のチップは、信頼
性確保のために特別な処理をしなくても良い。さらに、
信号ラインとなる拡散領域は、分離後は抵抗を介して接
地されるので切り離したチップ内の集積回路は安定であ
る。
【図１】本発明の半導体ウェーハの平面図。
【図２】図１のＡ領域の拡大平面図。
【図３】本発明の半導体ウェーハの製品領域内部構造を
示す模式平面図。
示す模式平面図。
【図４】図３のＡ−Ａ′線に沿う部分の断面図。
【図５】本発明の半導体ウェーハのテスト動作を示す模
式平面図。
式平面図。
【図６】本発明の半導体ウェーハの部分平面図。
【図７】本発明の半導体ウェーハの製品領域内部構造を
示す模式平面図。
示す模式平面図。
【図８】本発明の半導体装置の製造工程を示すフローチ
ャート図。
ャート図。
【図９】従来の半導体ウェーハの平面図。
【図１０】本発明によってテストされたチップを搭載し
たＩＣカードの平面図。
たＩＣカードの平面図。
１・・・半導体ウェーハ、 ２・・・製品領域（チッ
プ）、３・・・スクライブ領域（スクライブライン）、
４、４１、４２、４３・・・チップ内のパッド、５、４
０、５１、５２、５３・・・テスト用パッド、６・・・
コンタクト孔、 ７・・・拡散領域（信号ライン）、
８・・・接地抵抗、 ９・・・テスト制御回路、１
０、１０１、１０２・・・ＲＯＭ、 １１、１２・・
・信号ライン、１３・・・絶縁膜、 １４・・・半導
体評価装置（テスタ）、１５・・・テストボード、
１６・・・ソース／ドレイン領域、１７・・・ゲート酸
化膜、 １８・・・ゲート電極、１９・・・ポリシリ
コン配線、 ２０・・・抵抗、 ２１・・・電源、
２２、２４・・・入出力バッファ、 ２３・・・判定
回路、２４・・・外器。
プ）、３・・・スクライブ領域（スクライブライン）、
４、４１、４２、４３・・・チップ内のパッド、５、４
０、５１、５２、５３・・・テスト用パッド、６・・・
コンタクト孔、 ７・・・拡散領域（信号ライン）、
８・・・接地抵抗、 ９・・・テスト制御回路、１
０、１０１、１０２・・・ＲＯＭ、 １１、１２・・
・信号ライン、１３・・・絶縁膜、 １４・・・半導
体評価装置（テスタ）、１５・・・テストボード、
１６・・・ソース／ドレイン領域、１７・・・ゲート酸
化膜、 １８・・・ゲート電極、１９・・・ポリシリ
コン配線、 ２０・・・抵抗、 ２１・・・電源、
２２、２４・・・入出力バッファ、 ２３・・・判定
回路、２４・・・外器。
Claims (15)
- 【請求項１】 表面領域に形成されたＲＯＭを有する製
品領域と、 表面に形成されたスクライブラインと、 前記スクライブライン上に形成されたテストパッドとを
備え、 前記テストパッドを介して前記ＲＯＭの内部回路のテス
トが行われることを特徴とする半導体ウェーハ。 - 【請求項２】 前記テスト用パッドは、前記スクライブ
ラインに沿って切断されるときに破壊されるように配置
されていることを特徴とする請求項１に記載の半導体ウ
ェーハ。 - 【請求項３】 前記テスト用パッドは、前記スクライブ
ラインの略中央に配置されていることを特徴とする請求
項２に記載の半導体ウェーハ。 - 【請求項４】 前記表面領域には前記製品領域が複数形
成され、かつ各製品領域は、それぞれ互いに前記スクラ
イブラインによって隔てられており、各ＲＯＭチップの
前記テスト用パッドは、それぞれ隣接する前記スクライ
ブラインに配置されていることを特徴とする請求項１乃
至請求項３のいずれかに記載の半導体ウェーハ。 - 【請求項５】 前記製品領域にはテストを制御する回路
が配置され、前記ＲＯＭの内部回路は、この制御回路を
介して前記テスト用パッドに電気的に接続されているこ
とを特徴とする請求項１乃至請求項４のいずれかに記載
の半導体ウェーハ。 - 【請求項６】 前記半導体ウェーハ表面領域の前記製品
領域には前記制御回路に接続された拡散領域が形成さ
れ、この拡散領域は、スクライブラインまで延在して前
記テスト用パッドと接続されていることを特徴とする請
求項１乃至請求項５のいずれかに記載の半導体ウェー
ハ。 - 【請求項７】 前記製品領域の拡散領域は、抵抗を介し
てグランドに接続されていることを特徴とする請求項６
に記載の半導体ウェーハ。 - 【請求項８】 前記半導体ウェーハ表面領域上におい
て、前記製品領域には前記制御回路に接続されたポリシ
リコン配線が形成され、このポリシリコン配線は、スク
ライブラインまで延在して前記テスト用パッドと接続さ
れていることを特徴とする請求項１乃至請求項７のいず
れかに記載の半導体ウェーハ。 - 【請求項９】 前記製品領域のポリシリコンは、抵抗を
介してグランドに接続されていることを特徴とする請求
項８に記載の半導体ウェーハ。 - 【請求項１０】 前記テスト用パッドは、半導体評価装
置のテスト回路と入出力信号のやりとりをし、かつテス
トコードの入力信号を受けることを特徴とする請求項１
乃至請求項９のいずれかに記載の半導体ウェーハ。 - 【請求項１１】 前記製品領域には、それぞれ対応する
複数のテスト用パッドを有し、それぞれの製品領域に対
応する前記複数のテスト用パッドの各テスト用パッド
は、前記入出力信号及び前記テストコードの入力信号の
いずれかを入出力することを特徴とする請求項１０に記
載の半導体ウェーハ。 - 【請求項１２】 前記製品領域には複数のＲＯＭが形成
されていることを特徴とする請求項１乃至請求項１１に
記載の半導体ウェーハ。 - 【請求項１３】 表面領域に形成され、ＲＯＭを有する
製品領域と、表面に形成されたスクライブラインと、前
記スクライブライン上に形成されたテスト用パッドとを
備えた半導体ウェーハを形成する工程と、 前記テスト用パッドを介して前記ＲＯＭの中で書き込み
可能なＲＯＭに対し書き込みが可能か否かの第１のテス
トを行う工程と、 前記半導体ウェーハの前記ＲＯＭの中で書き込み可能な
ＲＯＭに対し書き込みを行う工程と、 前記テスト用パッドを介して前記半導体ウェーハの前記
書き込み可能なＲＯＭに前記第１のテストに基づく書き
込みが行われたか否かの第２のテストを行う工程と、 前記スクライブラインに沿って前記半導体ウェーハを切
断し、前記製品領域をそれぞれチップに分離する工程
と、 前記チップをパッケージングして製品を形成する工程と
を備えていることを特徴とする半導体装置の製造方法。 - 【請求項１４】 前記半導体ウェーハを形成する工程に
おいて、前記半導体ウェーハの表面領域に前記製品領域
から前記スクライブラインにわたる拡散領域を形成し、
この拡散領域が前記テスト用パッドと前記ＲＯＭとを電
気的に接続するようにしたことを特徴とする請求項１３
に記載の半導体装置の製造方法。 - 【請求項１５】 請求項１乃至請求項１２のいずれかに
記載の半導体ウェーハをスクライブラインに沿って分離
した半導体チップと、 前記分離した半導体チップを搭載した外器とを備えてい
ることを特徴とするＩＣカード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07919497A JP3529581B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体ウェーハ及びｉｃカード |
| US09/041,727 US5981971A (en) | 1997-03-14 | 1998-03-13 | Semiconductor ROM wafer test structure, and IC card |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07919497A JP3529581B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体ウェーハ及びｉｃカード |
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| JP3529581B2 JP3529581B2 (ja) | 2004-05-24 |
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365443B1 (en) | 1999-08-26 | 2002-04-02 | Fujitsu Limited | Method of manufacturing a semiconductor device having data pads formed in scribed area |
| JP2003100824A (ja) * | 2001-09-25 | 2003-04-04 | Sanyo Electric Co Ltd | 半導体装置とその測定パッド形成方法 |
| US6686224B2 (en) * | 2001-09-13 | 2004-02-03 | Nec Electronics Corporation | Chip manufacturing method for cutting test pads from integrated circuits by sectioning circuit chips from circuit substrate |
| US7183623B2 (en) * | 2001-10-02 | 2007-02-27 | Agere Systems Inc. | Trimmed integrated circuits with fuse circuits |
| KR100801529B1 (ko) * | 2006-02-28 | 2008-02-12 | 후지쯔 가부시끼가이샤 | 반도체 장치의 시험용 회로와 시험 방법 및 반도체 칩 |
| KR100824721B1 (ko) | 2001-09-15 | 2008-04-24 | 쇼오트 아게 | 유리 대상물을 비접촉 취급 또는 고정하기 위한 방법 및장치 |
| JP2011029498A (ja) * | 2009-07-28 | 2011-02-10 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN103456617A (zh) * | 2012-05-30 | 2013-12-18 | 富士施乐株式会社 | 发光元件的制造方法 |
| KR20200059888A (ko) * | 2018-11-22 | 2020-05-29 | 삼성전자주식회사 | 반도체 장치, 반도체 칩 및 반도체 기판의 반도체 기판의 소잉 방법 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2307783B (en) * | 1995-09-30 | 2000-04-05 | Motorola Ltd | Enhanced security semiconductor device, semiconductor circuit arrangement, and method of production thereof |
| DE19839807C1 (de) * | 1998-09-01 | 1999-10-07 | Siemens Ag | Verfahren zum Betrieb einer integrierten Schaltung |
| DE10103956C1 (de) * | 2001-01-30 | 2002-09-12 | Infineon Technologies Ag | Halbleiterwafer mit Sägebügelsicherung |
| JP3506377B2 (ja) | 2001-04-09 | 2004-03-15 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP3895163B2 (ja) * | 2001-11-29 | 2007-03-22 | 富士通株式会社 | 液晶パネルドライバ装置 |
| US6747471B1 (en) | 2002-01-10 | 2004-06-08 | Taiwan Semiconductor Manufacturing Company | Method and apparatus to estimate burn-in time by measurement of scribe-line devices, with stacking devices, and with common pads |
| DE102004014644A1 (de) * | 2004-03-25 | 2005-10-13 | Atmel Germany Gmbh | Integrierter Schaltkreis |
| US20050268186A1 (en) * | 2004-05-06 | 2005-12-01 | Wei-Jung Chen | Semiconductor wafer with test circuit and manufacturing method |
| US7075107B2 (en) * | 2004-05-06 | 2006-07-11 | Advanced Analog Technology, Inc | Semiconductor wafer and manufacturing process thereof |
| JP2006140338A (ja) * | 2004-11-12 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| FR2879296A1 (fr) * | 2004-12-14 | 2006-06-16 | St Microelectronics Sa | Invalidation d'un circuit integre |
| KR100699838B1 (ko) * | 2005-04-13 | 2007-03-27 | 삼성전자주식회사 | 롬 인터페이스 용 패드를 구비하는 반도체장치 |
| US7482675B2 (en) * | 2005-06-24 | 2009-01-27 | International Business Machines Corporation | Probing pads in kerf area for wafer testing |
| JP5595813B2 (ja) * | 2010-07-09 | 2014-09-24 | 株式会社東海理化電機製作所 | 回路基板の製造方法 |
| US8816715B2 (en) * | 2011-05-12 | 2014-08-26 | Nanya Technology Corp. | MOS test structure, method for forming MOS test structure and method for performing wafer acceptance test |
| JP6558213B2 (ja) | 2014-11-19 | 2019-08-14 | 株式会社デンソー | 半導体ウェハおよび半導体装置の製造方法 |
| CN106707644A (zh) * | 2017-01-06 | 2017-05-24 | 京东方科技集团股份有限公司 | 短路棒结构及其制作方法以及薄膜晶体管基板 |
| US11514996B2 (en) * | 2017-07-30 | 2022-11-29 | Neuroblade Ltd. | Memory-based processors |
| CN108110044A (zh) * | 2017-12-18 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 半导体功率器件及其制作方法 |
| US10283424B1 (en) * | 2018-03-08 | 2019-05-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Wafer structure and packaging method |
| US20200350263A1 (en) * | 2019-04-30 | 2020-11-05 | Nxp B.V. | Semiconductor devices with security features |
| US11404334B1 (en) | 2021-06-08 | 2022-08-02 | Windbond Electronics Corp. | Testing circuit with shared testing pads located on the scribe line and testing method thereof |
| CN113953689A (zh) * | 2021-12-16 | 2022-01-21 | 湖北三维半导体集成创新中心有限责任公司 | 一种晶圆的切割方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4243937A (en) * | 1979-04-06 | 1981-01-06 | General Instrument Corporation | Microelectronic device and method for testing same |
| US4446475A (en) * | 1981-07-10 | 1984-05-01 | Motorola, Inc. | Means and method for disabling access to a memory |
| JPS6281724A (ja) * | 1985-10-07 | 1987-04-15 | Toshiba Corp | 半導体装置 |
| JPS62261139A (ja) * | 1986-05-07 | 1987-11-13 | Nippon Denso Co Ltd | 半導体装置 |
| JPH02211648A (ja) * | 1989-02-11 | 1990-08-22 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| US5059899A (en) * | 1990-08-16 | 1991-10-22 | Micron Technology, Inc. | Semiconductor dies and wafers and methods for making |
| JPH07169807A (ja) * | 1993-12-16 | 1995-07-04 | Nippondenso Co Ltd | 半導体ウェハ |
-
1997
- 1997-03-14 JP JP07919497A patent/JP3529581B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-13 US US09/041,727 patent/US5981971A/en not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365443B1 (en) | 1999-08-26 | 2002-04-02 | Fujitsu Limited | Method of manufacturing a semiconductor device having data pads formed in scribed area |
| US6686224B2 (en) * | 2001-09-13 | 2004-02-03 | Nec Electronics Corporation | Chip manufacturing method for cutting test pads from integrated circuits by sectioning circuit chips from circuit substrate |
| KR100824721B1 (ko) | 2001-09-15 | 2008-04-24 | 쇼오트 아게 | 유리 대상물을 비접촉 취급 또는 고정하기 위한 방법 및장치 |
| JP2003100824A (ja) * | 2001-09-25 | 2003-04-04 | Sanyo Electric Co Ltd | 半導体装置とその測定パッド形成方法 |
| US7183623B2 (en) * | 2001-10-02 | 2007-02-27 | Agere Systems Inc. | Trimmed integrated circuits with fuse circuits |
| KR100801529B1 (ko) * | 2006-02-28 | 2008-02-12 | 후지쯔 가부시끼가이샤 | 반도체 장치의 시험용 회로와 시험 방법 및 반도체 칩 |
| JP2011029498A (ja) * | 2009-07-28 | 2011-02-10 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US8367432B2 (en) | 2009-07-28 | 2013-02-05 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
| CN103456617A (zh) * | 2012-05-30 | 2013-12-18 | 富士施乐株式会社 | 发光元件的制造方法 |
| KR20200059888A (ko) * | 2018-11-22 | 2020-05-29 | 삼성전자주식회사 | 반도체 장치, 반도체 칩 및 반도체 기판의 반도체 기판의 소잉 방법 |
| US11710706B2 (en) | 2018-11-22 | 2023-07-25 | Samsung Electronics Co., Ltd. | Method of dicing a semiconductor substrate having a scribe lane defined therein |
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