KR101051012B1

KR101051012B1 - 표시 패널용 모기판 및 그의 제조 방법

Info

Publication number: KR101051012B1
Application number: KR1020040062153A
Authority: KR
Inventors: 김정일; 장종웅; 백승수
Original assignee: 삼성전자주식회사
Priority date: 2004-08-06
Filing date: 2004-08-06
Publication date: 2011-07-21
Also published as: CN100485459C; KR20060013267A; US7649586B2; CN1740852A; US20060033857A1

Abstract

어레이 검사 오류를 방지하기 위한 표시 패널용 모기판 및 그의 제조 방법이 개시된다. 복수의 제1 신호 라인들은 제1 방향으로 형성되고, 제1 정전기 분산 라인은 제1 신호 라인의 최외곽에 제2 방향으로 형성되어 외부 정전기가 제1 신호 라인들에 유입되는 것을 차단한다. 제1 어레이 검사부는 제2 방향으로 형성되어 제1 신호 라인들 중 홀수번째 제1 신호 라인들에 제1 테스트 신호를 인가하고, 짝수번째 제1 신호 라인들에 제2 테스트 신호를 인가한다. 복수의 제1 플로팅 박막 트랜지스터들은 제1 정전기 분산 라인과 짝수번째 제1 신호 라인들 간에 형성되어 제1 테스트 신호가 짝수번째 제1 신호 라인들에 인가되는 것을 차단시킨다. 이에 의해 제1 신호 라인들의 어레이 검사를 용이하게 할 수 있다.

어레이 검사, 플로팅 박막 트랜지스터, 정전기 차단, 2D, 2G

Description

표시 패널용 모기판 및 그의 제조 방법{MOTHER BOARD FOR DISPLAY PANEL AND METHOD FOR MANUFACTURING THE SAME}

도 1은 본 발명의 제1 실시예에 따른 검사용 배선 및 패드를 갖는 표시 패널용 모기판에 대한 개략적인 평면도이다.

도 2는 도 1의 모기판의 일부분을 발췌한 부분 확대도이다.

도 3은 도 2의 I-I' 라인을 따라서 절단한 단면도이다.

도 4a 내지 도 4d는 도 3에 도시된 모기판의 제조 방법을 설명하기 위한 공정도들이다.

도 5는 본 발명의 제2 실시예에 따른 검사용 배선 및 패드를 갖는 표시 패널용 모기판에 대한 개략적인 평면도이다.

도 6은 도 5의 모기판의 일부분을 발췌한 부분 확대도이다.

도 7a 내지 도 7c는 본 발명에 적용된 플로팅 박막 트랜지스터에 대한 다양한 모양에 대한 예시도들이다.

<도면의 주요부분에 대한 부호의 설명>

200 : 모기판 100 : 어레이 기판

220 : 제1 어레이 검사부 211 : 제1 정전기 분산 라인

221,222 : 제1 어레이 검사 패드 223,224 : 제1 어레이 검사 배선

250 : 플로팅 박막 트랜지스터

본 발명은 표시 패널용 모기판(Mother Board) 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 어레이 검사 오류를 방지하기 위한 표시 패널용 모기판 및 그의 제조 방법에 관한 것이다.

일반적으로 액정 표시 패널은 어레이 기판, 상기 어레이 기판과 마주하는 상부 기판, 및 상기 어레이 기판과 상기 상부 기판과의 사이에 개재된 액정층으로 이루어진다. 상기 어레이 기판은 화소 영역과 신호 인가 영역을 갖는다.

상기 화소 영역은 제1 방향으로 연장된 데이터 라인과 제2 방향으로 연장되어 상기 데이터 라인과 직교하는 스캔 라인, 및 상기 스캔 라인과 데이터 라인에 연결되는 화소 전극을 포함하며, 상기 신호 인가 영역은 데이터 신호를 인가하는 구동 칩이 실장되는 제1 구동 칩 패드와, 상기 스캔 라인에 스캔 신호를 인가하는 구동 칩이 실장되는 제2 구동 칩 패드를 포함한다.

이상과 같이 어레이 기판이 형성되면, 액정 공정 이전에 어레이 기판 상의 배선들에 대한 전기적인 동작 상태를 점검하기 위한 어레이 검사 공정과, 액정 공정 이후에 표시 패널의 전기적 및 광학적인 동작 상태를 점검하기 위한 육안 검사 (Visual Inspection; 이하, V/I) 공정을 수행한다.

상기와 같은 어레이 검사 공정 및 V/I 공정을 위한 검사용 배선 및 패드는 모기판에 대한 어레이 기판의 절단선을 기준으로 각각 배치된다. 일반적으로 절단선의 바깥 영역(즉, 모기판의 일부 영역)에 어레이 검사용 패드를 배치하고, 절단선 안쪽 영역(즉, 어레이 기판의 가장 자리 영역)에는 육안 검사용 패드를 배치하고, 어레이 검사용 배선 및 V/I 용 배선은 공통 배선으로 절단선 안쪽 영역에 배치한다.

따라서, 어레이 검사 공정이 완료된 후, 절단선을 따라 표시 셀 단위로 어레이 기판이 절단되면, 절단선 안쪽 영역에 배치된 V/I 용 패드 및 배선을 통해서 육안 검사를 수행한다. 여기서, 어레이 검사 방식 및 육안 검사 방식은 소정개의 단위로 스캔 라인 및 데이터 라인을 각각 묶어(예컨대, 2G2D, 2G3D 등) 테스트 신호를 인가하여 검사한다.

이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 어레이 검사 공정시 오류를 막기 위한 표시 패널용 모기판을 제공하는 것이다.

본 발명의 다른 목적은 상기한 표시 패널용 모기판의 제조 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 패널용 모기판은 복수의 제1 신호 라인들과, 제1 정전기 분산 라인과, 제1 어레이 검사부 및 복수의 제1 플로팅 박막 트랜지스터를 포함한다. 상기 복수의 제1 신호 라인들은 제1 방향으로 형성되고, 상기 제1 정전기 분산 라인은 상기 제1 신호 라인의 최외곽에 제2 방향으로 형성되어 외부 정전기가 상기 제1 신호 라인들에 유입되는 것을 차단한다. 상기 제1 어레이 검사부는 상기 제2 방향으로 형성되어 상기 제1 신호 라인들 중 홀수번째 제1 신호 라인들에 제1 테스트 신호를 인가하고, 짝수번째 제1 신호 라인들에 제2 테스트 신호를 인가한다. 상기 복수의 제1 플로팅 박막 트랜지스터들 상기 제1 정전기 분산 라인과, 상기 짝수번째 및 상기 홀수번째 제1 신호 라인들 중 어느 하나의 제1 신호 라인들 사이에 형성되어, 상기 짝수번째 및 상기 홀수번째 제1 신호 라인들 중 다른 하나의 제1 신호 라인들에 인가되는 테스트 신호가 상기 어느 하나의 제1 신호 라인들에 인가되는 것을 차단시킨다.

상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 제1 방향으로 형성된 제1 신호 라인들과, 제2 방향으로 형성된 제2 신호 라인들과, 상기 제1 신호 라인들의 최외곽에서 상기 제2 방향으로 형성되어 외부 정전기가 상기 제1 신호 라인들에 유입되는 것을 차단하는 제1 정전기 분산 라인 및 상기 제1 신호 라인과 제2 신호 라인에 연결된 스위칭 소자를 포함하는 표시 패널용 모기판의 제조 방법에서, (a) 기판상에 제1 금속층으로 상기 제2 신호 라인들과, 상기 스위칭 소자의 제어 전극과, 짝수번째 및 홀수번째 제1 신호 라인들 중 어느 하나의 제1 신호라인들과 연결되는 제1 플로팅 박막 트랜지스터의 제어 전극을 형성하는 단계; (b) 상기 스위칭 소자의 채널층 및 상기 제1 플로팅 박막 트랜지스터의 채널층을 형성하는 단계; (c) 제2 금속층으로 상기 제1 신호 라인들과, 상기 제1 정전기 분산 라인과, 상기 스위칭 소자의 제1 및 제2 전류 전극과, 상기 제1 정전기 분산 라인과 연결되는 상기 제1 플로팅 박막 트랜지스터의 제1 및 제2 전류 전극을 형성하는 단 계; 및 (d) 투명 도전층으로 상기 스위칭 소자의 제2 전류 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.

이러한 표시 패널용 모기판 및 그의 제조 방법에 의하면, 어레이 검사 공정시 검사 오류를 막을 수 있다.

이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 제1 실시예에 따른 검사용 배선 및 패드를 갖는 표시 패널용 모기판(Mother Board)에 대한 개략적인 평면도이다.

도 1을 참조하면, 표시 패널용 모기판(200)은 복수의 어레이 기판(100)과, 제1 및 제2 정전기 분산 라인(Shorting Bar)(211,212), 제1 및 제2 어레이 검사부(220,230) 및 절단선(270)을 포함한다.

어레이 기판(100)은 화소부(110)와, 화소부(110)의 외곽에는 제1 V/I 검사부(120) 및 제2 V/I 검사부(130)를 갖는다.

화소부(110)는 제1 방향으로 형성된 복수의 데이터 라인들과, 제2 방향으로 형성된 복수의 스캔 라인들과, 상기 데이터 라인과 스캔 라인에 연결되는 스위칭 소자(TFT)와, 상기 스위칭 소자(TFT)에 연결되는 액정 캐패시터(CLC)의 제1 전극(또는 화소전극) 및 스토리지 캐패시터(CST)를 포함한다.

제1 V/I 검사부(120)는 제1 V/I 패드(121)와 제1 V/I 배선(123) 및 복수개의 제1 구동 칩 패드(125)를 갖는다. 제1 구동 칩 패드(125)는 구동 칩을 실장하기 위한 패드로서, 소정 단위로 그룹핑된 데이터 라인들의 집합이다. 제1 V/I 패드(121) 및 제1 V/I 배선(123)은 제1 구동 칩 패드(125)별로 각각 분리되어 형성된 다. 제1 V/I 패드(121)는 3D 방식에 따라서 3n-2, 3n-1, 3n(여기서, n=1,2,3,...인 자연수)번째 라인별로 묶은 3개의 패드를 갖는다.

제2 V/I 검사부(130)는 제2 V/I 패드(131)와 제2 V/I 배선(133) 및 복수개의 제2 구동 칩 패드(135)를 갖는다. 제2 구동 칩 패드(135)는 구동 칩이 실장되는 패드로서, 소정 단위의 그룹핑된 스캔 라인들의 집합이다. 제2 V/I 패드(131) 및 제2 V/I 배선(133)은 구동 칩 패드 별로 각각 형성되며, 제2 V/I 패드(131)는 2G 방식에 따라서 2n-1, 2n(여기서, n=1,2,3,...인 자연수)번째 라인별로 묶은 2개의 패드를 갖는다.

제1 정전기 분산 라인(Shorting Bar)(211)은 어레이 기판(100)상에 제1 방향으로 형성된 복수의 데이터 라인들에 외부의 정전기가 직접적으로 유입되는 것을 차단한다. 제1 정전기 분산 라인(211)은 제1 어레이 검사부(220)의 최외곽에 상기 복수의 데이터 라인들을 병렬로 묶는 제2 방향으로 형성된 단일 배선이다(1D 방식).

제2 정전기 분산 라인(212)은 어레이 기판(100)상에 제2 방향으로 형성된 복수의 스캔 라인들에 외부의 정전기가 직접적으로 유입되는 것을 차단한다. 제2 정전기 분산 라인(212)은 제2 어레이 검사부(230)의 최외곽에 상기 복수의 스캔 라인들을 병렬로 묶는 제1 방향으로 형성된 단일 배선이다(1G 방식).

제1 어레이 검사부(220)는 어레이 기판(100)상에 형성된 복수의 데이터 라인들의 전기적인 동작 상태를 검사하는 테스트 신호가 인가된다. 제1 어레이 검사부(220)는 제1 어레이 검사 패드(221,222)와, 제1 어레이 검사 배선(223,224) 및 플 로팅 박막 트랜지스터(미도시)를 포함한다.

제1 어레이 검사 패드(221,222)는 2D 방식에 따라서 홀수번째 데이터 라인에 제1 테스트 신호를 인가하는 패드(221)와 짝수번째 데이터 라인에 제2 테스트 신호를 인가하는 패드(222)를 포함한다. 제1 어레이 검사 배선(223,224) 역시, 홀수번째 데이터 라인과 연결되는 배선(223)과 짝수번째 데이터 라인과 연결되는 배선(224)을 포함한다.

플로팅 박막 트랜지스터(Floating TFT)(미도시)는 제1 어레이 검사 배선(223,224)과 제1 정전기 분산 라인(211) 사이의 데이터 라인들 중 짝수번째 데이터 라인(또는 홀수번째 데이터 라인)에 형성된다.

이에 의해 홀수번째 데이터 라인들에 인가되는 제1 테스트 신호는 상기 플로팅 박막 트랜지스터에 의해 상기 짝수번째 데이터 라인들에 인가되지 않는다. 따라서, 제1 정전기 분산 라인(211)과 데이터 라인들을 오픈시키는 별도의 식각 공정이 필요 없다. 또한 상기 식각 공정시 발생하는 불량 등에 의해 어레이 검사 오류를 해결할 수 있다.

제2 어레이 검사부(230)는 어레이 기판(100)상에 형성된 복수의 스캔 라인들의 전기적인 동작 상태를 검사하는 테스트 신호가 인가된다. 제2 어레이 검사부(230)는 제2 어레이 검사 패드(231,232)와, 제2 어레이 검사 배선(233,234)을 포함한다.

제2 어레이 검사 패드(231,232)는 2G 방식에 따라서 홀수번째 스캔 라인에 제1 테스트 신호를 인가하는 패드(231)와 짝수번째 스캔 라인에 제2 테스트 신호를 인가하는 패드(232)를 포함한다. 제2 어레이 검사 배선(233,234) 역시, 홀수번째 스캔 라인과 연결되는 배선(233)과 짝수번째 스캔 라인과 연결되는 배선(234)을 포함한다.

한편, 제2 정전기 분산 라인(212)에 대해 상기 2G 방식의 어레이 검사를 용이하게 하기 위해서 제2 어레이 검사 배선(233,234)과 제2 정전기 분산 라인(212) 사이의 스캔 라인들을 식각하여 오픈 시킨다. 이에 의해 상기 2G 방식의 어레이 검사 오류를 방지한다.

도 2는 도 1의 모기판의 일부분을 발췌한 부분 확대도이다.

도 1 및 도 2를 참조하면, 모기판(200)은 제1 영역(IR) 및 제2 영역(PR)을 포함하며, 제1 영역(IR)에는 테스트 신호를 인가하여 제1 방향으로 형성된 복수의 데이터 라인들의 전기적인 동작 상태를 검사하는 제1 어레이 검사 인터페이스부가 형성되고, 제2 영역(PR)에는 상기 복수의 데이터 라인들과 연결되는 스위칭 소자들(170) 및 스위칭 소자들(170)에 연결된 화소 전극들(190)을 포함하는 화소부가 형성된다.

구체적으로, 제1 어레이 검사 인터페이스부는 제1 정전기 분산 라인(211), 제1 어레이 검사 패드(221,223), 제1 어레이 검사 배선(222,224) 및 플로팅 박막 트랜지스터(250)를 포함한다.

제1 정전기 분산 라인(211)은 제1 방향을 갖는 복수의 데이터 라인들(DL1, DL2,..DLm)을 병렬로 연결하는 제2 방향을 갖는 단일 배선이다. 제1 정전기 분산 라인(211)은 외부의 정전기가 직접적으로 복수의 데이터 라인들(DL1, DL2,..DLm)에 인가되는 것을 차단한다.

제1 어레이 검사 패드는 2D 방식에 따라서 제1 패드(221) 및 제2 패드(222)를 포함한다. 제1 패드(221)는 홀수번째 데이터 라인들(DL1,DL3,..)에 인가되는 제1 테스트 신호가 공급된다. 제2 패드(222)는 짝수번째 데이터 라인들(DL2,DL4,..)에 인가되는 제2 테스트 신호가 공급된다.

제1 어레이 검사 배선은 2D 방식에 따라서, 제1 배선(223) 및 제2 배선(224)을 포함한다. 제1 배선(223)은 제1 패드(221)로부터 인가된 제1 테스트 신호를 제1 접촉점(227)을 통해 홀수번째 데이터 라인들(DL1,DL3,..)에 각각 인가한다. 제2 배선(224)은 제2 패드(222)로부터 인가된 제2 테스트 신호를 제2 접촉점(226)을 통해 짝수번째 데이터 라인들(DL2,DL4,..)에 각각 인가한다. 상기 제1 접촉점(227)은 제1 배선(223)과 홀수번째 데이터 라인들(DL1,DL3,..)을 전기적으로 접촉시킨다. 상기 제2 접촉점(226)은 제2 배선(224)과 짝수번째 데이터 라인들(DL2,DL4,..)을 전기적으로 접촉시킨다.

플로팅 박막 트랜지스터(250)는 제1 정전기 분산 라인(211)과 제2 어레이 검사 배선(221,222) 사이의 짝수번째 데이터 라인들(DL2,DL4,..)에 형성된다. 또는 홀수번째 데이터 라인들(DL1,DL3,..)에 형성될 수 있다. 여기서는 짝수번째 데이터 라인들(DL2,DL4,..)에 형성된 것을 예로 한다. 이에 의해, 도시된 바와 같이, 홀수번째 데이터 라인들(DL1,DL3,..)은 제1 정전기 분산 라인(211)과 연결된다.

어레이 검사 공정시, 제1 패드(221) 및 제1 배선(223)으로부터 제1 테스트 신호가 인가되고, 제2 패드(222) 및 제2 배선(224)으로부터 제2 테스트 신호가 인 가된다. 이때, 플로팅 박막 트랜지스터(250)는 전기적으로 떠있는 플로팅 게이트이므로 제1 패드(221) 및 제1 배선(223)로부터 인가된 제1 테스트 신호가 정전기 분산 라인(211)을 통해 짝수번째 데이터 라인들(DL2,DL4,..)로 인가되는 것이 차단된다.

즉, 상기 제1 테스트 신호는 제1 배선(221)을 통해 홀수번째 데이터 라인들(DL1,DL3,..)에 인가되고, 또한, 제1 정전기 분산 라인(211)을 통해 홀수번째 데이터 라인들(DL1,DL3,..)에 인가된다.

한편, 상기 제2 테스트 신호는 제2 배선(222)을 통해 짝수번째 데이터 라인들(DL2,DL4,..)에 인가되며, 제1 플로팅 박막 트랜지스터(250)에 의해 제1 정전기 분산 라인(211)을 통해 홀수번째 데이터 라인들(DL1,DL3,..)에는 인가되지 않는다. 따라서, 짝수번째 데이터 라인들(DL2,DL4,..)에는 상기 제2 테스트 신호만이 인가된다.

결과적으로, 제1 정전기 분산 라인(211)과 복수의 데이터 라인들 사이의 연결을 오프닝하기 위한 별도의 식각 공정 없이도 2D 어레이 검사를 용이하게 할 수 있다.

도 3은 도 2의 I-I' 라인을 따라서 절단한 단면도이다.

도 2 및 도 3을 참조하면, 투명 기판(200)상에 게이트 금속층이 형성되며, 상기 게이트 금속층은 플로팅 박막 트랜지스터(250)의 게이트 전극(251)과, 제1 배선(221)과, 제2 배선(222) 및 스위칭 소자(170)의 게이트 전극(171)을 형성한다. 상기 게이트 금속층 위에는 게이트 절연층(282)이 형성된다.

플로팅 박막 트랜지스터(250)의 게이트 전극(251) 및 스위칭 소자(170)의 게이트 전극(171) 위에는 채널층(253,173)이 각각 형성된다. 채널층(253,173)은 활성층(253a,173a) 및 저항성 접촉층(253b,173b)으로 이루어진다.

소오스 및 드레인 금속층은 제1 정전기 분산 라인(211)과 플로팅 박막 트랜지스터(250)의 소오스 및 드레인 전극(254)과, 데이터 라인들 및 스위칭 소자(170)의 소오스 및 드레인 전극(174)을 형성한다. 상기 소오스 및 드레인 금속층 위에는 패시베이션층(284)이 형성되며, 상기 패시베이션층(284) 위에는 절연층(286)이 형성이 형성된다. 물론, 상기 절연층(286)은 형성되지 않을 수도 있다.

게이트 금속층으로 형성된 제2 배선(222)과 소오스 및 드레인 금속층으로 형성된 짝수번째 데이터 라인(DL4)을 서로 연결하기 위해 제2 접촉점(226)이 형성된다. 제2 접촉점(226)은 제2 배선(222)을 노출시키는 콘텍홀(EC1)과, 짝수번째 데이터 라인(DL4)을 노출시키는 콘텍홀(EC2)을 포함한다. 콘텍홀(176)은 스위칭 소자(170)의 드레인 전극(174)을 노출시킨다.

투명 전극층(190)이 형성되면서, 콘텍홀(EC1,EC2)을 통해 제2 배선(222)과 짝수번째 데이터 라인(DL4)은 투명 전극층(190)에 의해 전기적으로 연결된다. 또한, 콘텍홀(176)을 통해 투명 전극층(190)과 스위칭 소자(170)의 드레인 전극(174)은 전기적으로 연결된다.

도 4a를 참조하면, 투명 기판(200) 상에 스퍼터링(sputtering)등의 방법으로 알루미늄(Al) 또는 구리(Cu) 등을 증착하여 게이트 금속층을 형성한다. 상기 게이트 금속층을 포토 리소그래픽(photolithography) 공정으로 패터닝하여 투명 기판(200)상에 플로팅 박막 트랜지스터(250)의 게이트 전극(251)과, 제1 배선(221)과, 제2 배선(222) 및 스위칭 소자(170)의 게이트 전극(171)을 형성한다.

이후, 투명 기판(200)상에 형성된 게이트 금속층을 덮도록 게이트 절연층(282)을 증착한다. 게이트 절연층(282)은 질화 실리콘 또는 산화 실리콘과 같은 절연물질로 형성한다.

도 4b를 참조하면, 게이트 절연층(282) 위에 활성층(253a,173a) 및 저항성 접촉층(253b,173b)을 순차적으로 증착한다.

활성층(253a,173a) 및 저항성 접촉층(253b,173b)은 플로팅 박막 트랜지스터(250)의 게이트 전극(251)과, 스위칭 소자(170)의 게이트 전극(171)에 대응하는 부분에만 잔류하도록 포토 리소그래픽 공정으로 패터닝한다. 여기서, 포토 리소그래픽 공정은 포토 레지스트 도포, 포토 레지스트 패터닝, 노광, 현상, 에천트를 이용한 식각과정 등을 포함한다.

이후, 저항성 접촉층(253b,173b)을 덮도록 소오스 및 드레인 금속층을 증착하고, 포토 레지스트 노광 및 현상하여 포토 레지스트 패턴(미도시)을 형성한다. 상기 포토 레지스트 패턴(미도시)을 마스크로 하여 소오스 및 드레인 금속층을 식각한다.

이에 의해 소오스 및 드레인 금속층은 제1 정전기 분산 라인(211)과 플로팅 박막 트랜지스터(250)의 소오스 및 드레인 전극(254)과, 데이터 라인들 및 스위칭 소자(170)의 소오스 및 드레인 전극(174)을 형성한다. 이후, 소오스 및 드레인 전극(254,174)을 마스크로 하여 노출된 저항성 접촉층(253b,173b)을 식각하여 플로팅 박막 트랜지스터(250) 및 스위칭 소자(170)의 채널층(253,173)을 형성한다.

도 4c를 참조하면, 소오스 및 드레인 금속층 위에 패시베이션층(284)이 형성되며, 상기 패시베이션층(284) 위에는 절연층(286)이 형성된다. 물론, 상기 절연층(286)은 형성되지 않을 수도 있다.

상기 절연층(286)은 질화 실리콘 또는 산화 실리콘 등의 무기 절연 물질을 갖거나, 아크릴계(Acryl) 유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(Cytop) 또는 PFCB(Perfluorocyclobutane) 등의 저유전 상수를 갖는 유기 절연 물질을 갖는다.

이후, 포토 리소그래픽 공정으로 패시베이션층(284) 및 절연층(286)에 콘텍홀들을 형성한다.

도 4d를 참조하면, 콘텍홀(EC1)은 게이트 금속층으로 형성된 제2 배선(222)을 노출시키고, 콘텍홀(EC2)은 소오스 및 드레인 금속층으로 형성된 짝수번째 데이터 라인(DL4)을 노출시킨다. 또한, 콘텍홀(176)은 스위칭 소자(170)의 드레인 전극(174)을 노출시킨다.

이 후, 절연층(286) 위에 투명한 전도성 물질인 투명 전극층(190)을 증착하여 패터닝한다. 상기 투명한 전도성 물질인 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-아연-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-아연 옥사이드(Indium-Tin-Zinc-Oxide)를 증착하여 패터닝한다.

따라서, 접촉점(226)에 의해 제2 배선(222)과 짝수번째 데이터 라인(DL4)을 투명 전극층(190)에 의해 전기적으로 연결된다. 또한, 콘텍홀(176)에 의해 스위칭 소자(170)의 드레인 전극(174)과 투명 전극층(또는 화소 전극)(190)과 전기적으로 연결된다.

이상과 같이, 플로팅 박막 트랜지스터(250)와 스위칭 소자(170)는 게이트 전극이 하부에 형성되고, 소오스 및 드레인 전극이 상부에 형성되는 역 스태거드(INVERTED-STAGGERED) 구조를 갖는다.

도 5는 본 발명의 제2 실시예에 따른 검사용 배선 및 패드를 갖는 표시 패널용 모기판(Mother Board)에 대한 개략적인 평면도이다.

도 5를 참조하면, 모기판(400)은 복수의 어레이 기판(300)과, 제1 및 제2 정전기 분산 라인(Shorting Bar)(411,412), 제1 및 제2 어레이 검사부(420,430) 및 절단선(470)을 포함한다.

어레이 기판(300)은 화소부(310)와, 화소부(310)의 외곽에는 제1 V/I 검사부(320) 및 제2 V/I 검사부(330)를 갖는다.

화소부(310)는 제1 방향으로 형성된 복수의 데이터 라인들과, 제2 방향으로 형성된 복수의 스캔 라인들과, 상기 데이터 라인과 스캔 라인에 연결되는 스위칭 소자(TFT)와, 상기 스위칭 소자(TFT)에 연결되는 액정 캐패시터(CLC)의 제1 전극(또는 화소전극) 및 스토리지 캐패시터(CST)를 포함한다.

제1 V/I 검사부(320)는 제1 V/I 패드(121)와 제1 V/I 배선(323) 및 복수개의 제1 구동 칩 패드(325)를 갖는다. 제1 구동 칩 패드(325)는 구동 칩을 실장하기 위 한 패드로서, 소정 단위로 그룹핑된 데이터 라인들의 집합이다. 제1 V/I 패드(321) 및 제1 V/I 배선(323)은 제1 구동 칩 패드(325)별로 각각 분리되어 형성된다. 제1 V/I 패드(321) 및 제1 V/I 배선(323)은 구동 칩 별로 각각 분리되어 형성되며, 각각의 제1 V/I 패드(321)는 3D 방식에 따라서 3n-2, 3n-1, 3n(여기서, n=1,2,3,...인 자연수)번째 라인별로 묶은 3개의 패드를 갖는다.

제2 V/I 검사부(330)는 제2 V/I 패드(331)와 제2 V/I 배선(333) 및 복수개의 제2 구동 칩 패드(335)를 갖는다. 제2 구동 칩 패드(335)는 구동 칩이 실장되는 패드로서, 소정 단위의 그룹핑된 스캔 라인들의 집합이다. 제2 V/I 패드(331) 및 제2 V/I 배선(333)은 구동 칩 패드 별로 각각 형성되며, 각각의 제2 V/I 패드(331)는 2G 방식에 따라서 2n-1, 2n(여기서, n=1,2,3,...인 자연수)번째 라인별로 묶은 2개의 패드를 갖는다.

제1 정전기 분산 라인(Shorting Bar)(411)은 어레이 기판(300)상에 제1 방향으로 형성된 복수의 데이터 라인들을 통해 외부의 정전기가 직접적으로 유입되는 것을 차단한다. 제1 정전기 분산 라인(411)은 제1 어레이 검사부(420)의 최외곽에 상기 복수의 데이터 라인들을 병렬로 묶는 제2 방향의 배선으로 형성된다(1D 방식).

제2 정전기 분산 라인(412)은 어레이 기판(300)상에 제2 방향으로 형성된 복수의 스캔 라인들을 통해 외부의 정전기가 직접적으로 유입되는 것을 차단한다. 제2 정전기 분산 라인(412)은 제2 어레이 검사부(430)의 최외곽에 상기 복수의 스캔 라인들을 병렬로 묶는 제1 방향의 배선으로 형성된다(1G 방식).

제1 어레이 검사부(420)는 어레이 기판(300)상에 형성된 복수의 데이터 라인들의 전기적인 동작 상태를 검사하는 테스트 신호가 인가된다. 제1 어레이 검사부(420)는 제1 어레이 검사 패드(421,422)와, 제1 어레이 검사 배선(423,424) 및 제1 플로팅 박막 트랜지스터(미도시)를 포함한다.

제1 어레이 검사 패드(421,422)는 2D 방식에 따라서 홀수번째 데이터 라인에 제1 테스트 신호를 인가하는 패드(421)와 짝수번째 데이터 라인에 제2 테스트 신호를 인가하는 패드(422)를 포함한다. 제1 어레이 검사 배선(423,424) 역시, 홀수번째 데이터 라인과 연결되는 배선(423)과 짝수번째 데이터 라인과 연결되는 배선(424)을 포함한다.

제1 플로팅 박막 트랜지스터(Floating TFT)(미도시)는 제1 어레이 검사 배선(423,424)과 제1 정전기 분산 라인(411) 사이의 데이터 라인들 중 짝수번째 데이터 라인(또는 홀수번째 데이터 라인)에 형성된다.

이에 의해 홀수번째 데이터 라인들에 인가되는 제1 테스트 신호는 상기 제1 플로팅 박막 트랜지스터에 의해 상기 짝수번째 데이터 라인들에 인가되지 않는다. 따라서, 제1 정전기 분산 라인(411)과 데이터 라인들을 오픈시키는 별도의 식각 공정이 필요 없으며, 또한 상기 식각 공정시 발생하는 불량 등에 의해 어레이 검사 오류를 해결할 수 있다.

제2 어레이 검사부(430)는 어레이 기판(300)상에 형성된 복수의 스캔 라인들의 전기적인 동작 상태를 검사하는 테스트 신호가 인가된다. 제2 어레이 검사부(430)는 제2 어레이 검사 패드(431,432)와, 제2 어레이 검사 배선(433,434) 및 제2 플로팅 박막 트랜지스터(미도시)를 포함한다.

제2 어레이 검사 패드(431,432)는 2G 방식에 따라서 홀수번째 스캔 라인에 제1 테스트 신호를 인가하는 패드(431)와 짝수번째 스캔 라인에 제2 테스트 신호를 인가하는 패드(432)를 포함한다. 제2 어레이 검사 배선(433,434) 역시, 홀수번째 스캔 라인과 연결되는 배선(433)과 짝수번째 스캔 라인과 연결되는 배선(434)을 포함한다.

제2 플로팅 박막 트랜지스터(Floating TFT)(미도시)는 제2 어레이 검사 배선(433,434)과 제2 정전기 분산 라인(412) 사이의 스캔 라인들 중 짝수번째 스캔 라인(또는 홀수번째 스캔 라인)에 형성된다. 이에 의해 홀수번째 스캔 라인들에 인가되는 제1 테스트 신호는 상기 제2 플로팅 박막 트랜지스터에 의해 상기 짝수번째 스캔 라인들에 인가되지 않는다.

따라서, 상기 제2 정전기 분산 라인(412)과 스캔 라인들간을 오픈(Open)시키는 식각 공정이 필요 없으며, 또한 상기 식각 공정시 발생하는 불량에 의해 쇼트를 해결 할 수 있다. 이에 의해 2G 방식의 어레이 검사 오류를 방지한다.

도 6은 도 5의 모기판의 일부분을 발췌한 부분 확대도이다.

여기서는 복수의 데이터 라인들의 전기적인 동작 상태를 검사하기 위한 테스트 신호를 인가하는 제1 어레이 검사부는 상기 도 2를 참조하여 설명된 바와 동일하므로 생략하고, 복수의 스캔 라인들의 전기적인 동작 상태를 검사하기 위해 테스트 신호를 인가하는 제2 어레이 검사부 및 상기 복수의 스캔 라인들과 연결된 스위칭 소자를 갖는 화소부에 대해 이하에서 설명한다.

도 5 및 도 6을 참조하면, 모기판(400)은 제1 영역(IR') 및 제2 영역(PR')을 포함하며, 제1 영역(IR')에는 제2 방향으로 형성된 복수의 스캔 라인들의 전기적인 동작 상태를 검사하는 제2 어레이 검사 인터페이스부가 형성되고, 제2 영역(PR')에는 상기 복수의 스캔 라인들에 연결되는 스위칭 소자들(370)과 상기 스위칭 소자들(370)에 연결된 화소 전극들(390)을 갖는 화소부가 형성된다.

구체적으로, 제2 어레이 검사 인터페이스부는 제2 정전기 분산 라인(412), 제2 어레이 검사 패드(431,432), 제2 어레이 검사 배선(433,434) 및 제2 플로팅 박막 트랜지스터(450)를 포함한다.

제2 정전기 분산 라인(412)은 제2 방향을 갖는 복수의 스캔 라인들(SL1, SL2,..SLn)을 병렬로 연결하는 제1 방향으로 형성된 단일 배선이다. 제2 정전기 분산 라인(412)은 외부의 정전기가 직접적으로 복수의 스캔 라인들(SL1,SL2,..SLn)에 인가되는 것을 차단한다.

제2 어레이 검사 패드는 2G 방식에 따라서 제1 패드(431) 및 제2 패드(432)를 포함한다. 제1 패드(431)는 홀수번째 스캔 라인들(SL1,SL3,..)에 인가되는 제1 테스트 신호가 공급된다. 제2 패드(432)는 짝수번째 스캔 라인들(SL2,SL4,..)에 인가되는 제2 테스트 신호가 공급된다.

제1 어레이 검사 배선은 2D 방식에 따라서, 제1 배선(433) 및 제2 배선(434)을 포함한다. 제1 배선(433)은 제1 패드(431)로부터 인가된 제1 테스트 신호를 제1 접촉점(427)을 통해 홀수번째 스캔 라인들(SL1,SL3,..)에 각각 인가한다. 제2 배선(434)은 제2 패드(431)로부터 인가된 제2 테스트 신호를 제2 접촉점(426)을 통해 짝수번째 스캔 라인들(SL2,SL4,..)에 각각 인가한다. 상기 제1 접촉점(427)은 제1 배선(433)과 홀수번째 스캔 라인들(SL1,SL3,..)을 전기적으로 접촉시킨다. 상기 제2 접촉점(426)은 제2 배선(434)과 짝수번째 스캔 라인들(SL2,SL4,..)을 전기적으로 접촉시킨다.

제2 플로팅 박막 트랜지스터(450)는 제2 정전기 분산 라인(412)과 제2 어레이 검사 배선(433,434) 사이의 짝수번째 스캔 라인들(SL2,SL4,..)에 형성된다. 제2 플로팅 박막 트랜지스터(450)는 소오스 및 드레인 전극이 하부에 형성되고 게이트 전극이 상부에 형성되는 스태거드(STAGGERED TFT) 구조를 갖는다. 제2 플로팅 박막 트랜지스터(450)는 홀수번째 스캔 라인들(SL1,SL3,..)에 형성될 수도 있으며, 여기서는 짝수번째 스캔 라인들(SL2,SL4,..)에 형성된 것을 예로 한다. 도시된 바와 같이, 홀수번째 스캔 라인들(SL1,SL3,..)은 제2 정전기 분산 라인(412)과 연결된다.

따라서, 어레이 검사 공정시, 제1 패드(431) 및 제1 배선(433)으로부터 제1 테스트 신호가 인가되고, 제2 패드(432) 및 제2 배선(434)으로부터 제2 테스트 신호가 인가된다. 이때, 제2 플로팅 박막 트랜지스터(450)는 전기적으로 떠있는 플로팅 게이트이므로 제1 패드(431) 및 제1 배선(433)로부터 인가된 제1 테스트 신호가 제2 정전기 분산 라인(412)을 통해 짝수번째 스캔 라인들(SL2,SL4,..)로 인가되는 것을 차단한다.

즉, 상기 제1 테스트 신호는 제1 배선(432)을 통해 홀수번째 스캔 라인들(SL1,SL3,..)에 인가되고, 또한, 제2 정전기 분산 라인(412)을 통해 홀수번째 스캔 라인들(SL1,SL3,..)에 인가된다.

한편, 상기 제2 테스트 신호는 제2 배선(432)을 통해 짝수번째 스캔 라인들(SL2,SL4,..)에 인가되며, 제2 플로팅 박막 트랜지스터(450)에 의해 제2 정전기 분산 라인(413)을 통해 홀수번째 스캔 라인들(SL1,SL3,..)에는 인가되지 않는다. 따라서, 짝수번째 스캔 라인들(SL2,SL4,..)에는 상기 제2 테스트 신호만이 인가된다.

결과적으로, 제2 정전기 분산 라인(412)과 복수의 스캔 라인들 사이의 연결을 오프닝하기 위한 별도의 식각 공정 없이도 2G 어레이 검사를 용이하게 할 수 있다.

먼저, 도 7a는 앞서 설명된 실시예에 적용된 플로팅 박막 트랜지스터의 모양으로, 소오스 전극 및 드레인 전극(SD-1) 양단의 모양이 어느 하나는 V 형상을 가지며, 다른 하나도 V 형상을 갖는다. 따라서, 소오스 전극 및 드레인 전극(SD-1)의 양단이 서로 끼워 맞춤된 형상을 갖는다.

도 7b를 참조하면, 플로팅 박막 트랜지스터의 소오스 전극 및 드레인 전극(SD-2) 양단의 모양이 어느 하나는 V 형상을 가지며, 다른 하나는 역 V 형상을 갖는다. 따라서, 소오스 전극 및 드레인 전극 양단의 뾰족한 부분이 서로 마주하는 형상이다.

도 7c를 참조하면, 플로팅 박막 트랜지스터의 소오스 전극 및 드레인 전극(SD-3)의 양단의 모양이 평평한 형상이다.

이상에서 설명된 플로팅 박막 트랜지스터의 모양 이외에도 다양한 형상으로 설계가능하다.

이상에서 설명한 바와 같이, 본 발명에 따르면 2D(또는 2D2G)방식의 어레이 검사를 용이하게 위해 짝수번째(또는 홀수번째) 데이터 라인에 플로팅 박막 트랜지스터를 형성하여, 홀수번째(또는 짝수번째) 데이터 라인에 인가되는 테스트 신호와 차단시킴으로써 어레이 검사를 용이하게 할 수 있다.

또한, 상기 플로팅 박막 트랜지스터를 형성함으로써 외부로부터 발생된 정전기의 유입을 차단하는 정전기 분산 라인(Shorting Bar)과의 연결 상태를 오픈 시키지 않고도 상기 2D(또는 2D2G)방식의 어레이 검사를 용이하게 할 수 있다.

또한, 인접한 홀수번째 라인별(또는 인접한 짝수번째 라인별)로 라인의 오픈 및 쇼트 검사가 가능하다.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

제1 방향으로 형성된 복수의 제1 신호 라인들;

상기 제1 신호 라인의 최외곽에 제2 방향으로 형성되어 외부 정전기가 상기 복수의 제1 신호 라인들에 유입되는 것을 차단하며, 짝수번째의 제1 신호 라인들과 홀수번째의 제1 신호 라인들 중 어느 하나에 연결되고, 다른 하나와는 전기적으로 차단되는 제1 정전기 분산 라인;

상기 제2 방향으로 형성되어 상기 홀수번째 제1 신호 라인들에 제1 테스트 신호를 인가하고, 상기 짝수번째 제1 신호 라인들에 제2 테스트 신호를 인가하는 제1 어레이 검사부; 및

상기 제1 정전기 분산 라인과, 상기 다른 하나의 제1 신호 라인들 사이에 형성되어, 상기 어느 하나의 제1 신호 라인들에 인가되는 테스트 신호가 상기 제1 정전기 분산 라인을 통하여 상기 다른 하나의 제1 신호 라인들에 인가되는 것을 차단시키는 복수의 제1 플로팅 박막 트랜지스터들을 포함하는 표시 패널용 모기판.
삭제
제1항에 있어서, 상기 제1 어레이 검사부는,

상기 홀수번째 제1 신호 라인들과 연결되어, 상기 홀수번째 제1 신호 라인들에 상기 제1 테스트 신호를 인가하는 제1 패드와 제1 배선; 및

상기 짝수번째 제1 신호 라인들과 연결되어, 상기 짝수번째 제1 신호 라인들에 상기 제2 테스트 신호를 인가하는 제2 패드와 제2 배선을 포함하는 표시 패널용 모기판.
제3항에 있어서, 상기 제1 배선은 상기 홀수번째 제1 신호 라인들과 연결되는 제1 접촉부들을 가지는 것을 특징으로 하는 표시 패널용 모기판.
제3항에 있어서, 상기 제2 배선은 상기 짝수번째 제1 신호 라인들과 연결되는 제2 접촉부들을 가지는 것을 특징으로 하는 표시 패널용 모기판.
제1항에 있어서, 상기 제1 방향으로 형성되는 복수의 데이터 라인들과, 상기 제2 방향으로 형성되는 복수의 스캔 라인들과, 상기 데이터 라인과 상기 스캔 라인에 연결되는 스위칭 소자를 갖는 어레이 기판을 더 포함하며,

상기 제1 신호 라인들은 상기 데이터 라인들인 것을 특징으로 하는 표시 패널용 모기판.
제1항에 있어서, 상기 제1 플로팅 박막 트랜지스터는 역 스태거드(INVERTED-STAGGERED) 구조를 갖는 것을 특징으로 하는 표시 패널용 모기판.
제1항에 있어서,

상기 제2 방향으로 형성된 복수의 제2 신호 라인들;

상기 제2 신호 라인의 최외곽에 상기 제1 방향으로 형성되어 외부 정전기가 상기 제2 신호 라인들에 유입되는 것을 차단하며, 짝수번째의 제2 신호 라인들과 홀수번째의 제2 신호 라인들 중 어느 하나에 연결되고, 다른 하나와는 전기적으로 차단되는 제2 정전기 분산 라인;

상기 제1 방향으로 형성되어 상기 홀수번째 제2 신호 라인들에 제3 테스트 신호를 인가하고, 상기 짝수번째 제2 신호 라인들에 제4 테스트 신호를 인가하는 제2 어레이 검사부; 및

상기 제2 정전기 분산 라인과 상기 다른 하나의 제2 신호 라인들 사이에 형성되어, 상기 어느 하나의 제2 신호 라인들에 인가되는 테스트 신호가 상기 제2 정전기 분산 라인을 통하여 상기 다른 하나의 제2 신호 라인들에 인가되는 것을 차단시키는 복수의 제2 플로팅 박막 트랜지스터들을 더 포함하는 표시 패널용 모기판.
삭제
제8항에 있어서, 상기 제2 어레이 검사부는,

상기 홀수번째 제2 신호 라인들과 연결되어, 상기 홀수번째 제2 신호 라인들에 상기 제3 테스트 신호를 인가하는 제3 패드와 제3 배선; 및

상기 짝수번째 제2 신호 라인들과 연결되어, 상기 짝수번째 제2 신호 라인들에 상기 제4 테스트 신호를 인가하는 제4 패드와 제4 배선을 포함하는 표시 패널용 모기판.
제10항에 있어서, 상기 제3 배선은 상기 홀수번째 제2 신호 라인들과 연결되는 제1 접촉부들을 가지는 것을 특징으로 하는 표시 패널용 모기판.
제10항에 있어서, 상기 제4 배선은 상기 짝수번째 제2 신호 라인들과 연결되는 제2 접촉부들을 가지는 것을 특징으로 하는 표시 패널용 모기판.
제8항에 있어서, 상기 제2 신호 라인들은 스캔 라인들인 것을 특징으로 하는 표시 패널용 모기판.
제8항에 있어서, 상기 제2 플로팅 박막 트랜지스터는 스태거드(STAGGERED TFT) 구조를 갖는 것을 특징으로 하는 표시 패널용 모기판.
제1 방향으로 형성된 제1 신호 라인들과, 제2 방향으로 형성된 제2 신호 라인들과, 상기 제1 신호 라인들의 최외곽에서 상기 제2 방향으로 형성되어 외부 정전기가 상기 제1 신호 라인들에 유입되는 것을 차단하며, 짝수번째의 제1 신호 라인들과 홀수번째의 제1 신호 라인들 중 어느 하나에 연결되고 다른 하나와는 전기적으로 차단되는 제1 정전기 분산 라인 및 상기 제1 신호 라인과 제2 신호 라인에 연결된 스위칭 소자를 포함하는 표시 패널용 모기판의 제조 방법에서,

(a) 기판상에 제1 금속층으로 상기 제2 신호 라인들과, 상기 스위칭 소자의 제어 전극과, 짝수번째 및 홀수번째의 제1 신호 라인들 중 어느 하나의 제1 신호라인들과 연결되는 제1 플로팅 박막 트랜지스터의 제어 전극을 형성하는 단계;

(b) 상기 스위칭 소자의 채널층 및 상기 제1 플로팅 박막 트랜지스터의 채널층을 형성하는 단계;

(c) 제2 금속층으로 상기 제1 신호 라인들과, 상기 제1 정전기 분산 라인과, 상기 스위칭 소자의 제1 및 제2 전류 전극과, 상기 제1 플로팅 박막 트랜지스터의 제1 및 제2 전류 전극을 형성하는 단계; 및

(d) 투명 도전층으로 상기 스위칭 소자의 제2 전류 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 표시 패널용 모기판의 제조 방법.
제15항에 있어서, 상기 단계(a)는,

상기 홀수번째 제1 신호 라인들에 제1 테스트 신호를 인가하는 제1배선과, 짝수번째 제1 신호 라인들에 제2 테스트 신호를 인가하는 제2 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 패널용 모기판의 제조 방법.
제16항에 있어서, 상기 제1 플로팅 박막 트랜지스터가 상기 홀수번째 제1 신호 라인들에 연결되는 경우 상기 단계(d)는,

상기 제1 플로팅 박막 트랜지스터의 제2 전류 전극과 상기 제1 배선을 전기적으로 연결하는 접촉부를 형성하는 단계를 더 포함하는 표시 패널용 모기판의 제조 방법.
제16항에 있어서, 상기 제1 플로팅 박막 트랜지스터가 상기 짝수번째 제1 신호 라인들에 연결되는 경우 상기 단계(d)는,

상기 제1 플로팅 박막 트랜지스터의 제2 전류 전극과 상기 제2 배선을 전기적으로 연결하는 접촉부를 형성하는 단계를 더 포함하는 표시 패널용 모기판의 제조 방법.
제15항에 있어서, 상기 제1 플로팅 박막 트랜지스터 및 상기 스위칭 소자는 역 스태거드(INVERTED-STAGGERED) 구조를 갖는 것을 특징으로 하는 표시 패널용 모기판의 제조 방법.