KR20150066365A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20150066365A
KR20150066365A KR1020130151802A KR20130151802A KR20150066365A KR 20150066365 A KR20150066365 A KR 20150066365A KR 1020130151802 A KR1020130151802 A KR 1020130151802A KR 20130151802 A KR20130151802 A KR 20130151802A KR 20150066365 A KR20150066365 A KR 20150066365A
Authority
KR
South Korea
Prior art keywords
tag
electrode
pixel
gate
common electrode
Prior art date
Application number
KR1020130151802A
Other languages
English (en)
Inventor
정연택
변희준
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020130151802A priority Critical patent/KR20150066365A/ko
Priority to US14/253,040 priority patent/US9059112B1/en
Publication of KR20150066365A publication Critical patent/KR20150066365A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/70—Testing, e.g. accelerated lifetime tests
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Automation & Control Theory (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명의 일 실시예에 따른 표시 장치는 표시 영역, 주변 영역 및 테스트 영역을 포함하는 제1 절연 기판, 상기 제1 절연 기판 위에 위치하는 테그 게이트 전극, 게이트 전극 및 게이트선을 포함하는 게이트 도전체, 상기 게이트 도전체 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 테그 반도체층 및 화소 반도체층을 포함하는 반도체층, 상기 반도체층 위에 위치하는 테그 소스 전극, 테그 드레인 전극, 소스 전극, 드레인 전극 및 데이터선을 포함하는 데이터 도전체, 상기 데이터 도전체 위에 위치하는 제1 보호막, 상기 제1 보호막 위에 위치하는 테그 공통 전극 및 화소 공통 전극, 상기 테그 공통 전극 및 상기 화소 공통 전극 위에 위치하는 제2 보호막, 및 상기 제2 보호막 위에 위치하는 화소 전극을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 평판 표시 장치가 사용될 수 있으며, 평판 표시 장치로는 액정 표시 장치, 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치 등 다양한 표시 장치가 사용될 수 있다.
그 중 대표적인 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함하고, 이들 액정층을 협지한 표시판에 빛을 제공하는 백라이트 유닛을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 백라이트 유닛이 제공하는 빛의 출사량을 제어함으로써 영상을 표시한다.
일반적으로 액정 표시 장치를 포함하는 표시 장치는 박막 트랜지스터 표시판을 포함한다. 박막 트랜지스터 표시판은 게이트 배선의 일부인 게이트 전극, 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극 및 드레인 전극으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
한편, 표시 장치의 제조 공정에서 각 공정들의 진행 결과가 올바른지를 확인하기 위해 각 공정 결과물의 두께, 저항, 농도, 오염의 정도, 임계치수 및 소자의 전기적인 특성 등을 측정한다. 이러한 측정 과정에서 소자에 손상을 입힐 가능성이 있는바, 공정에서는 실제 기판을 대상으로 모니터링을 할 수 없는 경우가 있다.
이러한 경우에는, 소자들이 형성된 기판의 특정 부분이나, 별도의 테스트 영역(Test Area)에 테그(Test Element Group, TEG)라는 패턴을 형성하여 실제 소자들이 형성된 기판에서 행하는 공정을 수행한 후에, 테그를 측정하여 해당 공정 및 소자의 특성을 평가한다.
본 발명은 소자의 특성 등을 평가하는 테그 소자에 대한 성능 및 신뢰성을 향상시켜, 장치의 해체 없이도 장치 내에 포함된 소자 특성을 평가하는 것을 가능한 표시 장치 및 이의 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역, 주변 영역 및 테스트 영역을 포함하는 제1 절연 기판, 상기 제1 절연 기판 위에 위치하는 테그 게이트 전극, 게이트 전극 및 게이트선을 포함하는 게이트 도전체, 상기 게이트 도전체 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 테그 반도체층 및 화소 반도체층을 포함하는 반도체층, 상기 반도체층 위에 위치하는 테그 소스 전극, 테그 드레인 전극, 소스 전극, 드레인 전극 및 데이터선을 포함하는 데이터 도전체, 상기 데이터 도전체 위에 위치하는 제1 보호막, 상기 제1 보호막 위에 위치하는 테그 공통 전극 및 화소 공통 전극, 상기 테그 공통 전극 및 상기 화소 공통 전극 위에 위치하는 제2 보호막, 및 상기 제2 보호막 위에 위치하는 화소 전극을 포함한다.
상기 게이트 전극, 상기 화소 반도체층, 상기 소스 전극 및 상기 드레인 전극은 화소 박막 트랜지스터를 이루며, 상기 테그 게이트 전극, 상기 테그 반도체층, 상기 테그 소스 전극 및 상기 테그 드레인 전극은 테그 박막 트랜지스터를 이루고, 상기 테그 박막 트랜지스터와 상기 테그 공통 전극은 테그 패턴을 이룰 수 있다.
상기 화소 박막 트랜지스터는 화상을 표시하는 상기 표시 영역에 위치하고, 상기 테그 박막 트랜지스터는 상기 표시 영역 주변에 위치하는 상기 테스트 영역에 위치할 수 있다.
상기 테그 패턴은 복수개이며, 상기 복수개의 테그 패턴은 인접한 상기 테그 공통 전극을 연결하는 테그 연결부를 통해 상호 연결될 수 있다.
상기 게이트 도전체는 공통 전압선을 더 포함하며, 상기 화소 공통 전극과 상기 테그 공통 전극은 상기 공통 전압선과 전기적으로 연결될 수 있다.
상기 화소 공통 전극과 상기 테그 공통 전극을 연결하는 메인 연결부를 더 포함할 수 있다.
상기 제2 보호막 위에 위치하는 브릿지를 더 포함하며, 상기 브릿지는 상기 테그 공통 전극 및 상기 공통 전압선과 접촉할 수 있다.
상기 화소 전극 위에 위치하는 제1 배향막을 더 포함하며, 상기 제1 배향막은 러빙될 수 있다.
상기 테그 박막 트랜지스터가 위치하는 상기 테스트 영역은 제거될 수 있으며, 상기 테스트 영역이 제거되는 경우, 상기 테그 공통 전극과 상기 표시 영역 또는 상기 주변 영역을 연결하는 메인 연결부의 일부가 잔류할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 표시 영역, 주변 영역 및 테스트 영역을 포함하는 제1 절연 기판 위에 게이트 전극, 테그 게이트 전극 및 게이트선을 포함하는 게이트 도전체를 형성하는 단계, 상기 게이트 도전체 위에 게이트 절연막을 적층하는 단계, 상기 게이트 절연막 위에 테그 반도체층 및 화소 반도체층을 형성하는 단계, 상기 테그 반도체층 및 상기 화소 반도체층 위에 테그 소스 전극, 테그 드레인 전극, 소스 전극, 드레인 전극 및 데이터선을 포함하는 데이터 도전체를 형성하는 단계, 상기 데이터 도전체 위에 제1 보호막을 적층하는 단계, 상기 제1 보호막 위에 테그 공통 전극 및 화소 공통 전극을 형성하는 단계, 상기 테그 공통 전극 및 상기 화소 공통 전극 위에 제2 보호막을 적층하는 단계, 그리고 상기 제2 보호막 위에 화소 전극을 형성하는 단계를 포함한다.
상기 테그 게이트 전극, 상기 테그 반도체층, 상기 테그 소스 전극 및 상기 테그 드레인 전극은 테그 박막 트랜지스터를 이루고, 상기 게이트 전극, 상기 화소 반도체층, 상기 소스 전극 및 상기 드레인 전극은 화소 박막 트랜지스터를 이루며, 상기 테그 박막 트랜지스터와 상기 테그 공통 전극은 테그 패턴을 이루고, 상기 테그 패턴은 복수개일 수 있다.
상기 복수의 테그 패턴은 인접한 상기 테그 공통 전극을 연결하는 테그 연결부를 통해 상호 연결될 수 있다.
상기 화소 공통 전극과 상기 테그 공통 전극을 연결하는 메인 연결부를 더 형성할 수 있다.
상기 게이트 도전체는 공통 전압선을 더 포함하도록 형성되며, 상기 화소 공통 전극과 상기 테그 공통 전극은 상기 공통 전압선과 전기적으로 연결될 수 있다.
상기 화소 전극을 형성하는 단계에서 형성되는 브릿지를 더 포함하며, 상기 브릿지는 상기 테그 공통 전극 및 상기 공통 전압선과 접촉할 수 있다.
상기 복수의 테그 패턴은 소정의 간격으로 이격되도록 형성될 수 있다.
상기 화소 박막 트랜지스터는 화상을 표시하는 상기 표시 영역에 위치하도록 형성 되고, 상기 테그 패턴은 상기 표시 영역 주변에 위치하는 상기 테스트 영역에 위치하도록 형성되며, 상기 테스트 영역은 제거될 수 있다.
상기 테스트 영역이 제거되는 경우, 상기 테그 공통 전극과 상기 표시 영역 또는 상기 주변 영역을 연결하는 메인 연결부의 일부가 잔류할 수 있다.
상기 화소 전극 위에 배향막을 도포하고 러빙하는 단계를 더 포함할 수 있다.
상기 게이트 절연막 위에 테그 반도체층 및 화소 반도체층을 형성하는 단계, 및 상기 테그 반도체층 및 상기 화소 반도체층 위에 테그 소스 전극, 테그 드레인 전극, 소스 전극, 드레인 전극 및 데이터선을 포함하는 데이터 도전체를 형성하는 단계는 하나의 마스크로 형성될 수 있다.
이상과 같은 표시 장치에 의하면 장치의 해체 없이도 액정 러빙 후의 소자 특성을 평가할 수 있다. 이에 따라 신뢰성이 향상된 소자를 포함하는 표시 장치의 제공이 가능하며, 표시 장치의 성능을 평가하는데 소요되는 시간 및 비용을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개념도이다.
도 2는 본 발명의 일 실시예에 따른 테그 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치 일부의 확대도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 한 화소에 대한 평면도이다.
도 5는 도 4의 IV-IV선에 따라 자른 단면도이다.
도 6는 도 4의 V-V선에 따라 자른 단면도이다.
도 7은 도 4의 VI-VI선에 따라 자른 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치 일부의 확대도이다.
도 9는 도 8의 IX-IX선에 따라 자른 단면도이다.
도 10(a) 내지 도 10(d)는 비교예에 대한 실험 그래프이다.
도 11는 본 발명의 일 실시예에 따른 소자 성능에 대한 실험 그래프이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
먼저, 도 1 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 표시 장치에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 표시 장치의 개념도이고, 도 2는 도 1의 II-II선에 따라 자른 단면도이고, 도 3은 본 발명의 일 실시예에 따른 표시 장치 일부의 확대도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 영상을 표시하는 표시 영역(Display Area, DA) 및 표시 영역 주변에 위치하는 주변 영역(PA)을 포함한다. 이때 배선 등이 형성되는 주변 영역(Peripheral Area, PA) 외에 복수의 테그 패턴부가 형성되는 테스트 영역(Test Area, TA)을 더 포함할 수 있다. 테스트 영역(TA)는 표시 장치의 제조 공정 중에 제거될 수 있다. 도 1에서는 테스트 영역(TA)과 주변 영역(PA)의 사이에 점선이 도시되어 있으며, 점선을 따라서 기판을 레이저 등으로 절단하여 테스트 영역(TA)을 제거할 수 있다.
표시 영역(DA)에는 복수의 게이트선(121) 및 데이터선(171)이 절연되어 교차하며 위치한다. 복수의 게이트선(121) 및 데이터선(171)을 포함하는 복수의 신호선에 의해 행렬 형태로 배열되는 복수의 화소(PX)가 위치한다.
주변 영역(PA)에는 표시 영역(DA)에서 게이트선(121) 및 데이터선(171)이 연장된 복수의 신호선(510)이 있을 수 있으며, 이러한 연장된 신호선은 주변 영역(PA)에 위치하는 구동부(미도시)에 연결될 수 있다.
신호 제어부(미도시)는 게이트 제어 신호(CONT1), 데이터 제어 신호(CONT2) 및 디지털 영상 신호(DAT)를 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부로 내보내고, 데이터 제어 신호(CONT2) 및 디지털 영상 신호(DAT)를 데이터 구동부로 내보내 게이트 및 데이터 구동부를 제어한다.
게이트 구동부는 게이트선(121)과 연결되어 있다. 게이트 구동부는 신호 제어부(미도시)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선 (121)에 인가한다.
데이터 구동부는 데이터선(171)에 연결되어 있다. 데이터 구동부는 신호 제어부로부터의 데이터 제어 신호(CONT2) 및 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(171)에 인가한다.
스위칭 소자는 그와 연결된 게이트선(121)에 게이트 온 전압(Von)이 인가되면 턴온되고, 데이터선(171)에 인가된 데이터 신호가 턴온된 스위칭 소자를 통하여 해당 화소(PX)에 인가된다.
게이트 및 데이터 구동부 및 신호 제어부(미도시) 등의 구동 장치는 적어도 하나의 집적 회로 칩의 형태로 표시판의 주변 영역(PA)에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 주변 영역(PA)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다.
도 1을 참조하면, 테스트 영역(TA)에는 적어도 하나의 테그 패턴(400)이 위치한다. 본 명세서는 테그 패턴(400)이 표시 장치의 상측 및 좌측에만 위치하는 실시예만을 도시하였으나, 이에 제한되지 않으며, 표시 영역(DA)을 기준으로 상하좌우에 한정되지 않고 제거되거나 주변을 둘러싸는 어떠한 영역에도 위치할 수 있다.
테그 패턴(400)은 연결 배선을 통해 구동부와 연결될 수 있으나, 이에 제한되지 않고 표시 영역(DA)에 위치하는 화소(PX)에 메인 연결부(491)를 통해 직접 연결될 수도 있다.
테그 패턴(400)은 복수개가 소정의 간격으로 이격되어 위치할 수 있으며, 인접한 테그 패턴(400)은 테그 연결부(492)를 통해 상호 연결될 수 있다. 이에 대해서는 후술하기로 한다.
하나의 테그 패턴(400)은 복수의 테그 박막 트랜지스터(410)를 포함하고 표시 영역에 위치하는 화소 박막 트랜지스터의 제조 공정과 함께 형성될 수 있으며, 이에 따라 화소 박막 트랜지스터의 성능을 평가하는 역할을 한다. 즉, 표시 영역(DA)에 위치하는 화소 박막 트랜지스터 대신 테스트 영역(PA)에 위치하는 테그 패턴(400)의 테그 박막 트랜지스터(410)을 평가할 수 있다. 이를 통해 보다 우수한 성능 및 특성을 가지는 표시 장치의 제공이 가능하고, 표시 장치의 성능 및 특성을 간단한 공정 및 적은 비용으로 평가할 수 있다.
도 2는 도 1에 도시된 테그 패턴(400)에 포함되는 하나의 테그 박막 트랜지스터 에 대한 단면을 나타낸 것이다.
제1 절연 기판(110) 위에 게이트 도전체 형성 시 동시 형성되는 복수의 테그 게이트 전극(TEG gate electrode)(126)을 포함한다.
테그 게이트 전극(126) 위에는 게이트 절연막(gate insulating layer)(140)이 위치한다. 게이트 절연막(140)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.
게이트 절연막(140) 위에는 복수의 테그 반도체층(156)이 위치한다. 테그 반도체층(156)은 테그 게이트 전극(126) 위에만 배치될 수도 있다. 이때 테그 반도체층(156)는 산화물 반도체를 포함하는 재질일 수 있다.
테그 반도체층(156) 위에는 복수의 저항성 접촉 부재(ohmic contact)(미도시)가 위치할 수 있다. 저항성 접촉 부재 (미도시)는 테그 게이트 전극(126)을 중심으로 서로 마주하며 쌍을 이루어 테그 반도체층(156) 위에 배치되어 있다. 저항성 접촉 부재(미도시)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 그러나, 테그 반도체층(156)이 산화물 반도체를 포함하는 경우, 저항성 접촉 부재는 생략될 수 있다.
테그 반도체층(156) 위에는 복수의 테그 소스 전극(176)과 복수의 테그 드레인 전극(drain electrode)(177)을 포함하는 데이터 도전체(171) 위치한다. 테그 드레인 전극(177)은 테그 게이트 전극(126)을 중심으로 테그 소스 전극(176)과 마주하는 막대형 끝 부분과 면적이 넓은 다른 끝 부분을 포함할 수 있으나, 이러한 형상에 제한되는 것은 아니다.
테그 게이트 전극(126), 테그 소스 전극(176) 및 테그 드레인 전극(177)은 테그 반도체층(156)과 함께 스위칭 소자인 테그 박막 트랜지스터(TEG thin film transistor, TEG TFT)를 이룬다. 반도체층(156)은 테그 박막 트랜지스터가 위치하는 영역을 제외하면 테그 드레인 전극(177) 및 그 하부의 저항성 접촉 부재(미도시)와 거의 동일한 평면 형태를 가질 수 있다.
데이터 도전체(176, 177) 및 노출된 테그 반도체층(156) 위에는 제1 보호막(180x)이 위치하며, 제1 보호막(180x)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
또한, 도 2를 참조하면, 제1 보호막(180x) 위에는 유기 절연막(80)이 위치할 수 있으나, 이에 제한되는 것은 아니며 유기 절연막(80)은 실시예에 따라 생략 가능하다.
유기 절연막(80) 위에는 복수의 테그 공통 전극(TEG common electrode)(276)이 위치한다. 테그 공통 전극(276)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다. 테그 공통 전극(276)은 면형으로서, 테그 패턴(400)의 평면 전체에 대해 면형으로 형성되어 테그 패턴(400)에 속하는 복수의 테그 박막 트랜지스터를 덮을 수 있다.
이상과 같은 복수의 테그 박막 트랜지스터(410) 및 테그 공통 전극(276)은 하나의 테그 패턴(400)을 이루며, 테그 패턴(400)은 도 1에 도시된 바와 같이 소정의 간격으로 이격된 복수개일 수 있다.
이상과 같은 테그 패턴(400)은 표시 영역(DA)에 형성되는 화소 내의 박막 트랜지스터 등과 동일한 공정으로 형성된다.
도 3을 참조하면, 하나의 테그 패턴(400)은 복수 개의 테그 박막 트랜지스터(410)를 포함하며, 하나의 테그 패턴(400)에는 하나의 테그 공통 전극(276)이 포함되어 복수개의 테그 박막 트랜지스터(410)를 덮는다.
복수개의 테그 패턴(400)은 테그 연결부(492)에 의해 상호 연결될 수 있다. 특히 테그 연결부(492)는 각각의 테그 패턴(400)이 포함하는 테그 공통 전극(276) 사이를 연결할 수 있으며, 이때 테그 연결부(492)는 테그 공통 전극(276)과 함께 형성될 수 있다. 즉, 테그 연결부(492)는 테그 공통 전극(276)과 동일한 재질일 수 있으며, 동일한 층에 위치할 수 있다.
또한, 화소 공통 전극(270)은 테그 공통 전극(276)과 동일한 층에 위치할 수 있으며, 동시에 형성 가능하다. 특히 화소 공통 전극(270) 및 테그 공통 전극(276)은 메인 연결부(491)를 통해 연결될 수 있다. 메인 연결부(491) 역시 화소 공통 전극(270) 및 테그 공통 전극(276)과 함께 형성될 수 있으며, 동일한 재질일 수 있다.
즉, 도 3에 도시된 바와 같이 메인 연결부(491)는 동일한 층에서 화소 공통 전극(270)과 테그 공통 전극(276)을 연결하며, 화소 공통 전극(270)은 접촉 구멍(184)을 통해 공통 전압선(131)과 연결되는바, 테그 공통 전극(276) 역시 공통 전압선(131)과 전기적으로 연결될 수 있다.
도 3에서는 테스트 영역(TA)과 주변 영역(PA)의 사이에 점선이 도시되어 있으며, 점선을 따라서 기판을 레이저 등으로 절단하여 테스트 영역(TA)을 제거할 수 있다. 이와 같이 테스트 영역(TA)이 제거되는 경우, 테스트 영역에 위치하는 메인 연결부(491) 및 테그 패턴(400)은 제거되며, 표시 영역 또는 주변 영역에 위치하는 메인 연결부(491)의 일부는 표시 장치에 잔류할 수 있다.
테그 공통 전극(276) 위에는 제2 보호막(180y)이 위치할 수 있다. 제2 보호막(180y)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다. 또한 제2 보호막(180y) 위에 제1 배향막(11)이 위치할 수 있다.
전술한 복수개의 테그 패턴(400)은 후술할 표시 영역(DA)에 위치하는 화소 박막 트랜지스터와 동일한 공정을 통해 형성되는바, 테그 패턴(400)에 대한 평가를 통해 표시 장치에 제공되는 화소 박막 트랜지스터의 성능을 평가할 수 있다.
특히, 테그 패턴(400)은 테그 공통 전극(276)을 포함하여 공정 과정에서 발생할 수 있는 정전기에 의한 성능 저하를 방지할 수 있다.
이하에서 도 4 내지 도 7을 참조하여 표시 장치의 표시 영역을 살펴본다. 도 4는 본 발명의 일 실시예에 따른 표시 장치의 한 화소에 대한 평면도이고, 도 5는 도 4의 IV-IV선에 따라 자른 단면도이고, 도 6는 도 4의 V-V선에 따라 자른 단면도이고, 도 7은 도 4의 VI-VI선에 따라 자른 단면도이다.
도 4 내지 도 7을 참고하면, 본 발명의 일 실시예에 따른 표시 장치는 서로 마주하는 하부 표시판(100)과 상부 표시판(200) 및 이들 두 표시판(100, 200) 사이에 위치하는 액정층(3)을 포함한다.
먼저, 하부 표시판(100)에 대하여 설명한다.
제1 절연 기판(110)은 표시 영역, 주변 영역 및 테스트 영역을 포함하며, 이하에서는 표시 영역에 형성되는 화소 박막 트랜지스터 소자에 대해 설명한다.
우선, 제1 절연 기판(110) 위에 게이트선(121) 및 공통 전압선(131)을 포함하는 게이트 도전체가 위치한다.
게이트선(121)는 게이트 신호를 전달하고 주로 가로 방향으로 뻗는다. 각 게이트선(121)은 복수의 게이트 전극(gate electrode)(124)를 포함한다. 또한, 게이트선(121)은 면적이 넓으며 게이트선(121)에 신호를 전달하기 위해 접촉 부재와 접촉하는 게이트 패드부(미도시)를 더 포함한다.
공통 전압선(131)은 게이트선(121)에 나란하게 뻗으며, 확장부(133)를 포함한다.
게이트선(121) 및 공통 전압선(131) 위에는 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 게이트 절연막(140)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.
게이트 절연막(140) 위에는 복수의 화소 반도체층(154)이 형성되어 있다. 본 발명의 다른 실시예에 따른 표시 장치의 경우, 화소 반도체층(154)은 게이트 전극(124) 위에만 배치될 수도 있다. 화소 반도체층(154)은 산화물 반도체를 포함할 수 있다.
화소 반도체층(154) 위에는 복수의 저항성 접촉 부재(ohmic contact)(미도시)가 위치할 수 있다. 저항성 접촉 부재 (미도시)는 게이트 전극(124)을 중심으로 서로 마주하며 쌍을 이루어 화소 반도체층(154) 위에 배치되어 있다. 저항성 접촉 부재(미도시)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 그러나, 화소 반도체층(154)이 산화물 반도체를 포함하는 경우, 저항성 접촉 부재는 생략될 수 있다.
화소 반도체층(154) 위에는 복수의 데이터선(171)과 복수의 드레인 전극(drain electrode)(175)을 포함하는 데이터 도전체가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 데이터 도전체는 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)을 포함한다. 본 실시예에 따른 표시 장치의 경우, 데이터선(171)은 일직선으로 뻗어 있을 수 있다. 그러나 이에 제한되지 않고 데이터선(171)은 주기적으로 꺾여 있으며 게이트선(121)의 연장 방향과 빗각을 이룰 수 있다. 특히, 데이터선(171)이 게이트선(121)의 연장 방향과 이루는 빗각은 45도 이상일 수 있다.
드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주하는 막대형 끝 부분과 면적이 넓은 다른 끝 부분을 포함한다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 화소 반도체층(154)과 함께 스위칭 소자인 화소 박막 트랜지스터(thin film transistor, TFT)를 이룬다. 선형 반도체층(154)은 박막 트랜지스터가 위치하는 화소 반도체층 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(미도시)와 거의 동일한 평면 형태를 가질 수 있다.
데이터 도전체(171, 175) 및 노출된 화소 반도체층 (154) 위에는 제1 보호막(180x)이 위치하며, 제1 보호막(180x)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제1 보호막(180x) 위에는 복수의 화소 공통 전극(common electrode)(270)이 위치한다. 화소 공통 전극(270)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다. 화소 공통 전극(270)은 면형으로서 기판(110) 전면 위에 통판으로 형성되어 있을 수 있고, 드레인 전극(175) 주변에 대응하는 영역에 배치되어 있는 개구부(138)를 가질 수 있다.
게이트 절연막(140) 및 제1 보호막(180x)에는 공통 전압선(131)의 확장부(133)를 드러내는 제1 접촉 구멍(184)이 형성되어 있다.
화소 공통 전극(270)은 제1 접촉 구멍(184)을 통해 공통 전압선(131)과 물리적 전기적으로 연결될 수 있다.
이때 화소 공통 전극(270)은 테그 공통 전극(276)과 동시에 형성되면서 메인 연결부(491)를 통해 연결될 수 있다. 메인 연결부(491) 역시 화소 공통 전극(270) 및 테그 공통 전극(276)과 함께 형성될 수 있다.
즉, 도 3에 도시된 바와 같이 메인 연결부(491)는 화소 공통 전극(270)과 테그 공통 전극(276)을 연결하며, 화소 공통 전극(270)은 접촉 구멍(184)을 통해 공통 전압선(131)과 연결되는바, 테그 공통 전극(276) 역시 공통 전압선(131)과 전기적으로 연결될 수 있다.
그러나 이에 제한되지 않고 본 발명의 다른 실시예에 따르면 테그 공통 전극(276) 브릿지(196)를 통해 공통 전압선(131)과 연결될 수도 있다. 이에 대해서는 도 8을 참조하여 후술하기로 한다.
화소 공통 전극(270) 위에는 제2 보호막(180y)이 형성되어 있다. 제2 보호막(180y)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제2 보호막(180y) 위에는 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 서로 대체로 평행하게 뻗으며 서로 이격되어 있는 복수의 제1 가지 전극(193)과 제1 가지 전극(193)의 위 및 아래의 끝 부분을 연결하는 하부 및 상부의 가로부(192)를 포함한다. 화소 전극(191)의 제1 가지 전극(193)은 데이터 도전체(171)을 따라 꺾여 있을 수 있다. 그러나, 본 발명의 다른 실시예에 따른 표시 장치의 경우, 데이터 도전체(171)과 화소 전극(191)의 제1 가지 전극(193)은 일직선으로 뻗어 있을 수 있다. 화소 전극(191)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.
제1 보호막(180x) 및 제2 보호막(180y)에는 드레인 전극(175)의 일부를 드러내는 복수의 제2 접촉 구멍(183)이 형성되어 있고, 화소 전극(191)은 제2 접촉 구멍(183)을 통하여 드레인 전극(175)과 전기적으로 연결되어 데이터 전압을 전달받는다. 데이터 전압을 인가받은 화소 전극(191)은 공통 전압을 인가받은 화소 공통 전극(270)과 함께 액정층(3)에 전기장을 생성한다.
화소 전극(191)의 제1 가지 전극(193)은 면형인 화소 공통 전극(270)과 중첩한다.
하부 표시판(100) 안쪽 면에는 제1 배향막(alignment layer)(11)이 도포되어 있으며, 상기 배향막(11)은 경화 및 러빙되어 있을 수 있다. 한편, 러빙 공정 중에 소정의 정전기가 발생할 수 있다.
그러면, 상부 표시판(200)에 대하여 설명한다.
투명한 유리 또는 플라스틱 등으로 만들어진 제2 절연 기판(210) 위에 차광 부재(light blocking member)(220)가 형성되어 있다. 차광 부재(220)는 블랙 매트릭스(black matrix)라고도 하며 빛샘을 막아준다.
또한, 제2 절연 기판(210) 위에는 복수의 색 필터(230)가 형성되어 있다.
색 필터(230) 및 차광 부재(220) 위에는 덮개막(overcoat)(250)이 형성되어 있다. 덮개막(250)은 (유기) 절연물로 만들어질 수 있으며, 색 필터(230)가 노출되는 것을 방지하고 평탄면을 제공한다. 덮개막(250)은 생략할 수 있다.
덮개막(250) 위에는 제2 배향막이 배치되어 있을 수 있다. 제1 배향막(11) 및 제2 배향막(21)은 수평 배향막일 수 있다.
하부 표시판(100)과 상부 표시판(200) 사이에 들어 있는 액정층(3)은 액정 분자(도시하지 않음)를 포함하며 액정 분자는 전기장이 없는 상태에서 그 장축이 두 표시판(100, 200)의 표면에 대하여 수평을 이루도록 배향되어 있을 수 있다.
하부 표시판(100)의 기판(110)의 바깥쪽에는 빛을 생성하여 두 표시판(100, 200)에 빛을 제공하는 라이트 유닛(도시하지 않음)을 더 포함할 수 있다.
데이터 전압이 인가된 화소 전극(191)은 공통 전압을 인가받는 화소 공통 전극(270)과 함께 액정층(3)에 전기장을 생성함으로써 액정층(3)의 액정 분자의 방향을 결정하고 해당 영상을 표시한다.
한편, 테그 박막 트랜지스터(410)가 형성된 주변 영역, 특히 테스트 영역은 표시 장치의 제조 공정에 따라 제거될 수 있다. 테스트 영역이 제거되는 경우, 테그 패턴(400)까지 제거된다. 이때 테그 공통 전극(276)과 화소 공통 전극(270)을 연결하는 메인 연결부(491)의 일부는 기판 위에 잔류할 수 있으며, 일례로써 브릿지(196)가 잔류할 수 있다.
이상에서 전술한 바에 따르면, 표시 영역(DA)과 테스트 영역(TA)에 위치하는 화소 박막 트랜지스터 및 테그 박막 트랜지스터는 동일한 공정을 통해 동시에 형성될 수 있으며, 표시 영역에 위치하는 화소 박막 트랜지스터의 성능 및 특성을 평가하기 위해서, 테그 패턴에 형성된 테그 박막 트랜지스터 소자를 평가할 수 있다. 이를 통해 표시 영역에 영향을 미치지 않으면서 소자의 성능 및 특성 평가가 가능하고, 특히 테그 공통 전극을 포함하는 테그 패턴은 정전기 등에 의한 영향을 받지 않아 정전기가 발생 가능한 배향막의 러빙 이후에도 신뢰성이 있는 평가를 가능케 한다.
앞서 설명한 실시예는 화소 전극과 공통 전극 중 어느 하나는 판 형태를 가지고, 나머지 하나는 복수의 가지 전극을 포함하는 것으로 설명하였으나, 본 발명은 이에 한정되지 않으며, 하나의 기판 위에 화소 전극과 공통 전극이 형성되는 다른 모든 형태의 액정 표시 장치에 적용 가능하다.
또한, 앞서 설명한 실시예에서는 절연막을 사이에 두고 서로 중첩하는 화소 전극과 공통 전극을 표시하는 액정 표시 장치에 대하여 설명하였지만, 본 발명은 이에 한정되지 않으며, 하나의 기판 위에 화소 전극과 공통 전극이 형성되는 다른 모든 형태의 액정 표시 장치에 적용 가능하다.
이상에서 설명한 도 1 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명하다.
우선, 제1 절연 기판(110) 위에 금속층을 적층하고 사진 식각 공정을 거쳐 공통 전압선(131), 테그 게이트 전극(126), 게이트 전극(124) 및 게이트선(121)을 포함하는 게이트 도전체를 형성한다.
본 발명의 실시예는 게이트 배선이 단일층으로 형성되었으나, 이중층일 수 있으며 이때, 하부 금속층은 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd) 중에서 선택된 어느 하나로 이루어지며, 상부 금속층은 몰리브덴(Mo)으로 이루어질 수 있다.
다음, 게이트 도전체 위에 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법을 통하여 게이트 절연막(140)을 형성한다. 이때, 상기 게이트 절연막(140)을 형성하는 CVD 챔버 내에는 예를 들어, 사일렌 기체(SiH4), 수소 기체(H2), 질소 기체(NH3) 등이 공급된다.
다음, CVD 챔버 내에 SiF4 가스 및 SiH4 가스 등을 포함하는 소스 가스를 공급하여 테그 반도체층(156) 및 화소 반도체층(154)을 형성한다.
다음, 도전층를 적층하고 사진 식각 공정을 통해, 데이터선(171), 소스 전극(173), 드레인 전극(175), 테그 소스 전극(176) 및 테그 데이터 전극(177)을 포함하는 데이터 도전체를 형성한다. 드레인 전극(175), 테그 드레인 전극(177)은 각각 소스 전극(173), 테그 소스 전극(176)과 이격되며, 게이트 전극(124) 및 테그 게이트 전극(126)을 중심으로 소스 전극(173), 테그 소스 전극(176)의 반대측 상부에 위치한다.
이때, 테그 반도체층(136) 및 화소 반도체층(154)을 형성하는 단계와 테그 소스 전극, 테그 드레인 전극, 소스 전극, 드레인 전극 및 데이터선을 포함하는 데이터 도전체를 형성하는 단계는 하나의 마스크로 형성될 수 있다.
다음, 노출된 반도체층(154, 156)을 커버하도록 제1 보호막(180x) 및 유기 절연막(80)을 형성한 후, 공통 전극 도전체를 적층한다.
적층된 공통 전극 도전체를 식각함으로서 표시 영역에는 화소 공통 전극(270)이 형성되고, 테스트 영역에는 테그 공통 전극(276)이 형성된다. 이때, 도 3에 도시된 바와 같이 인접한 테그 공통 전극(276) 사이를 연결하는 테그 연결부(492) 및 화소 공통 전극(270)과 테그 공통 전극(276)을 연결하는 메인 연결부(491)를 형성할 수 있다.
화소 공통 전극(270)은 접촉 구멍을 통해 공통 전압선(131)과 접촉할 수 있으며, 화소 공통 전극(270)과 연결된 테그 공통 전극(276)은 공통 전압선(131)과 전기적으로 연결될 수 있다.
한편, 본 발명의 다른 실시예에 따르면 테그 공통 전극(276)은 화소 전극(191)과 동시에 형성되는 브릿지(196)를 통해 공통 전압선(131)과 전기적으로 연결될 수 있다. 이에 대해서는 후술하기로 한다.
다음, 제2 보호막(180y) 및 화소 전극(191)을 형성하고, 화소 전극(191) 위에 배향막을 도포, 경화 및 러빙하여 제1 배향막(11)을 형성할 수 있다.
표시 영역에 위치하는 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 화소 반도체층(154)과 함께 화소 박막 트랜지스터를 이룬다. 또한, 주변 영역에 위치하는 테그 게이트 전극(126), 테그 소스 전극(176) 및 테그 드레인 전극(177)은 테그 반도체층(156)과 함께 테그 박막 트랜지스터(410)를 이루고, 복수의 테그 박막 트랜지스터(410)는 테그 공통 전극(276)과 함께 테그 패턴(400)을 이룬다.
본 발명의 일 실시예에 따라 테그 패턴(400)은 복수개 형성될 수 있으며, 복수개의 테그 패턴(400)은 소정의 간격을 가지고 이격된다.
테그 패턴(400)은 테스트 영역(TA)에 형성되며 테스트 영역(TA)은 표시 장치의 제조 공정 중에 제거될 수 있다. 따라서, 테그 패턴(400)을 포함하는 테스트 영역이 제거된 경우에는 화소 공통 전극(270)과 테그 공통 전극(276)을 연결하는 메인 연결부(491), 또는 다른 일례로써 브릿지(196)의 일부만이 표시 장치에 잔류할 수 있다.
이상과 같은 제조 방법을 통해 제조된 테그 박막 트랜지스터는 배향막의 러빙 공정 등에 의해 발생하는 정전기의 영향을 받지 않아 표시 영역에 위치하는 화소 박막 트랜지스터의 성능을 평가함에 적절할 수 있다.
도 8 내지 도 9를 참조하여, 본 발명의 다른 실시예에 따른 표시 장치를 설명한다. 도 8은 본 발명의 다른 실시예에 따른 표시 장치 일부의 확대도이고, 도 9는 도 8의 IX-IX선에 따라 자른 단면도이다. 전술한 구성요소와 동일 유사한 구성에 대해서는 설명을 생략한다.
본 발명의 다른 실시예에 따르면 화소 공통 전극(270)과 테그 공통 전극(276)은 화소 전극(191)과 동시에 형성되는 브릿지(bridge)(196)를 통해 전기적으로 연결될 수 있다.
정리하면, 본 발명의 일 실시예에서는 화소 공통 전극(270) 및 테그 공통 전극(276)과 동시에 형성되는 메인 연결부(491)를 통해 화소 공통 전극(270)과 테그 공통 전극(276)을 물리적으로 연결하였으나, 본 발명의 다른 실시예에서는 화소 전극(191)과 동시에 형성되는 다른 메인 연결부, 즉, 브릿지(196)를 통해 전기적으로 화소 공통 전극(270)과 테그 공통 전극(276)을 연결한다.
구체적으로 도 8 내지 도 9를 참조하면, 화소 공통 전극(270)과 테그 공통 전극(276) 위에 제2 보호막(180y)이 위치한다.
다음, 제2 보호막(180y) 위에는 화소 전극(191)을 형성하는데, 이때 화소 전극의 형성과 함께 브릿지(196)를 형성한다. 브릿지(196)는 제2 보호막의 접촉 구멍을 통해 테그 공통 전극(276)과 접촉하며, 공통 전압선의 패드부(139)에 대해 개구부를 형성하는 접촉 구멍을 통해 패드부(139)와 접촉한다.
즉, 테그 공통 전극(276)은 브릿지(196)를 통해 공통 전압선(131)의 패드부(139)와 전기적으로 연결될 수 있으며, 화소 공통 전극(270)은 개구부를 통해 공통 전압선의 확장부(133)와 전기적으로 연결된다. 따라서, 테그 공통 전극(276)과 화소 공통 전극(270)은 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 테그 공통 전극(276)이 화소 공통 전극(270)과 직접적으로 연결됨에 따라 공통 전압선(131)에 전기적으로 연결되며, 본 발명의 다른 실시예에 따른 표시 장치는 테그 공통 전극(276)이 브릿지(196)를 통해 공통 전압선의 패드부(139)와 연결되고, 화소 공통 전극(270)이 공통 전압선의 확장부(133)와 접촉함에 따라 전기적으로 연결될 수 있다.
도 8에서는 테스트 영역(TA)과 주변 영역(PA)의 사이에 점선이 도시되어 있으며, 점선을 따라서 기판을 레이저 등으로 절단하여 테스트 영역(TA)을 제거할 수 있다. 이와 같이 테스트 영역(TA)이 제거되는 경우, 테스트 영역에 위치하는 브릿지(196)) 및 테그 패턴(400)은 제거되며, 주변 영역에 위치하는 브릿지(196)의 일부는 표시 장치에 잔류할 수 있다.
이하에서 도 10 내지 도 11을 참조하여 본 발명의 일 실시예에 대한 효과를 살펴본다. 도 10(a) 내지 도 10(d)는 테그 공통 전극을 포함하지 않는 비교예에 대한 실험 그래프이며, 도 11은 소자 성능에 대한 그래프이다.
도 10(a)를 살펴보면, 비교예인 테그 박막 트랜지스터를 형성한 후에 성능 평가를 실시한 그래프이다. 도 10(a)는 각각의 테그 박막 트랜지스터가 거의 일정한 문턱 전압 값을 나타내고 있음을 알 수 있다.
다음, 도 10(b) 및 도 10(c)를 살펴보면, (b)는 비교예인 테그 박막 트랜지스터 위에 배향막을 도포하고 성능 평가를 실시한 그래프이며, (c)는 배향막을 도포하고 경화한 후에 성능 평가를 실시한 그래프이다. 이때, 도 10(b) 및 도 10(c) 역시 각각의 테그 박막 트랜지스터가 거의 일정한 문턱 전압 값을 나타냄을 알 수 있다.
다음, 도 10(d)를 살펴보면, 배향막 경화 후에 러빙 공정을 실시하고 테그 박막 트랜지스터에 대한 성능 평가를 실시한 그래프이다. 이를 살펴보면, 러빙 공정 후에는 박막 트랜지스터의 문턱 전압 값이 포지티브(positive) 이동하였으며, 전압 값의 산포 역시 상당히 증가함을 알 수 있다.
그러나 도 11을 참조하여, 공통 전극을 포함하는 박막 트랜지스터에 대해 도 10(d)와 동일한 공정 후에 실시한 특성 평가를 살펴보면, 배향막의 러빙 후에도 박막 트랜지스터의 특성에 별다른 변동이 없음을 알 수 있다.
즉, 표시 영역에 위치하는 화소 박막 트랜지스터와 동일한 공정을 통해 형성되며 화소 박막 트랜지스터의 성능을 평가하기 위해 테스트 영역에 형성되는 테그 박막 트랜지스터는, 테그 패턴이 테그 공통 전극을 포함함에 따라 배향막의 러빙 후에도 일정한 특성을 나타낼 수 있음을 확인할 수 있다.
이를 통해 테스트 영역에 위치하는 테그 박막 트랜지스터로 화소 박막 트랜지스터의 성능을 평가하는 것이 가능할 수 있으며, 특히 배향막 형성 후에도 성능 평가가 가능하다. 또한, 이러한 성능 평가에 대한 신뢰성이 향상되는바 우수한 표시 장치를 제공할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100 : 하부 표시판 200 : 상부 표시판
11, 21 : 배향막 110, 210 : 기판
124 : 게이트 전극 126 : 테그 게이트 전극
131 : 공통 전압선 133 : 확장부
139 : 패드부
140 : 게이트 절연막 154 : 화소 반도체층
156 : 테그 반도체층 173: 소스 전극
175 : 드레인 전극 176 : 테그 소스 전극
177 : 테그 드레인 전극 180x, 180y : 보호막
191 : 화소 전극 196 : 브릿지
400 : 테그 패턴 410 : 테그 박막 트랜지스터
491 : 메인 연결부 492 : 테그 연결부
510 : 연장부

Claims (20)

  1. 표시 영역, 주변 영역 및 테스트 영역을 포함하는 제1 절연 기판,
    상기 제1 절연 기판 위에 위치하는 테그 게이트 전극, 게이트 전극 및 게이트선을 포함하는 게이트 도전체,
    상기 게이트 도전체 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 테그 반도체층 및 화소 반도체층을 포함하는 반도체층,
    상기 반도체층 위에 위치하는 테그 소스 전극, 테그 드레인 전극, 소스 전극, 드레인 전극 및 데이터선을 포함하는 데이터 도전체,
    상기 데이터 도전체 위에 위치하는 제1 보호막,
    상기 제1 보호막 위에 위치하는 테그 공통 전극 및 화소 공통 전극,
    상기 테그 공통 전극 및 상기 화소 공통 전극 위에 위치하는 제2 보호막, 및
    상기 제2 보호막 위에 위치하는 화소 전극,
    을 포함하는 표시 장치.
  2. 제1항에서,
    상기 게이트 전극, 상기 화소 반도체층, 상기 소스 전극 및 상기 드레인 전극은 화소 박막 트랜지스터를 이루며,
    상기 테그 게이트 전극, 상기 테그 반도체층, 상기 테그 소스 전극 및 상기 테그 드레인 전극은 테그 박막 트랜지스터를 이루고,
    상기 테그 박막 트랜지스터와 상기 테그 공통 전극은 테그 패턴을 이루는 표시 장치.
  3. 제2항에서,
    상기 화소 박막 트랜지스터는 화상을 표시하는 상기 표시 영역에 위치하고,
    상기 테그 박막 트랜지스터는 상기 표시 영역 주변에 위치하는 상기 테스트 영역에 위치하는 표시 장치.
  4. 제2항에서,
    상기 테그 패턴은 복수개이며,
    상기 복수개의 테그 패턴은 인접한 상기 테그 공통 전극을 연결하는 테그 연결부를 통해 상호 연결되는 표시 장치.
  5. 제4항에서,
    상기 게이트 도전체는 공통 전압선을 더 포함하며,
    상기 화소 공통 전극과 상기 테그 공통 전극은 상기 공통 전압선과 전기적으로 연결되는 표시 장치.
  6. 제5항에서,
    상기 화소 공통 전극과 상기 테그 공통 전극을 연결하는 메인 연결부를 더 포함하는 표시 장치.
  7. 제5항에서,
    상기 제2 보호막 위에 위치하는 브릿지를 더 포함하며,
    상기 브릿지는 상기 테그 공통 전극 및 상기 공통 전압선과 접촉하는 표시 장치.
  8. 제1항에서,
    상기 화소 전극 위에 위치하는 제1 배향막을 더 포함하며,
    상기 제1 배향막은 러빙되는 표시 장치.
  9. 제6항에서,
    상기 테그 박막 트랜지스터가 위치하는 상기 테스트 영역은 제거될 수 있으며,
    상기 테스트 영역이 제거되는 경우, 상기 테그 공통 전극과 상기 표시 영역 또는 상기 주변 영역을 연결하는 메인 연결부의 일부가 잔류하는 표시 장치.
  10. 표시 영역, 주변 영역 및 테스트 영역을 포함하는 제1 절연 기판 위에 게이트 전극, 테그 게이트 전극 및 게이트선을 포함하는 게이트 도전체를 형성하는 단계,
    상기 게이트 도전체 위에 게이트 절연막을 적층하는 단계,
    상기 게이트 절연막 위에 테그 반도체층 및 화소 반도체층을 형성하는 단계,
    상기 테그 반도체층 및 상기 화소 반도체층 위에 테그 소스 전극, 테그 드레인 전극, 소스 전극, 드레인 전극 및 데이터선을 포함하는 데이터 도전체를 형성하는 단계,
    상기 데이터 도전체 위에 제1 보호막을 적층하는 단계,
    상기 제1 보호막 위에 테그 공통 전극 및 화소 공통 전극을 형성하는 단계,
    상기 테그 공통 전극 및 상기 화소 공통 전극 위에 제2 보호막을 적층하는 단계, 그리고
    상기 제2 보호막 위에 화소 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  11. 제10항에서,
    상기 테그 게이트 전극, 상기 테그 반도체층, 상기 테그 소스 전극 및 상기 테그 드레인 전극은 테그 박막 트랜지스터를 이루고,
    상기 게이트 전극, 상기 화소 반도체층, 상기 소스 전극 및 상기 드레인 전극은 화소 박막 트랜지스터를 이루며,
    상기 테그 박막 트랜지스터와 상기 테그 공통 전극은 테그 패턴을 이루고,
    상기 테그 패턴은 복수개인 표시 장치의 제조 방법.
  12. 제11항에서,
    상기 복수의 테그 패턴은 인접한 상기 테그 공통 전극을 연결하는 테그 연결부를 통해 상호 연결되는 표시 장치의 제조 방법.
  13. 제10항에서,
    상기 화소 공통 전극과 상기 테그 공통 전극을 연결하는 메인 연결부를 더 형성하는 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 게이트 도전체는 공통 전압선을 더 포함하도록 형성되며,
    상기 화소 공통 전극과 상기 테그 공통 전극은 상기 공통 전압선과 전기적으로 연결되는 표시 장치의 제조 방법.
  15. 제10항에서,
    상기 화소 전극을 형성하는 단계에서 형성되는 브릿지를 더 포함하며,
    상기 브릿지는 상기 테그 공통 전극 및 상기 공통 전압선과 접촉하는 표시 장치의 제조 방법.
  16. 제11항에서,
    상기 복수의 테그 패턴은 소정의 간격으로 이격되도록 형성되는 표시 장치의 제조 방법.
  17. 제13항에서,
    상기 화소 박막 트랜지스터는 화상을 표시하는 상기 표시 영역에 위치하도록 형성 되고,
    상기 테그 패턴은 상기 표시 영역 주변에 위치하는 상기 테스트 영역에 위치하도록 형성되며, 상기 테스트 영역은 제거될 수 있는 표시 장치의 제조 방법.
  18. 제17항에서,
    상기 테스트 영역이 제거되는 경우, 상기 테그 공통 전극과 상기 표시 영역 또는 상기 주변 영역을 연결하는 메인 연결부의 일부가 잔류하는 표시 장치의 제조 방법.
  19. 제10항에서,
    상기 화소 전극 위에 배향막을 도포하고 러빙하는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제10항에서,
    상기 게이트 절연막 위에 테그 반도체층 및 화소 반도체층을 형성하는 단계, 및
    상기 테그 반도체층 및 상기 화소 반도체층 위에 테그 소스 전극, 테그 드레인 전극, 소스 전극, 드레인 전극 및 데이터선을 포함하는 데이터 도전체를 형성하는 단계는 하나의 마스크로 형성되는 표시 장치의 제조 방법.
KR1020130151802A 2013-12-06 2013-12-06 표시 장치 및 이의 제조 방법 KR20150066365A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130151802A KR20150066365A (ko) 2013-12-06 2013-12-06 표시 장치 및 이의 제조 방법
US14/253,040 US9059112B1 (en) 2013-12-06 2014-04-15 Display device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130151802A KR20150066365A (ko) 2013-12-06 2013-12-06 표시 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20150066365A true KR20150066365A (ko) 2015-06-16

Family

ID=53271919

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130151802A KR20150066365A (ko) 2013-12-06 2013-12-06 표시 장치 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US9059112B1 (ko)
KR (1) KR20150066365A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170001816A (ko) * 2015-06-25 2017-01-05 삼성디스플레이 주식회사 표시 장치
CN110459152A (zh) * 2018-05-08 2019-11-15 三星显示有限公司 显示装置、用于测试显示装置的设备和方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102098220B1 (ko) * 2013-11-28 2020-04-07 엘지디스플레이 주식회사 표시장치용 표시패널
KR102132445B1 (ko) * 2013-12-31 2020-07-09 엘지디스플레이 주식회사 액정 디스플레이 패널 및 이의 제조 방법
CN104238215A (zh) * 2014-08-28 2014-12-24 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置
US10347702B2 (en) * 2014-10-22 2019-07-09 Lg Display Co., Ltd. Flexible thin film transistor substrate and flexible organic light emitting display device
KR20200053716A (ko) * 2018-11-08 2020-05-19 삼성디스플레이 주식회사 표시 장치
US11903299B2 (en) * 2018-11-16 2024-02-13 Sharp Kabushiki Kaisha Display device
CN109768053B (zh) * 2019-01-28 2021-12-28 京东方科技集团股份有限公司 阵列基板及其控制方法、制造方法、显示面板、显示装置
EP4138126A4 (en) 2021-07-09 2023-07-19 Changxin Memory Technologies, Inc. SEMICONDUCTOR TEST STRUCTURE AND METHOD FOR FORMING IT

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656900B1 (ko) 1999-12-13 2006-12-15 삼성전자주식회사 정전기 방전 구조를 가지는 액정 표시 장치용 박막트랜지스터 기판 및 그 제조 방법
KR100353955B1 (ko) 2000-12-20 2002-09-28 엘지.필립스 엘시디 주식회사 신호라인 검사를 위한 액정표시장치
JP2004272028A (ja) 2003-03-11 2004-09-30 Fujitsu Display Technologies Corp 表示装置用基板及びそれを備えた表示装置
JPWO2006006369A1 (ja) 2004-07-12 2008-04-24 パイオニア株式会社 半導体装置
KR101051012B1 (ko) 2004-08-06 2011-07-21 삼성전자주식회사 표시 패널용 모기판 및 그의 제조 방법
KR101107708B1 (ko) 2005-02-15 2012-01-25 엘지디스플레이 주식회사 액정 표시 장치의 박막 트랜지스터 어레이 기판
JP4947801B2 (ja) 2007-02-08 2012-06-06 東芝モバイルディスプレイ株式会社 液晶表示装置
KR101033463B1 (ko) 2008-06-13 2011-05-09 엘지디스플레이 주식회사 액정표시장치용 어레이 기판
JP2012014098A (ja) 2010-07-05 2012-01-19 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、及びその製造方法、並びに表示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170001816A (ko) * 2015-06-25 2017-01-05 삼성디스플레이 주식회사 표시 장치
CN110459152A (zh) * 2018-05-08 2019-11-15 三星显示有限公司 显示装置、用于测试显示装置的设备和方法
KR20190128758A (ko) * 2018-05-08 2019-11-19 삼성디스플레이 주식회사 표시 장치, 표시 장치의 검사 장치 및 표시 장치의 검사 방법

Also Published As

Publication number Publication date
US9059112B1 (en) 2015-06-16
US20150162251A1 (en) 2015-06-11

Similar Documents

Publication Publication Date Title
KR20150066365A (ko) 표시 장치 및 이의 제조 방법
US9626930B2 (en) Display device
KR101254029B1 (ko) 표시 기판, 이의 제조 방법 및 이를 갖는 액정표시장치
US8477252B2 (en) Display apparatus with gate leading lines of differing lengths
US9153600B2 (en) Thin film transistor array panel and manufacturing method thereof
US7884912B2 (en) Liquid crystal display device
US8796689B2 (en) Thin film transistor array panel
US8502945B2 (en) Array substrate of fringe field switching mode liquid crystal display panel and method of manufacturing the same
KR101846411B1 (ko) 액정 표시 장치
US9899422B2 (en) Thin film transistor substrate and display device including the same
US9548322B2 (en) Display device
CN109597522B (zh) 触控阵列基板及触控显示面板
KR20140090852A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
US8610858B2 (en) Thin film transistor array panel and method of manufacturing the same
US9429804B2 (en) Display device and manufacturing method thereof
KR102422555B1 (ko) 표시장치
KR20140061815A (ko) 액정표시 장치용 어레이 기판
KR100980012B1 (ko) 박막 트랜지스터 표시판
KR20140145785A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20140088810A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20160050190A (ko) 액정 표시 장치
KR102368593B1 (ko) 박막 트랜지스터 기판 및 이를 구비하는 표시 패널
KR20170078243A (ko) 어레이 기판 및 이를 구비하는 표시장치
KR101232145B1 (ko) 액정표시장치의 검사용 기판
KR20100050293A (ko) 박막 트랜지스터 기판

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid