KR101296658B1 - 액정 패널 및 그 검사 방법 - Google Patents

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Abstract

본 발명은 액정 패널 및 그 검사 방법에 관한 것으로, 액정 패널은 액정 패널로 검사 신호를 인가하며, 이격되어 형성된 제 1 및 제 2 수평부를 가지는 적어도 하나의 검사 신호 공급라인과, 상기 제 1 및 제 2 수평부 끝단과 각각 접속되어 상기 제 1 수평부에서 상기 제 2 수평부로의 전식 전이를 방지하기 위해 서로 분리된 제 1 및 제 2 전식 차단 패턴과, 상기 제 1 및 제 2 수평부를 전기적으로 연결시키기 위한 전식에 강한 물질로 형성된 연결 패턴을 포함하는 것을 특징으로 한다.
전식, 검사 라인, 액정 패널

Description

액정 패널 및 그 검사 방법{LIQUID PANEL AND TESTING METHOD THEREOF}
본 발명은 액정 패널에 관한 것으로, 특히 검사 라인인 패널 외곽부에서 액정 패널로 전식이 전이되는 것을 방지하기 위한 액정 패널 및 그 검사 방법에 관한 것이다.
일반적인 액정표시장치는 액정의 전기적 및 광학적 특성을 이용하여 화상을 표시하는 액정 패널과, 액정 패널에 구동 신호를 인가하는 구동부로 구분된다.
액정 패널은 일정 간격을 갖고 합착된 제 1, 제 2 기판과, 제 1, 제 2 기판 사이에 형성된 액정층으로 구성된다. 액정 패널의 제조공정은 크게 제 1 기판에 박막 트랜지스터를 형성하는 박막 트랜지스터 어레이 공정과, 제 2 기판에 컬러필터를 형성하는 컬러 필터 어레이 공정으로 구분된다. 액정 패널은 박막 트랜지스터 어레이가 형성된 제 1 기판과, 컬러 필터 어레이가 형성된 제 2 기판은 셀공정을 거쳐 액정층을 사이에 두고 서로 합착되어 완성된다.
완성된 액정 패널은 검사 공정을 통해 불량 여부를 판단하고, 양품으로 선별된 액정 패널은 외측에 각각 편광판을 부착한 후, 구동회로를 연결하면 액정표시장치가 완성된다.
여기서, 검사 공정은 도 1a과 같이 액정 패널(10)로 신호를 인가하는 검사 신호 공급라인(12, 14)을 이용하여 액정 패널(10)의 불량 여부를 판단한 후, 검사 신호 공급라인(12, 14)이 형성된 영역을 스크라이빙(SCR)하여 절단하게 된다. 하지만, 절단된 표면으로 화학 성분 물질이나 기판 오염으로 인한 전식이 발생할 경우 화살표 방향으로 검사 신호 공급라인(12, 14)를 통해 도 1b의 전식 발생부와 같이 액정 패널(10) 내부로 전식이 전이하게 되어 패널 크랙(crack)을 일으켜 씰(seal) 터짐 불량이 발생하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 검사 라인인 패널 외곽부에서 액정 패널로 전식이 전이되는 것을 방지하기 위한 액정 패널 및 그 검사 방법을 제공하는데 목적이 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 한 특징에 따른 액정 패널은 액정 패널로 검사 신호를 인가하며, 이격되어 형성된 제 1 및 제 2 수평부를 가지는 적어도 하나의 검사 신호 공급라인과, 상기 제 1 및 제 2 수평부 끝단과 각각 접속되어 상기 제 1 수평부에서 상기 제 2 수평부로의 전식 전이를 방지하기 위해 서로 분리된 제 1 및 제 2 전식 차단 패턴과, 상기 제 1 및 제 2 수평부를 전기적으로 연결시키기 위한 전식에 강한 물질로 형성된 연결 패턴을 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 액정 패널의 검사 방법은 기판 상에 게이트 라인과, 액정 패널로 검사 신호를 인가하기 위해 서로 이격되어 형성된 제 1 및 제 2 수평부를 가지는 적어도 하나의 검사 라인과, 상기 제 1 및 제 2 수평부 끝단과 각각 접속되어 서로 연결된 전식 차단 패턴을 형성하는 단계와, 상기 게이트 라인에 쇼트 검사를 하는 단계와, 상기 검사 라인과, 상기 전식 차단 패턴 상에 게이트 절연막을 형성하는 단계와, 상기 제 1 및 제 2 수평부를 노출시키는 제 1 및 제 2 콘택홀과, 상기 전식 차단 패턴을 노출시키는 제 3 콘택홀을 구비한 보호막을 형성하는 단계와, 상기 제 1 및 제 2 콘택홀을 통해 상기 제 1 및 제 2 수평부를 연결시키는 전식에 강한 물질로 형성된 연결 패턴과, 상기 제 3 콘택홀을 통해 상기 전식 차단 패턴을 제 1 및 제 2 전식 차단 패턴으로 분리하는 단계와, 상기 적어도 하나의 검사 라인에 검사 신호를 인가해서 어레이 내부에 불량 유무를 검사하는 단계와, 상기 적어도 하나의 검사 라인을 스크라이빙 공정을 통해 제거하는 단계를 구비하는 것을 특징으로 한다.
본 발명에 따른 액정 패널 및 그 검사 방법은 다음과 같은 효과가 있다.
검사 신호 공급 라인의 제 1 및 제 2 수평부를 이격되도록 형성하여 전식에 강한 물질로 형성된 연결 패턴으로 연결시킴으로써, 검사 신호 공급 라인 절단시 전식이 액정 패널로 전이되는 것을 차단할 수 있다.
또한, 검사 신호 공급 라인의 제 1 및 제 2 수평부와 접속된 전식 차단 패턴이 분리되도록 형성함으로써, 전식의 이동 경로를 차단하며, 전식이 전이로 인한 패널 크랙(crack)으로 발생하는 씰 터짐 불량을 방지할 수 있다.
도 2는 본 발명에 따른 액정 패널의 검사부를 나타내는 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ＇ 내지 Ⅲ-Ⅲ＇선에 따른 단면도이다.
도 2 및 도 3을 참조하면, 기판의 외곽부에 액정 패널의 불량 여부를 검사하기 위한 검사 신호 공급라인과, 검사 신호 공급라인과 접속되어 액정 패널에 신호를 인가하는 검사 라인(140)과, 검사 신호 공급라인으로부터의 전식의 전이를 방지 하기 위한 전식 차단 패턴(180)을 구비한다.
검사 방법으로는 박막 트랜지스터 액정 패널의 전기적 특성 결함을 검출하기 위한 검사로써, 일반적으로 어레이 검사(Array Test)와, GGS(Gate Gate Short)검사가 있다. 어레이 검사는 박막 트랜지스터 기판이 완성된 후 최종적으로 하는 검사이며, 완성된 박막 트랜지스터 기판 상에 액정층을 갖는 검사 장비 즉, 모듈레이터(modulator)를 위치시킨 다음, 박막 트랜지스터 기판에 테스트 신호를 공급하여 모듈레이터를 통해 완성되면 테스트 화상이 표시되게 하여 불량 화소 및 불량 라인 유무를 검사하게 된다. 검사 과정 중 액정 패널에 불량이 발생하게 되면 액정 패널과 모듈레이터에 인가된 전압에 의해 전기장을 변화시켜 모듈레이터를 투과하는 광량이 달라지게 되어 화소별 차이가 발생하는 부분의 전압값 차이에 의해 불량을 인식하여 액정 패널의 불량을 검출하게 된다.
GGS 검사는 게이트 금속층 증착 중에 이물 또는 포토 공정으로 인한 불량에 의해 게이트 금속층으로 게이트 패턴들 완성된 후에 게이트 패턴들이 연결된 모든 부분의 쇼트 여부를 검사하는 방법이다.
이와 같은 검사 방법이 완료된 후, 스크라이빙(SCR) 공정을 통해 검사 신호 공급라인을 단선시킨다. 이때, 절단된 표면으로 화학 성분 물질이나 기판 오염으로 인한 전식이 발생할 경우 검사 신호 공급라인을 통해 액정 패널 내부로 전식이 전이하게 된다. 다시 말해, 최근에는 -10℃ 저온 보존 후 0℃ 저온 구동 평가시에 기판 오염 및 외부 오염 유입으로 인한 액정 패널 내부로의 미세한 전식 불량이 패널 크랙(crack)을 일으켜 도 4와 같이 씰 터짐 불량이 발생하게 된다.
검사 신호 공급라인은 액정 패널 내부와 접지되어 그라운드 전압을 인가하는 제 1 검사 신호 공급라인(150)과, 공통 전극(도시하지 않음)에 공통 전압(Vcom)을 인가하는 제 2 검사 신호 공급라인(162)을 구비한다. 제 2 검사 신호 공급라인(162)은 제 1 검사 신호 공급라인(150)과 나란하게 형성된 수직부(158)와, 수직부(158)에서 분기되어 액정 패널에 신호를 인가하는 수평부를 구비한다.
수평부는 수직부(158)에서 분기되어 형성되는 제 1 수평부(160a)와, 제 1 수평부(160a)와 이격되어 형성되며 액정 패널에 신호를 인가하는 검사 라인(140)과 접속된 제 2 수평부(160b)로 구성된다. 제 1 및 제 2 수평부(160a, 160b)는 게이트 절연막(104) 및 보호막(130)을 관통하는 적어도 하나의 제 1 및 제 2 콘택홀(120, 122)을 통해 연결 패턴(125)과 전기적으로 연결된다. 전식은 게이트 금속층을 따라 전이가 되므로, 전식 전이를 방지하기 위해 제 1 및 제 2 수평부(160a, 160b)를 이격되도록 형성한 후, 전식 및 부식에 강한 투명 도전층으로 형성된 연결 패턴(125)으로 점핑(jumping)시켜 이격되어진 제 1 및 제 2 수평부(160a, 160b)를 전기적으로 연결시킨다. 제 1 및 제 2 수평부(160a, 160b)의 이격 거리는 20㎛∼50㎛이다.
여기서, 제 1 및 제 2 수평부(160a, 160b) 상의 다수의 제 1 및 제 2 콘택홀(120, 122)은 하나로 형성할 수도 있지만, 접촉 불량 및 접촉 면적을 넓게 하기 위해 다수의 콘택홀을 형성하여 접속시키는 것이 바람직하다.
전식 차단 패턴(180)은 제 1 및 제 2 수평부(160a, 160b)의 끝단에서 각각 접속되며, 제 1 및 제 2 수평부(160a, 160b)와 같이 게이트 금속층(도시하지 않음) 으로 형성된다. 이와 같은 게이트 금속층(도시하지 않음)으로 이루어진 게이트 패턴 형성 후 게이트 라인(도시하지 않음)에 쇼트가 발생되었는지를 검사하기 위해 GGS(Gate Gate Short)검사를 실시하게 된다. 이때, 신호의 경로는 공통 전압을 인가하기 위한 제 2 검사 신호 공급라인(162)의 수직부(158), 제 1 수평부(160a), 전식 차단 패턴(180), 제 2 수평부(160b)를 통해 액정 패널로 신호가 인가된다.
GGS 검사 후에 보호막(130), 게이트 절연막(104) 및 전식 차단 패턴(180)을 관통하는 제 3 콘택홀(111)을 통해 전식 차단 패턴(180)이 단락되어 제 1 수평부(160a)와 접속된 제 1 전식 차단 패턴(180a)과, 제 2 수평부(160b)와 접속된 제 2 전식 차단 패턴(180b)으로 나누어진다. 이와 같이, 전식 차단 패턴(180)이 제 1 및 제 2 차단 패턴(180a, 180b)으로 분리되어 형성됨으로써, 제 1 수평부(160a)에서 제 2 수평부(160b)로의 신호 및 전식의 이동 경로를 차단하게 된다. 이때, 신호의 경로는 제 2 검사 신호 공급라인(162)의 수직부(158), 제 1 수평부(160a), 연결 패턴(125), 제 2 수평부(160b)를 통해 액정 패널 내부로 신호가 인가된다.
여기서, 전식 차단 패턴(180)은 도 5와 같이, 전식의 이동 경로를 길게 하기 위해 원형, 타원형, 다각형 또는 지그재그 형태로 형성할 수도 있다.
검사 라인(140)은 어레이 검사(Array Test)시 검사 신호 공급라인이 형성된 영역이 절단되기 전까지는 액정 패널로 신호가 인가되며, 절단된 후에는 씰 패턴 하부에서 플로팅된다. 검사 라인(140) 상에는 게이트 절연막(104), 보호막(130) 및 투명 도전층으로 형성된 검사 패턴(142)이 형성되며, 검사 패턴(142)은 검사 라인(140)과 콘택되어 전기적으로 연결되며, 검사 라인(140)으로 인가된 공통 전압을 씰 패턴(도시하지 않음)의 도전볼을 통해 컬러 필터 기판(도시하지 않음)의 공통 전극(도시하지 않음)에 전압을 인가시킨다.
도 6은 도 2의 Ⅰ-Ⅰ＇ 내지 Ⅱ-Ⅱ＇선에 따른 단면도와 박막 트랜지스터를 나타낸 단면도이다.
도 6을 참조하면, 기판(100) 상에 검사 신호 공급라인과, 박막 트랜지스터(TFT)와, 전식 차단 패턴(180)이 형성된다.
박막 트랜지스터(TFT)는 게이트 라인(도시하지 않음)에서 분기된 게이트 전극(102)과, 게이트 전극(102)이 형성된 기판(100)의 전면에 형성된 게이트 절연막(104)과, 게이트 절연막(104) 상에 게이트 전극(102)과 중첩되게 형성된 반도체층(108)과, 데이터 라인(도시하지 않음)에서 분기되어 반도체층(108) 상에 형성되는 소스 전극(110a), 반도체층(108) 상에 소스 전극(110a)과 마주하게 형성된 드레인 전극(110b)으로 구성된다.
반도체층(108)은 비정질 실리콘(a-Si)층 및 불순물(n+)이 도핑된 비정질 실리콘층을 패터닝하여 활성층(108b) 및 오믹 콘택층(108a)으로 이루어진다.
박막 트랜지스터(TFT) 상에는 드레인 전극(110b)을 노출시키는 화소 콘택홀(112)을 구비하는 보호막(130)이 형성되며, 화소 콘택홀(112)을 통해 화소 전극(115)이 드레인 전극(110b)과 전기적으로 연결된다.
제 1 및 제 2 검사 신호 공급라인(150, 162)은 박막 트랜지스터(TFT)의 게이트 전극(102)과 동일층에 게이트 금속층으로 형성되며, 도 6의 제 2 검사 신호 공급라인(162)의 제 1 및 제 2 수평부(160a, 160b) 상에 게이트 절연막(104) 및 보호 막(130)이 순차적으로 형성되며, 제 1 및 제 2 수평부(160a, 160b)를 노출시키는 게이트 절연막(104) 및 보호막(130)을 관통하는 제 1 및 제 2 콘택홀(120, 122)을 통해 제 1 및 제 2 수평부(160a, 160b)를 노출시키며 제 1 및 제 2 콘택홀(120, 122)을 통해 연결 패턴(125)이 제 1 및 제 2 수평부(160a, 160b)를 전기적으로 접속시킨다.
게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
연결 패턴(125)은 화소 전극(115)과 동일층에 동일 물질로 형성되며, 전식 및 부식에 강한 투명 도전 물질로 형성된다. 투명 도전 물질로 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO) 중 어느 하나로 형성된다.
전식 차단 패턴(180)은 제 1 및 제 2 수평부(160a, 160b) 각각에 접속되며, 전식 차단 패턴(180) 상에 게이트 절연막(104) 및 보호막(130)이 순차적으로 형성되고, 보호막(130), 게이트 절연막(104), 전식 차단 패턴(180)을 관통하는 제 3 콘택홀(111)을 통해 단락되어 전식 차단 패턴(180)은 제 1 수평부(160a)와 접속된 제 1 전식 차단 패턴(180a)과, 제 2 수평부(160b)와 접속된 제 2 전식 차단 패턴(180b)으로 구분된다.
도 7a 내지 도 7d는 도 6에 도시된 박막 트랜지스터 기판의 제조방법을 나타 낸 공정 단면도들이다.
도 7a를 참조하면, 기판(100) 상에 게이트 라인(도시하지 않음), 게이트 전극(102), 검사 신호 공급라인(150, 162) 및 전식 차단 패턴(180)을 포함하는 게이트 패턴이 형성된다.
구체적으로, 기판(100) 상에 게이트 금속층을 스퍼터링 등의 증착 방법으로 형성한 후, 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정으로 게이트 금속층(도시하지 않음)을 패터닝하여 서로 이격되어 형성된 공통 전압을 인가하는 제 2 검사 신호 공급라인(162)의 제 1 및 제 2 수평부(160a, 160b)와, 제 1 및 제 2 수평부(160a, 160b)의 끝단 각각과 접속된 전식 차단 패턴(180)과, 게이트 전극(102)이 형성된다. 여기서, 제 1 및 제 2 수평부(160a, 160b)는 20㎛∼50㎛의 이격 거리로 이격되어 형성된다.
게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
이와 같이, 게이트 금속층으로 이루어진 게이트 패턴 형성 후 게이트 패턴들끼리 쇼트가 발생되었는지를 검사하기 위해 GGS(Gate Gate Short)검사를 실시하게 된다. 이때, 신호의 경로는 도 2에서와 같이, 액정 패널에 공통 전압을 인가하는 제 2 검사 신호 공급라인(162)의 수직부(158), 제 1 수평부(160a), 전식 차단 패턴(180), 제 2 수평부(160b)를 통해 액정 패널 내부로 신호가 인가된다.
이어서, 도 7b와 같이, 게이트 패턴을 포함하는 박막 트랜지스터 기판(100) 전면에 PECVD(Plasma Enhanced Chemical Vapor Deposition)등의 증착 방법으로 게이트 절연막(104), 비정질실리콘(a-Si)층 및 불순물(n+)이 도핑된 비정질실리콘층이 순차적으로 형성된다. 이어, 소스/드레인 금속층을 스퍼터링 등의 증착 방법으로 형성한 후, 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 게이트 전극(102)과 중첩되도록 패터닝되어 활성층(108b) 및 오믹 콘택층(108a)으로 구성된 반도체층(108)과, 소스 및 드레인 전극(110a, 110b)으로 박막 트랜지스터(TFT)를 형성한다. 이때, 소스 전극(110a) 및 드레인 전극(110b)과 오믹 콘택층(108a)의 전기적인 분리를 위해 회절 노광 또는 하프톤 마스크(half-tone mask)가 이용된다.
게이트 절연막(104)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스 및 드레인 금속층은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti), 몰리티타늄 합금(MoTi), 몰리니오븀 합금(MoNb), 타이아늄니오븀 합금(TiNb) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
도 7c는 박막 트랜지스터(TFT)를 포함한 기판(100) 전면에 제 1 내지 제 3 콘택홀(120, 122, 111)과, 화소 콘택홀(112)을 구비한 보호막(130)이 형성된다.
구체적으로, 박막 트랜지스터(TFT)를 포함하는 기판 전면에 보호막(120)을 형성한 후, 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 보호막(130)을 패터닝하여 제 1 및 제 2 수평부(160a, 160b)를 노출시키는 제 1 및 제 2 콘택홀(120, 122)과, 전식 차단 패턴(180)을 노출시키는 제 3 콘택홀(111)과, 박 막 트랜지스터(TFT)의 드레인 전극(110b)을 노출시키는 화소 콘택홀(112)을 형성한다.
보호막(130)은 게이트 절연막(104)과 같은 무기 절연물질이 PECVD 등의 증착 방법으로 증착되어 형성되거나, 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB(Benzocyclobuten), PFCB(Perfluorocyclobutane), 테프론(teflon), 사이토프(Cytop) 등과 같은 유기 절연물질이 스핀 또는 스핀리스 등의 코팅 방법으로 코팅되어 형성된다.
도 7d는 보호막(130) 상에 연결 패턴(125) 및 화소 전극(115)이 형성되고, 전식 차단 패턴(180)은 제 1 및 제 2 전식 차단 패턴(180a, 180b)으로 분리된다.
구체적으로, 보호막(130) 상에 투명 도전 물질을 증착한 후 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 패터닝되어 제 1 및 제 2 콘택홀(120, 122)을 통해 제 1 및 제 2 수평부(160a, 160b)를 전기적으로 접속시키는 연결 패턴(125)과, 화소 콘택홀(112)을 통해 드레인 전극(110b)과 전기적으로 연결되는 화소 전극(115)이 형성된다.
여기서, 제 3 콘택홀(111)에 의해 전식 차단 패턴(180)이 노출되어 있으므로 연결 패턴(125) 및 화소 전극(115)이 패터닝됨과 동시에 노출된 전식 차단 패턴(180)은 식각 공정에 의해 제거되어 제 1 및 제 2 (180a, 180b)로 분리된다.
투명 도전 물질로는 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO) 중 어느 하나로 형성된다.
이와 같이 박막 트랜지스터 기판이 완성된 후 최종적으로 어레이 검사를 실시 즉, 완성된 박막 트랜지스터 기판 상에 액정층을 갖는 검사 장비 즉, 모듈레이터(modulator)를 위치시킨 다음, 박막 트랜지스터 기판에 테스트 신호를 공급하여 모듈레이터를 통해 완성되면 테스트 화상이 표시되게 하여 불량 화소 및 불량 라인 유무를 검사하게 된다. 검사 과정 중 액정 패널에 불량이 발생하게 되면 액정 패널과 모듈레이터에 인가된 전압에 의해 전기장을 변화시켜 모듈레이터를 투과하는 광량이 달라지게 되어 화소별 차이가 발생하는 부분의 전압값 차이에 의해 불량을 인식하여 액정 패널의 불량을 검출하게 된다.
이와 같은 검사 방법이 완료된 후, 스크라이빙 공정(SCR)을 통해 기판의 가장자리 영역을 절단하여 검사 신호 공급라인(150, 162)을 단선시킨다.
이때, 절단된 표면으로 화학 성분 물질이나 기판 오염으로 인한 전식이 발생할 경우 검사신호 공급라인을 통해 액정 패널 내부로 전식이 전이하게 되어 패널 크랙(crack)을 일으켜 씰 터짐 불량이 발생하게 되므로, 이를 방지하기 위해 상기와 같이 전식 차단 패턴(180)을 분리시킴으로써 신호 및 전식의 이동 경로를 차단시킨다. 이때, 신호의 경로는 수직부(158), 제 1 수평부(160a), 연결 패턴(125), 제 2 수평부(160b)를 통해 액정 패널 내부로 신호가 인가된다. 또한, 많은 공간을 사용할 필요 없이 바로 양산 적용이 가능하게 된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래의 액정 패널로의 전식 전이의 문제점을 나타내는 도면이다.
도 2는 본 발명에 따른 액정 패널의 검사부를 나타내는 평면도이다
도 3은 도 2의 Ⅰ-Ⅰ＇ 내지 Ⅲ-Ⅲ＇선에 따른 단면도이다.
도 4는 씰 터짐 불량을 나타낸 도면이다.
도 5는 전식 차단 패턴의 다른 실시예를 나타낸 도면이다.
도 6는 도 2의 Ⅰ-Ⅰ＇ 내지 Ⅱ-Ⅱ＇선에 따른 단면도와 박막 트랜지스터를 나타낸 단면도이다.
도 7a 내지 도 7d는 도 6에 도시된 박막 트랜지스터 기판의 제조방법을 나타낸 공정 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 102 : 게이트 전극
104 : 게이트 절연막 108 : 반도체층
110a, 110b : 소스 및 드레인 전극 152, 162 : 검사 신호 공급라인
111, 120, 122 : 콘택홀 125 : 연결 패턴
140 : 검사 라인 180 : 전식 차단 패턴

Claims (10)

  1. 기판 상에 형성된 게이트 라인과,
    상기 게이트 라인과 교차되어 형성되는 데이터 라인과,
    상기 게이트 라인과 상기 데이터 라인의 교차부에 형성된 박막 트랜지스터와,
    상기 박막 트랜지스터와 접속된 화소 전극을 추가로 구비하며,
    상기 게이트 라인과 동일층에 형성되며, 액정 패널로 검사 신호를 인가하며, 이격되어 형성된 제 1 및 제 2 수평부를 가지는 적어도 하나의 검사 신호 공급라인과,
    상기 제 1 및 제 2 수평부 끝단과 각각 접속되어 상기 제 1 수평부에서 상기 제 2 수평부로의 전식 전이를 방지하기 위해 서로 분리된 제 1 및 제 2 전식 차단 패턴과,
    상기 제 1 및 제 2 수평부를 전기적으로 연결시키기 위한 전식에 강한 물질로 형성된 연결 패턴을 포함하며,
    상기 제1 및 제2 전식 차단 패턴은 상기 게이트 라인과 동일층에 동일 물질로 형성되며,
    상기 연결 패턴은 상기 화소 전극과 동일층에 동일 물질로 형성되는 것을 특징으로 하는 액정 패널.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 수평부의 이격 거리는 20㎛∼50㎛인 것을 특징으로 하는 액정 패널.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 및 제2 전식 차단 패턴은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성되며,
    상기 연결 패턴은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO) 중 어느 하나로 형성되는 것을 특징으로 하는 액정 패널.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 전식 차단 패턴은 원형, 타원형, 다각형 또는 지그재그 형태로 형성되는 것을 특징으로 하는 액정 패널.
  6. 기판 상에 게이트 라인과, 액정 패널로 검사 신호를 인가하기 위해 서로 이격되어 형성된 제 1 및 제 2 수평부를 가지는 적어도 하나의 검사 라인과, 상기 제 1 및 제 2 수평부 끝단과 각각 접속되어 서로 연결된 전식 차단 패턴을 형성하는 단계와,
    상기 게이트 라인에 쇼트 검사를 하는 단계와,
    상기 검사 라인과, 상기 전식 차단 패턴 상에 게이트 절연막을 형성하는 단계와,
    상기 제 1 및 제 2 수평부를 노출시키는 제 1 및 제 2 콘택홀과, 상기 전식 차단 패턴을 노출시키는 제 3 콘택홀을 구비한 보호막을 형성하는 단계와,
    상기 제 1 및 제 2 콘택홀을 통해 상기 제 1 및 제 2 수평부를 연결시키는 전식에 강한 물질로 형성된 연결 패턴과, 상기 제 3 콘택홀을 통해 상기 전식 차단 패턴을 제 1 및 제 2 전식 차단 패턴으로 분리하는 단계와,
    상기 적어도 하나의 검사 라인에 검사 신호를 인가해서 어레이 내부에 불량 유무를 검사하는 단계와,
    상기 적어도 하나의 검사 라인을 스크라이빙 공정을 통해 제거하는 단계를 구비하는 것을 특징으로 하는 액정 패널의 검사방법.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 수평부의 이격 거리는 20㎛∼50㎛인 것을 특징으로 하는 액정 패널의 검사방법.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 전식 차단 패턴은 상기 게이트 라인과 동일층에 동일 물질로 형성되는 것을 특징으로 하는 액정 패널의 검사방법.
  9. 제 6 항에 있어서,
    상기 연결 패턴은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO) 중 어느 하나로 형성되는 것을 특징으로 하는 액정 패널의 검사방법.
  10. 제 6 항에 있어서,
    상기 제1 및 제2 전식 차단 패턴은 원형, 타원형, 다각형 또는 지그재그 형태로 형성되는 것을 특징으로 하는 액정 패널의 검사방법.
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