KR100543934B1 - 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 - Google Patents

반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 Download PDF

Info

Publication number
KR100543934B1
KR100543934B1 KR1020000029645A KR20000029645A KR100543934B1 KR 100543934 B1 KR100543934 B1 KR 100543934B1 KR 1020000029645 A KR1020000029645 A KR 1020000029645A KR 20000029645 A KR20000029645 A KR 20000029645A KR 100543934 B1 KR100543934 B1 KR 100543934B1
Authority
KR
South Korea
Prior art keywords
clock
signal
control
buffer
locked loop
Prior art date
Application number
KR1020000029645A
Other languages
English (en)
Other versions
KR20010108751A (ko
Inventor
류제훈
한종희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000029645A priority Critical patent/KR100543934B1/ko
Priority to US09/867,811 priority patent/US6538956B2/en
Priority to DE10126589A priority patent/DE10126589A1/de
Priority to JP2001165453A priority patent/JP4511767B2/ja
Priority to GB0113270A priority patent/GB2368166B/en
Priority to TW090115461A priority patent/TWI224793B/zh
Publication of KR20010108751A publication Critical patent/KR20010108751A/ko
Priority to US10/334,610 priority patent/US6687169B2/en
Application granted granted Critical
Publication of KR100543934B1 publication Critical patent/KR100543934B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 반도체 메모리 장치의 제어 및 어드레스 장치에 관한 것으로, 외부클럭으로부터 내부 제어 및 어드레스 장치를 제어하는 경로에 내부클럭을 발생하는 지연고정루프를 첨가함으로써 tAA(어드레스 억세스 타임)과 tAC(데이터 억세스 타임)을 고속으로 할 수 있는 내부클럭 발생 장치를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 반도체 메모리 장치에 있어서, 외부클럭을 입력받아서 버퍼링하는 클럭 입력 버퍼; 상기 클럭 입력 버퍼의 출력을 입력받아서 클럭에 동기된 내부 클럭을 발생하기 위한 지연고정루프; 상기 지연고정루프에서 출력된 내부클럭과 제어입력신호를 입력받아 제어신호를 생성하기 위한 제어 버퍼; 상기 지연고정루프에서 출력된 내부클럭과 어드레스입력신호를 입력받아 어드레스를 발생하기 위한 어드레스 버퍼; 및 상기 제어 버퍼(320)로부터 출력된 제어신호를 입력받아 제어신호의 조합에 의해서 여러가지 명령을 생성하기 위한 커맨드 디코더를 포함하여 이루어진다.
클럭제어부, 제2클럭발생부, 지연고정루프클럭버퍼부, 클럭구동부, 카스버퍼부, 카스래치부.

Description

반도체 메모리 장치에서 어드레스 및 데이터 억세스 타임을 고속으로 하는 제어 및 어드레스 장치{Control and address device having fast address and data access time in semiconductor memory device}
도1은 종래 기술의 외부 클럭을 버퍼링하여 내부 클럭으로 사용한 제어 및 어드레스단의 블럭도,
도2는 종래기술의 외부클럭과 내부클럭 간의 시간 차를 나타내는 타이밍도,
도3은 본 발명의 제어 및 어드레스단의 블럭도,
도4는 본 발명의 외부 클럭과 지연 고정된 내부클럭의 시간 차를 나타내는 타이밍도,
도5는 본 발명의 제어단의 구체적인 실시예를 나타낸 블럭도,
도6은 카스래치부의 상세한 회로도,
도7은 지연고정루프클럭버퍼부의 상세한 회로도,
도8은 제2클럭발생부의 상세한 회로도,
도9는 클럭구동부의 상세한 회로도,
도10은 클럭 제어부의 상세한 회로도,
도11은 카스버퍼부의 상세한 회로도,
* 도면의 주요부분에 대한 부호의 설명 *
300 : 클럭 입력 버퍼 310 : 지연고정루프
320 : 제어 버퍼 330 : 어드레스 버퍼
340 : 커멘드 디코더
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 지연고정루프 클럭을 사용하여 내부 클럭을 발생시키는 제어 및 어드레스 장치에 관한 것이다.
일반적으로 지연고정루프는 반도체메모리 장치에서 클록을 사용하는 동기식 메모리의 내부 클록을 에러 없이 외부 클록과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클록이 내부에서 사용될 때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클록이 외부에서 들어오는 클록과 동일하도록 하기 위해서 사용한다.
점점 고속화되어가는 시스템의 주파수에 부합하기 위하여 디램 내부의 클럭에 동기되어 출력되는 데이터 억세스 타임도 빨라야 한다. 이러한 고속화를 수행하기 위하여 디램 내부에서의 교류 파라미터(AC Parameter) 중에 중요시되고 있는 것으로 tAA(어드레스 억세스 타임)과 tAC(데이터 억세스 타임)이 있다. 이들의 클럭으로부터 어드레스 및 데이터의 접근 속도가 빠르면 점점 고속화되어가는 메모리 소자의 성능을 향상시킬 수 있는 것이다.
도1은 종래 기술의 외부 클럭을 버퍼링하여 내부 클럭으로 사용한 제어 및 어드레스단의 블럭도이다.
상기 도1을 참조하면, 종래기술의 제어 및 어드레스단은 외부 클럭을 입력받아 내부클럭을 생성하기 위한 클럭 입력 버퍼(100)와, 상기 내부클럭과 제어입력신호를 입력받아 제어신호를 생성하기 위한 제어 버퍼(110)와, 상기 내부클럭과 어드레스입력신호를 입력받아 어드레스신호를 생성하기 위한 어드레스 버퍼(120)와, 상기 제어 버퍼(110)로부터 제어신호를 입력받아 제어신호의 조합에 의해서 여러가지 명령을 생성하기 위한 커맨드 디코더(130)를 구비한다.
도1에서 도시된 바와 같이 종래의 제어 및 어드레스단은 외부클럭을 입력받아서 버퍼링하는 클럭 입력 버퍼(100)를 통하여 생성된 내부클럭이 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 라이트 인에이블 신호, 칩 선택 신호등을 클럭에 동기시키는 신호로 사용된다.
도2는 종래기술의 외부클럭과 내부클럭 간의 시간 차를 나타내는 타이밍도이다.
상기 도2를 참조하면, 외부클럭이 상승하는 시간으로부터 클럭 입력 버퍼(100)를 거쳐서 내부 클럭이 생성되기까지 약 1.5나노초가 걸린다. 즉 외부클럭이 상승하는 시간으로부터 약 1.5나노초 후에 내부클럭이 상승하므로 제어버퍼(110)를 거쳐서 제어신호를 발생시키고 커맨드 디코더(130)를 거쳐서 각종 명령을 발생시키는데 전체적으로 1.5나노초의 시간 지연을 가진다.
따라서, 종래기술의 제어 및 어드레스단의 구조는 tAA(어드레스 억세스 타임)과 tAC(데이터 억세스 타임)에 있어서, 전체적으로 약 1.5나노초의 손해를 유발시키는 문제점이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, tAA(어드레스 억세스 타임)과 tAC(데이터 억세스 타임)을 고속으로 할 수 있는 내부클럭 발생 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 제어 및 어드레스 장치는 반도체 메모리 장치에 있어서, 외부클럭을 입력받아서 버퍼링하는 클럭 입력 버퍼; 상기 클럭 입력 버퍼의 출력을 입력받아서 클럭에 동기된 내부 클럭을 발생하기 위한 지연고정루프; 상기 지연고정루프에서 출력된 내부클럭과 제어입력신호를 입력받아 제어신호를 생성하기 위한 제어 버퍼; 상기 지연고정루프에서 출력된 내부클럭과 어드레스입력신호를 입력받아 어드레스를 발생하기 위한 어드레스 버퍼; 및 상기 제어 버퍼(320)로부터 출력된 제어신호를 입력받아 제어신호의 조합에 의해서 여러가지 명령을 생성하기 위한 커맨드 디코더를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 제어 및 어드레스단의 블럭도이다.
상기 도3을 참조하면, 본 발명의 제어 및 어드레스단은 외부클럭을 입력받아서 버퍼링하는 클럭 입력 버퍼(300)와, 상기 클럭 입력 버퍼(300)의 출력을 입력받아서 클럭에 동기된 내부 클럭을 발생하기 위한 지연고정루프(310)와, 상기 지연고정루프(310)에서 출력된 내부클럭과 제어입력신호를 입력받아 제어신호를 생성하기 위한 제어 버퍼(320)와, 상기 지연고정루프(310)에서 출력된 내부클럭과 어드레스입력신호를 입력받아 어드레스를 발생하기 위한 어드레스 버퍼(330)와, 상기 제어 버퍼(320)로부터 출력된 제어신호를 입력받아 제어신호의 조합에 의해서 여러가지 명령을 생성하기 위한 커맨드 디코더(340)를 구비한다.
상기 도3에서 도시한 바와 같이 클럭 입력 버퍼(300)의 다음단에 지연고정루프(310)을 삽입함으로써 클럭 입력 버퍼(300)를 통해 지연된 신호가 지연고정루프(310)를 통해서 외부 클럭이 상승할 때 같이 상승하도록 외부 클럭에 동기되므로 시간 지연 없이 내부 클럭을 생성할 수 있다.
도4는 본 발명의 외부 클럭과 지연 고정된 내부클럭의 시간 차를 나타내는 타이밍도이다.
상기 도4를 참조하면, 외부클럭이 상승할 때 외부 클럭에 동기되어 시간 지연 없이 지연 고정된 내부클럭이 발생함을 알 수 있다. 상기 지연 고정된 내부클럭으로 제어신호와 어드레스신호를 생성하면 전체적으로 데이터를 억세스하는 시간(tAC)와 어드레스를 억세스하는 시간(tAA)를 빠르게 할 수 있다. tAA(어드레스 억세스 타임)과 tAC(데이터 억세스 타임)을 빠르게 하면 속도면에서 칩의 성능을 향상시켜 고주파에서도 원하는 동작을 가능하게 한다.
도5는 본 발명의 제어단의 구체적인 실시예를 나타낸 블럭도이다.
상기 도5를 참조하면, 본 발명의 제어단은 지연고정루프 비활성화신호(dis_dll)와 지연고정루프 리셋신호(dll_resetz)와 파워업신호(pwrup)와 셀프리프레쉬응답신호(srefreq)와 셀프리프레쉬신호(sr)를 입력받아 카스 버퍼부(540)를 제어하기 위한 클럭 제어부(500)와, 클럭(clk)과 반전된 클럭(clkz)과 파워업신호(pwrup)를 입력받아 클럭구동부(530)와 카스래치부(550)을 제어하는 제2클럭(clkp2)를 발생하기 위한 제2클럭발생부(510)와, 지연고정루프로부터의 지연고정루프상승클럭(rclk_dll)을 입력받아 시간지연과 버퍼링을 하기 위한 지연고정루프클럭버퍼부(520)와, 상기 제2클럭(clkp2)과 상기 지연고정루프클럭버퍼부(520)의 출력인 지연고정루프제2클럭(dll_clkp2)과 상기 클럭제어부(500)의 출력인 클럭선택신호(sel_clkz)를 입력받아 지연고정루프에 의해서 제어받는 제4클럭(clkp4)을 생성하기 위한 클럭구동부(530)와, 상기 클럭제어부(500)의 출력신호인 지연고정루프제어신호(dll_ctrlz)와 외부로부터의 카스신호(casz)와 기준전압(vref)를 입력받아 버퍼링하기 위한 카스버퍼부(540)와, 상기 카스버퍼부(540)의 출력인 내부카스신호(cas2, cas2z)와 상기 제2클럭(clkp2)과 상기 지연고정루프제2클럭(dll_clkp2)과 상기 지연고정루프제어신호(dll_ctrlz)와 상기 카스신호(casz)와 기준전압(vref)을 입력받아 카스버퍼부(540)를 거친 신호를 래치하기 위한 카스래치부(550)를 구비한다.
도6은 상기 카스래치부(550)의 상세한 회로도이다.
상기 도6을 참조하면, 카스래치부(550)는 상기 지연고정루프제어신호(dll_ctrlz)와 상기 지연고정루프제2클럭(dll_clkp2)과 상기 제2클럭(clkp2)을 입력받아 제어신호를 발생시키는 제어부(600)와, 상기 제어신호와 상기 내부카스신호(cas2, cas2z)와 상기 카스신호(casz)를 입력받아 래치하기 위한 래치부(610)를 구비한다.
구체적으로, 상기 래치부(610)는 통상적인 차동 증폭기로 구성되었으므로 상세한 구성 설명은 생략한다.
도7은 상기 지연고정루프클럭버퍼부(520)의 상세한 회로도이다.
상기 도7을 참조하면, 지연고정루프클럭버퍼부(520)는 지연고정루프로부터의 지연고정루프상승클럭(rclk_dll)을 입력받아 버퍼링하는 짝수개의 다수의 인버터를 구비한다.
도8은 상기 제2클럭발생부(510)의 상세한 회로도이다.
상기 도8을 참조하면, 제2클럭발생부(510)는 클럭(clk)과 반전된 클럭(clkz)과 파워업신호(pwrup)를 입력받아 파워가 인가되면 클럭을 버퍼링하고 증폭하기 위한 버퍼부(800)와, 상기 버퍼부(800)의 출력신호를 입력받아 펄스를 생성하기 위한 펄스생성부(810)을 구비한다.
구체적으로, 상기 버퍼부(800)는 통상의 전류 미러(Current Mirror)로 이루 어져 있으므로 상세한 구성 설명은 생략한다.
도9는 상기 클럭구동부(530)의 상세한 회로도이다.
상기 도9를 참조하면, 클럭구동부(530)는 상기 지연고정루프제2클럭(dll_clkp2)과 상기 클럭선택신호(sel_clkz)에 응답하는 제1삼상버퍼(900)와, 상기 제2클럭(clkp2)과 상기 클럭선택신호(sel_clkz)에 응답하는 제2삼상버퍼(910)와, 상기 제2삼상버퍼(910)의 출력을 입력받아 제4클럭(clkp4)을 출력하기 위한 출력부(930)와, 상기 제4클럭(clkp4)을 입력받아 제4클럭(clkp4)의 펄스 폭을 결정하기 위한 지연부(920)을 구비한다.
도10은 상기 클럭 제어부(500)의 상세한 회로도이다.
상기 도10을 참조하면, 클럭 제어부(500)는 지연고정루프 비활성화신호(dis_dll)와 지연고정루프 리셋신호(dll_resetz)와 셀프리프레쉬응답신호(srefreq)와 셀프리프레쉬신호(sr)를 입력받는 입력부(1000)와, 상기 입력부(1000)의 출력과 파워업신호(pwrup)를 입력받아 래치하고 클럭선택신호(sel_clkz)를 출력하기 위한 래치 및 출력부(1010)을 구비한다.
도11은 상기 카스버퍼부(540)의 상세한 회로도이다.
상기 도11을 참조하면, 카스버퍼부(540)는 카스신호(casz)와 기준전압(vref)를 비교하여 버퍼링하기 위한 버퍼부(1100)와, 상기 버퍼부(1100)의 출력을 입력받아 출력하기 위한 출력부(1110)을 구비한다.
구체적으로, 상기 버퍼부(1100)는 통상의 전류 미러로 구성되었고 출력부(1110)는 다수개의 인버터로 구성되었다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 외부 클럭을 버퍼링하는 다음단에 지연고정루프를 사용함으로써 지연고정루프를 이용한 지연 고정된 내부 클럭으로 tAA(어드레스 억세스 타임)과 tAC(데이터 억세스 타임)을 1나노초 이상 빠르게 할 수 있어 칩의 성능을 향상시킨다.

Claims (12)

  1. 반도체 메모리 장치에 있어서,
    외부클럭을 입력받아서 버퍼링하는 클럭 입력 버퍼;
    상기 클럭 입력 버퍼의 출력을 입력받아서 클럭에 동기된 내부 클럭을 발생하기 위한 지연고정루프;
    상기 지연고정루프에서 출력된 내부클럭과 제어입력신호를 입력받아 제어신호를 생성하기 위한 제어 버퍼;
    상기 지연고정루프에서 출력된 내부클럭과 어드레스입력신호를 입력받아 어드레스를 발생하기 위한 어드레스 버퍼; 및
    상기 제어 버퍼로부터 출력된 제어신호를 입력받아 제어신호의 조합에 의해서 여러가지 명령을 생성하기 위한 커맨드 디코더
    를 포함하여 이루어진 제어 및 어드레스 장치.
  2. 반도체 메모리 장치에 있어서,
    지연고정루프 비활성화신호와 지연고정루프 리셋신호와 파워업신호와 셀프리프레쉬응답신호와 셀프리프레쉬신호를 입력받아 카스 버퍼부를 제어하기 위한 클럭 제어부;
    클럭과 반전된 클럭과 파워업신호를 입력받아 클럭구동부와 카스래치부를 제 어하는 제2클럭을 발생하기 위한 제2클럭발생부;
    지연고정루프로부터의 지연고정루프상승클럭을 입력받아 시간지연과 버퍼링을 하기 위한 지연고정루프클럭버퍼부;
    상기 제2클럭과 상기 지연고정루프클럭버퍼부의 출력인 지연고정루프제2클럭과 상기 클럭제어부의 출력인 클럭선택신호를 입력받아 지연고정루프에 의해서 제어받는 제4클럭을 생성하기 위한 클럭구동부;
    상기 클럭제어부의 출력신호인 지연고정루프제어신호와 외부로부터의 카스신호와 기준전압를 입력받아 버퍼링하기 위한 카스버퍼부; 및
    상기 카스버퍼부의 출력인 내부카스신호와 상기 제2클럭과 상기 지연고정루프제2클럭과 상기 지연고정루프제어신호와 상기 카스신호와 기준전압을 입력받아 카스버퍼부를 거친 신호를 래치하기 위한 카스래치부
    를 포함하여 이루어진 제어 및 어드레스 장치.
  3. 제 2 항에 있어서,
    상기 클럭 제어부는,
    지연고정루프 비활성화신호와 지연고정루프 리셋신호와 셀프리프레쉬응답신호와 셀프리프레쉬신호를 입력받는 입력부; 및
    상기 입력부의 출력과 파워업신호를 입력받아 래치하고 클럭선택신호를 출력하기 위한 래치 및 출력부
    를 포함하여 이루어진 제어 및 어드레스 장치.
  4. 제 2 항에 있어서,
    제2클럭발생부는,
    클럭과 반전된 클럭과 파워업신호를 입력받아 파워가 인가되면 클럭을 버퍼링하고 증폭하기 위한 버퍼부; 및
    상기 버퍼부의 출력신호를 입력받아 펄스를 생성하기 위한 펄스생성부
    를 포함하여 이루어진 제어 및 어드레스 장치.
  5. 제 4 항에 있어서,
    상기 버퍼부는 전류 미러로 구성된 것을 특징으로 하는 제어 및 어드레스 장치.
  6. 제 2 항에 있어서,
    지연고정루프클럭버퍼부는 지연고정루프로부터의 지연고정루프상승클럭을 입력받아 버퍼링하는 짝수개의 다수의 인버터를 구비하는 것을 특징으로 하는 제어 및 어드레스 장치.
  7. 제 2 항에 있어서,
    클럭구동부는 상기 지연고정루프제2클럭과 상기 클럭선택신호에 응답하는 제1삼상버퍼;
    상기 제2클럭와 상기 클럭선택신호에 응답하는 제2삼상버퍼;
    상기 제2삼상버퍼의 출력을 입력받아 제4클럭를 출력하기 위한 출력부; 및
    상기 제4클럭를 입력받아 제4클럭의 펄스 폭을 결정하기 위한 지연부
    를 포함하여 이루어진 제어 및 어드레스 장치.
  8. 제 2 항에 있어서,
    카스버퍼부는,
    카스신호와 기준전압를 비교하여 버퍼링하기 위한 버퍼부; 및
    상기 버퍼부의 출력을 입력받아 출력하기 위한 출력부
    를 포함하여 이루어진 제어 및 어드레스 장치.
  9. 제 8 항에 있어서,
    상기 버퍼부는 전류 미러로 구성된 것을 특징으로 하는 제어 및 어드레스 장치.
  10. 제 8 항에 있어서,
    상기 출력부는 다수개의 인버터로 구성된 것을 특징으로 하는 제어 및 어드레스 장치.
  11. 제 2 항에 있어서,
    카스래치부는,
    상기 지연고정루프제어신호와 상기 지연고정루프제2클럭과 상기 제2클럭을 입력받아 제어신호를 발생시키는 제어부; 및
    상기 제어신호와 상기 내부카스신호와 상기 카스신호를 입력받아 래치하기 위한 래치부
    를 포함하여 이루어진 제어 및 어드레스 장치.
  12. 제 11 항에 있어서,
    상기 래치부는 차동 증폭기로 구성된 것을 특징으로 하는 제어 및 어드레스 장치.
KR1020000029645A 2000-05-31 2000-05-31 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 KR100543934B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020000029645A KR100543934B1 (ko) 2000-05-31 2000-05-31 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치
US09/867,811 US6538956B2 (en) 2000-05-31 2001-05-30 Semiconductor memory device for providing address access time and data access time at a high speed
DE10126589A DE10126589A1 (de) 2000-05-31 2001-05-31 Halbleiterspeichergerät zur Bereitstellung einer Adressenzugriffszeit und einer Datenzugriffszeit mit hoher Geschwindigkeit
JP2001165453A JP4511767B2 (ja) 2000-05-31 2001-05-31 半導体メモリおよびその駆動方法
GB0113270A GB2368166B (en) 2000-05-31 2001-05-31 Semiconductor memory device for providing address access time and data access time at a high speed
TW090115461A TWI224793B (en) 2000-05-31 2001-06-26 Semiconductor memory device for providing address access time and data access time at a high speed
US10/334,610 US6687169B2 (en) 2000-05-31 2002-12-31 Semiconductor memory device for providing address access time and data access time at a high speed

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000029645A KR100543934B1 (ko) 2000-05-31 2000-05-31 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치

Publications (2)

Publication Number Publication Date
KR20010108751A KR20010108751A (ko) 2001-12-08
KR100543934B1 true KR100543934B1 (ko) 2006-01-23

Family

ID=19670915

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000029645A KR100543934B1 (ko) 2000-05-31 2000-05-31 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치

Country Status (6)

Country Link
US (2) US6538956B2 (ko)
JP (1) JP4511767B2 (ko)
KR (1) KR100543934B1 (ko)
DE (1) DE10126589A1 (ko)
GB (1) GB2368166B (ko)
TW (1) TWI224793B (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543934B1 (ko) * 2000-05-31 2006-01-23 주식회사 하이닉스반도체 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치
KR100401490B1 (ko) * 2000-10-31 2003-10-11 주식회사 하이닉스반도체 로오 버퍼를 내장한 반도체 메모리 장치
US6889336B2 (en) * 2001-01-05 2005-05-03 Micron Technology, Inc. Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal
US6988218B2 (en) * 2002-02-11 2006-01-17 Micron Technology, Inc. System and method for power saving delay locked loop control by selectively locking delay interval
US6795365B2 (en) * 2002-08-23 2004-09-21 Micron Technology, Inc. DRAM power bus control
KR100493054B1 (ko) 2003-03-04 2005-06-02 삼성전자주식회사 지연동기 루프를 구비하는 반도체 장치 및 지연동기 루프제어방법
DE102004011732B4 (de) * 2003-03-04 2010-04-01 Samsung Electronics Co., Ltd., Suwon Integrierter Speicherbaustein mit Verzögerungsregelkreis
US6839301B2 (en) * 2003-04-28 2005-01-04 Micron Technology, Inc. Method and apparatus for improving stability and lock time for synchronous circuits
KR100522433B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 도메인 크로싱 회로
US7280401B2 (en) * 2003-07-10 2007-10-09 Telairity Semiconductor, Inc. High speed data access memory arrays
KR100535649B1 (ko) * 2004-04-20 2005-12-08 주식회사 하이닉스반도체 디디알 메모리 소자의 디큐에스 신호 생성 회로 및 생성방법
US7078950B2 (en) * 2004-07-20 2006-07-18 Micron Technology, Inc. Delay-locked loop with feedback compensation
KR100610439B1 (ko) * 2004-09-08 2006-08-09 주식회사 하이닉스반도체 반도체 메모리 장치
US7466783B2 (en) * 2004-12-13 2008-12-16 Lexmark International, Inc. Method and system to implement a double data rate (DDR) interface
US7277357B1 (en) 2006-06-05 2007-10-02 Micron Technology, Inc. Method and apparatus for reducing oscillation in synchronous circuits
US20080137470A1 (en) * 2006-12-07 2008-06-12 Josef Schnell Memory with data clock receiver and command/address clock receiver
KR100868251B1 (ko) 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
KR100868252B1 (ko) 2007-03-29 2008-11-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100920843B1 (ko) * 2008-05-09 2009-10-08 주식회사 하이닉스반도체 반도체 메모리 장치의 오토리프레쉬 동작 제어회로
KR100996194B1 (ko) 2009-04-30 2010-11-24 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 동작방법
CN102238776B (zh) * 2010-04-21 2014-04-23 通嘉科技股份有限公司 校准装置、方法及其多信道驱动电路及电流平衡方法
WO2013188272A2 (en) 2012-06-12 2013-12-19 Rambus Inc. Optimizing power in a memory device
KR102091394B1 (ko) 2013-03-04 2020-03-20 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US11049543B2 (en) 2019-09-03 2021-06-29 Micron Technology, Inc. Apparatuses and methods for deactivating a delay locked loop update in semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980014004A (ko) * 1996-08-06 1998-05-15 김광호 램버스 동적 반도체 메모리 장치
KR19990021116A (ko) * 1997-08-30 1999-03-25 김영환 반도체 소자의 내부클럭 발생장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3592386B2 (ja) * 1994-11-22 2004-11-24 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP3893167B2 (ja) * 1996-04-26 2007-03-14 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP2924797B2 (ja) * 1996-06-14 1999-07-26 日本電気株式会社 半導体装置
KR100225954B1 (ko) * 1996-12-31 1999-10-15 김영환 전력 절감용 반도체 메모리 소자
JP4006072B2 (ja) * 1997-12-16 2007-11-14 富士通株式会社 半導体集積回路装置
JPH11316617A (ja) * 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置
KR100303777B1 (ko) 1998-12-30 2001-11-02 박종섭 지연-펄스-지연을 이용한 지연고정루프 클록발생기
JP4268726B2 (ja) * 1999-05-31 2009-05-27 株式会社ルネサステクノロジ 半導体装置
JP4397076B2 (ja) 1999-08-20 2010-01-13 株式会社ルネサステクノロジ 半導体装置
KR100543934B1 (ko) * 2000-05-31 2006-01-23 주식회사 하이닉스반도체 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980014004A (ko) * 1996-08-06 1998-05-15 김광호 램버스 동적 반도체 메모리 장치
KR19990021116A (ko) * 1997-08-30 1999-03-25 김영환 반도체 소자의 내부클럭 발생장치

Also Published As

Publication number Publication date
GB2368166B (en) 2005-04-06
US6687169B2 (en) 2004-02-03
JP2002056677A (ja) 2002-02-22
KR20010108751A (ko) 2001-12-08
US20020001240A1 (en) 2002-01-03
US20030095444A1 (en) 2003-05-22
GB2368166A (en) 2002-04-24
JP4511767B2 (ja) 2010-07-28
US6538956B2 (en) 2003-03-25
GB0113270D0 (en) 2001-07-25
DE10126589A1 (de) 2001-12-13
TWI224793B (en) 2004-12-01

Similar Documents

Publication Publication Date Title
KR100543934B1 (ko) 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치
JP5044849B2 (ja) 遅延線同期装置および方法
US7675791B2 (en) Synchronous memory device
US5933379A (en) Method and circuit for testing a semiconductor memory device operating at high frequency
JP3913553B2 (ja) レイテンシ制御回路及び制御方法並びにこれを備える同期式半導体メモリ装置
JP4824274B2 (ja) 同期式半導体メモリ装置の出力制御信号の発生方法及び同期式半導体メモリ装置
KR100543937B1 (ko) 데이터 출력제어회로
KR100546389B1 (ko) 카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체메모리 장치
KR100507876B1 (ko) 로우 레이턴시 리드를 위한 데이터 스토로브 신호제어부를 포함하는 동기식 메모리장치
KR100632611B1 (ko) 반도체 메모리 장치의 명령 디코더
KR100615081B1 (ko) 듀얼 데이터 레이트 반도체 메모리 장치 및 데이터 스트로브 신호 출력방법
KR19980041606A (ko) 가변 억세스 타임을 보장하는 동기형 반도체 메모리 장치
KR100865561B1 (ko) 데이터 출력 제어 장치
KR100616493B1 (ko) 디디알 에스디램의 입력버퍼 제어 방법 및 장치
KR100612940B1 (ko) 데이터 출력 타이밍을 조절하는 메모리 장치
KR101782921B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
KR100333701B1 (ko) 동기식 디램의 데이터 스트로브 버퍼
US20050083775A1 (en) Data interface device for accessing SDRAM
KR100738958B1 (ko) 반도체 메모리 장치의 데이터 출력 프리드라이버
JPH1186552A (ja) 半導体記憶装置
KR20020048539A (ko) 반도체 메모리 소자의 버퍼 제어장치 및 방법
KR19990006094A (ko) 반도체 메모리 소자의 내부신호 발생장치
KR20020057689A (ko) 프리챠지 제어 회로를 구비한 반도체 메모리 장치
KR20010055904A (ko) 더블 데이터 레이트 싱크로너스 디램
KR20030056811A (ko) 락 드리프트를 방지하는 지연동기루프 및 이를 구비하는반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131223

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141218

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151221

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20171220

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20181219

Year of fee payment: 14