DE102004011732B4 - Integrierter Speicherbaustein mit Verzögerungsregelkreis - Google Patents

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Abstract

Integrierter Speicherbaustein mit einem Verzögerungsregelkreis (610), der ein externes Taktsignal (ECLK) empfängt und ein internes Taktsignal (ICLK) erzeugt, wobei der Verzögerungsregelkreis (610) dafür eingerichtet ist, während eines Auffrischungsmodus des integrierten Speicherbausteins in einer ersten, energieversorgten Betriebsart oder einer zweiten, energieversorgungsunterbrochenen Betriebsart betrieben zu werden, wobei er in der ersten Betriebsart eine Synchronisierinformation zum Erzeugen des internen Taktsignals in Reaktion auf das externe Taktsignal ohne Aktualisierung beibehält und während der zweiten Betriebsart die Synchronisierinformation zurücksetzt, und dafür eingerichtet ist, nach Beendigung des Auffrischungsmodus die Synchronisierformation aktualisiert bereitzustellen.

Description

  • Die Erfindung betrifft einen integrierten Speicherbaustein mit einem Verzögerungsregelkreis.
  • Ein wesentlicher Aspekt bei integrierten Schaltungsbausteinen, wie bei Speicherbauelementen integrierter Schaltungen, ist der Energieverbrauch. Eine Komponente von integrierten Schaltungsbausteinen, die für einen wesentlichen Anteil des Energieverbrauchs verantwortlich ist, ist ein Verzögerungsregelkreis, der nachfolgend auch als DLL-Schaltung bezeichnet wird. DLL-Schaltungen werden beispielsweise in synchronen dynamischen Speicherbausteinen mit direktem Zugriff (SDRAM) benutzt. Dieser Typ von DRAM arbeitet synchronisiert mit einem extern angelegten Taktsignal. Die DLL-Schaltung erzeugt insbesondere ein internes Taktsignal, das zur Synchronisation vom extern zugeführten Taktsignal abgeleitet wird.
  • Generell sind SDRAMs und DRAMs flüchtige Speicherbausteine, d. h. dass sie im Lauf der Zeit Ladungen verlieren, die logische Werte repräsentieren und von Kondensatoren gespeichert werden. Dieser Verlust wird von parasitären Kapazitäten im Speicherbaustein verursacht. Deshalb führen solche flüchtigen Speicherbausteine Auffrischungsvorgänge durch, während denen die Ladungen aufgefrischt werden. Während eines solchen Auffrischungsvorgangs wird das interne, vom Verzögerungsregelkreis erzeugte Taktsignal nicht benötigt. Daraus resultiert, dass bei herkömmlichen Techniken zur Reduzierung des Energieverbrauchs die Energieversorgung der DLL-Schaltung während des Auffrischungsbetriebs unterbrochen und die DLL-Schaltung zurückgesetzt wird.
  • Die DLL-Schaltung umfasst üblicherweise einen Phasendetektor und eine variable Verzögerungseinheit. Der Phasendetektor detektiert die Phasendifferenz zwischen dem externen Taktsignal und einer rückgekoppelten Version des von der DLL-Schaltung erzeugten internen Taktsignals. Die variable Verzögerungseinheit verzögert das externe Taktsignal um einen Wert, der basierend auf der detektierten Phasendifferenz variiert, um das interne Taktsignal zu erzeugen. Während des Einschaltvorgangs benötigt die DLL-Schaltung typischerweise mehr als 200 Taktsignalperioden, um sich auf das externe Taktsignal zu synchronisieren. Das bedeutet, dass die DLL-Schaltung mehr als 200 Taktsignalperioden für die variable Verzögerungseinheit benötigt, um den Verzögerungswert zum Erzeugen des internen Taktsignals im Wesentlichen zu stabilisieren. Daher wird die von der variablen Verzögerungseinheit eingestellte Verzögerungszeit häufig als Synchronisierinformation bezeichnet. Wird die DLL-Schaltung zurückgesetzt, beispielsweise während eines Auffrischungsvorgangs, dann geht die Synchronisierinformation verloren. Insbesondere verursacht ein Zurücksetzen der DLL-Schaltung, dass die variable Verzögerungseinheit einen vorprogrammierten Verzö gerungswert zurücksetzt. Konsequenterweise müssen nach einem Auffrischungsvorgang mehr als 200 Taktsignalperioden verstreichen, bevor sich die DLL-Schaltung auf das externe Taktsignal synchronisiert und mit der Erzeugung des passenden internen Taktsignals beginnt. Deshalb werden mehr als 200 Taktsignalperioden nach jedem Auffrischungsvorgang benötigt, bis der Speicherbaustein weiterarbeiten kann.
  • Häufige Auffrischungsvorgänge können deshalb die Leistungsfähigkeit des Halbleiterspeicherbausteins herabsetzen. Zudem kann die während der über 200 Taktsignalperioden verbrauchte Energie die durch das Abschalten und Zurücksetzen der DLL-Schaltung gesparte Energie ganz oder teilweise aufheben.
  • Die Offenlegungsschrift KR 10-2001-0104496 A offenbart einen integrierten Speicherbaustein mit einem Verzögerungsregelkreis, einer Energieversorgungsschaltung für den Verzögerungsregelkreis und einem Steuersignalgenerator, der die Energieversorgungsschaltung in Abhängigkeit von drei eingangsseitig zugeführten Energieversorgungsfreigabesignalen steuert, wobei ein erstes Freigabesignal von einem Verzögerungsregelkreis-Freigabesteuerblock in Reaktion auf ein erstes Adresssignal, ein Anfangsspannungssetzsignal und ein Ein-/Ausschaltsignal erzeugt wird, ein zweites Freigabesignal von einem Ein-/Ausschaltsteuerblock erzeugt wird und das dritte Freigabesignal von einem Testmodussteuerblock in Reaktion auf ein Testmodussteuersignal, ein zweites Adresssignal und das Anfangsspannungssetzsignal erzeugt wird.
  • Die Offenlegungsschrift GB 2 368 166 A offenbart einen integrierten Halbleiterspeicherbaustein mit einem Verzögerungsregelkreis, der aus einem zugeführten, gepufferten externen Taktsignal ein dazu synchronisiertes Taktsignal erzeugt. Der Verzögerungsregelkreis beinhaltet eine Taktpuffereinheit, eine Takttreibereinheit und eine diese durch ein Takt auswahlsignal steuernde Taktsteuereinheit, die das Taktauswahlsignal anhand einer logischen Verknüpfung von Eingangssignalen erzeugt, zu denen ein Verzögerungsregelkreis-Abschaltsignal, ein Verzögerungsregelkreis-Rücksetzsignal, ein Einschaltsignal, ein Selbstauffrischungsanforderungssignal und ein Selbstauffrischungsignal gehören.
  • Es ist Aufgabe der Erfindung, einen integrierten Speicherbaustein mit Verzögerungsregelkreis mit vergleichsweise geringem Energieverbrauch und hoher Leistungsfähigkeit zur Verfügung zu stellen.
  • Die Erfindung löst diese Aufgabe durch einen integrierten Speicherbaustein mit den Merkmalen des Patentanspruchs 1.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
  • 1 ein Blockschaltbild wesentlicher Komponenten eines ersten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer (DLL-Schaltung),
  • 2 ein schematisches Zeitablaufdiagramm eines MRS-Befehls, der einen MRS-Signalgenerator aus 1 zur Erzeugung eines Auswahlsignals veranlasst,
  • 3 ein Schaltbild eines Ausführungsbeispiels eines DLL-Steuersignalgenerators aus 1,
  • 4 ein Schaltbild eines Ausführungsbeispiels eines Leistungsgenerators aus 1,
  • 5 ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen DLL-Schaltung aus 1,
  • 6 ein Blockschaltbild eines wesentlichen Teils einer variablen Verzögerungseinheit der DLL-Schaltung von 5,
  • 7 ein Schaltbild eines Ausführungsbeispiels einer Initialisierungsstruktur für einen internen Knoten der DLL-Schaltung von 5,
  • 8 ein Zeitablaufdiagramm für einen ersten Fall, in dem ein Auffrischungsvorgang ausgeführt wird, bei dem ein Auswahlsignal anzeigt, dass die DLL-Schaltung mit Energie versorgt und kein Rücksetzvorgang ausgeführt werden sollte,
  • 9 ein Zeitablaufdiagramm für einen zweiten Fall, in dem ein Auffrischungsvorgang ausgeführt wird, bei dem ein Auswahlsignal anzeigt, dass die Energieversorgung der DLL-Schaltung unterbrochen und ein Rücksetzvorgang ausgeführt werden sollte,
  • 10 ein Blockschaltbild wesentlicher Komponenten eines zweiten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer DLL-Schaltung,
  • 11 ein Blockschaltbild wesentlicher Komponenten eines dritten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer DLL-Schaltung,
  • 12 ein Schaltbild eines Ausführungsbeispiels eines Schmelzsicherungssignalgenerators des dritten Ausführungsbeispiels von 11,
  • 13 ein Blockschaltbild wesentlicher Komponenten eines vierten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer DLL-Schaltung,
  • 14 ein Schaltbild eines Ausführungsbeispiels eines DLL-Steuersignalgenerators des vierten Ausführungsbeispiels von 13,
  • 15 ein Zeitablaufdiagramm für Signale, die vom vierten Ausführungsbeispiel der 13 erzeugt werden,
  • 16 ein Blockschaltbild wesentlicher Komponenten eines fünften Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer DLL-Schaltung,
  • 17 ein Blockschaltbild wesentlicher Komponenten eines sechsten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer DLL-Schaltung und
  • 18 ein Zeitablaufdiagramm für Signale, die vom sechsten Ausführungsbeispiel der 17 erzeugt werden.
  • 1 zeigt ein Blockschaltbild wesentlicher Komponenten eines ersten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit einem Verzögerungsregelkreis, d. h. einer DLL-Schaltung 610. Wie aus 1 ersichtlich ist, umfasst der Halbleiterspeicherbaustein einen Modusregistersatz(MRS)-Signalgenerator 600, der ein Auswahlsignal PMRS basierend auf einem MRS-Befehl und einer Schlüsseladresse erzeugt. Auf diese Weise arbeitet der MRS-Signalgenerator 600 als Auswahlsignalgenerator. Ein MRS-Befehl ist bekanntermaßen ein Befehl, der mit einem vorbestimmten Satz von Signalen assoziiert ist, die an einen oder mehrere Anschlüsse des Speicherbausteins angelegt werden. Außerdem ist bekannt, dass es die Benutzung einer Schlüsseladresse in Verbindung mit MRS-Befehlen erlaubt, einen erweiterten Satz von MRS-Befehlen zu benutzen. In diesem Ausführungsbeispiel wirkt das Auswahlsignal PMRS als ein solches, das anzeigt, ob die DLL-Schaltung 610 während eines Auffrischungsmodus mit Energie versorgt werden soll. Das Auswahlsignal PMRS zeigt zudem an, ob die Synchronisierinformation in der DLL-Schaltung 610 zurückgesetzt werden soll.
  • 2 zeigt ein Beispiel eines MRS-Befehls, der den MRS-Signalgenerator 600 veranlasst, das Auswahlsignal PMRS zu erzeugen. Wie aus 2 ersichtlich ist, umfasst der MRS-Befehl Signale an einem Chipauswahlanschluss /CS, einem Zeilenadressenabtastanschluss /RAS, einem Spaltenadressenabtastanschluss /CAS und einem Schreibfreigabeanschluss /WE. Wenn der MRS-Befehl eingegeben wird, bestimmt der MRS-Signalgenerator 600 an der ansteigenden Flanke eines extern zugeführten Taktsignals ECLK basierend auf einer eingegebenen Schlüsseladresse KEY ADDRESS, ob er das Auswahlsignal PMRS mit einem hohen oder einem niedrigen logischen Pegel erzeugt. In diesem Ausführungsbeispiel zeigt das Auswahlsignal PMRS mit einem hohen logischen Pegel an, dass die DLL-Schaltung 610 während des Auffrischungsvorgangs mit Energie versorgt und nicht zurückgesetzt werden soll. Das Auswahlsignal PMRS mit einem niedrigen logischen Pegel zeigt an, dass während des Auffrischungsvorgangs die Energieversorgung der DLL-Schaltung 610 unterbrochen und die DLL-Schaltung 610 zurückgesetzt werden soll.
  • Ein Befehlsdecoder 630 im Halbleiterspeicherbaustein aus 1 arbeitet in ähnlicher Weise, um ein internes Auffrischungssignal PREF zu erzeugen. Basierend auf einem Auffrischungsstartbefehl REFRESH, der durch einen vorbestimmten Signalsatz festgelegt ist, der an Anschlüsse des Halbleiterspeicherbausteins angelegt wird, erzeugt der Befehlsdecoder 630 das interne Auffrischungssignal PREF beispielsweise mit einem hohen logischen Pegel, um anzuzeigen, dass der Halbleiterspeicherbaustein im Auffrischungsmodus ist. Wird ein Befehl zum Verlassen des Auffrischungsmodus eingegeben, der durch einen anderen vorbestimmten Signalsatz festgelegt ist, der an Anschlüsse des Halbleiterspeicherbausteins angelegt wird, erzeugt der Befehlsdecoder 630 das interne Auffrischungssignal PREF beispielsweise mit einem niedrigen logischen Pegel, um anzuzeigen, dass der Halbleiterspeicherbaustein nicht im Auffrischungsmodus ist.
  • In Reaktion auf das interne Auffrischungssignal PREF, das den Auffrischungsmodus anzeigt, erzeugt ein Oszillator 660 ein Oszillationssignal POSC. In Reaktion auf das interne Auffrischungssignal PREF, das den Auffrischungsmodus anzeigt, aktiviert ein Zeilendecoder 650 synchronisiert mit dem Oszillationssignal POSC sequenziell Wortleitungen des Halbleiterspeicherbausteins, bis der Auffrischungsmodus beendet wird.
  • Ein DLL-Steuersignalgenerator 620 empfängt das Auswahlsignal PMRS und das interne Auffrischungssignal PREF und erzeugt ein Rücksetzsignal RESET und ein Leistungssteuersignal POFF. Das Rücksetzsignal RESET zeigt an, ob die DLL-Schaltung 610 die Synchronisierinformation zurücksetzen soll. Das Leistungssteuersignal POFF zeigt an, ob ein Leistungsgenerator 640 die Energieversorgung für die DLL-Schaltung 610 unterbrechen soll.
  • 3 zeigt ein Schaltbild einer möglichen Realisierung des DLL-Steuersignalgenerators 620. Wie aus 3 ersichtlich ist, umfasst dieser DLL-Steuersignalgenerator 620 einen ersten bis dritten Inverter I1 bis I3, die in Reihe mit einem Eingang eines ersten NAND-Gatters NAND1 verbunden sind. Der erste Inverter I1 empfängt das interne Auffrischungssignal PREF und das erste NAND-Gatter NAND1 empfängt das interne Auffrischungssignal PREF an seinem anderen Eingang. Ein erstes NOR-Gatter NOR1 empfängt ein Ausgabesignal des ersten NAND-Gatters NAND1 und das Auswahlsignal PMRS und erzeugt das Rücksetzsignal RESET.
  • Ein vierter Inverter I4 ist mit einem fünften Inverter I5 in Reihe geschaltet und mit dem Eingang eines zweiten NAND-Gatters NAND2 verbunden und empfängt ebenfalls das interne Auffrischungssignal PREF. Das zweite NAND-Gatter NAND2 ist über Kreuz, d. h. jeweils ein Eingang mit dem Ausgang, mit einem dritten NAND-Gatter NAND3 verbunden. Ein sechster Inverter I6, dessen Ausgang mit dem anderen Eingang des dritten NAND-Gatters NAND3 verbunden ist, empfängt das Rücksetzsignal RESET. Das dritte NAND-Gatter NAND3 erzeugt das Leistungssteuersignal POFF.
  • Die Anfangszustände des Rücksetzsignals RESET, des Leistungssteuersignals POFF und des internen Auffrischungssignals PREF sind auf niedrigem logischem Pegel. Angenommen, dass das interne Auffrischungssignal PREF während eines Auffrischungsvorgangs auf hohen logischen Pegel wechselt und das Auswahlsignal PMRS auf niedrigem logischem Pegel ist, der anzeigt, dass die Energieversorgung der DLL- Schaltung 610 unterbrochen und die Synchronisierinformation in der DLL-Schaltung 610 zurückgesetzt werden sollen, dann wechselt das Rücksetzsignal RESET auf hohen logischen Pegel und das Leistungssteuersignal POFF nimmt den hohen logischen Pegel an. Angenommen, dass das interne Auffrischungssignal PREF während eines Auffrischungsvorgangs auf hohen logischen Pegel wechselt und das Auswahlsignal PMRS auf hohem logischem Pegel ist, der anzeigt, dass die Energieversorgung der DLL-Schaltung 610 aufrecht erhalten und die Synchronisierinformation in der DLL-Schaltung 610 beibehalten werden sollen, dann sind das Rücksetzsignal RESET und das Leistungssteuersignal POFF auf niedrigem logischem Pegel.
  • Wie aus 1 weiter ersichtlich ist, empfängt der Leistungsgenerator 640 eine Referenzspannung VREF_DLL und das Leistungssteuersignal POFF und stellt der DLL-Schaltung 610 eine Versorgungsspannung IVC_DLL zur Verfügung. 4 zeigt ein Ausführungsbeispiel des Leistungsgenerators 640. Wie aus 4 ersichtlich ist, umfasst dieser Leistungsgenerator 640 einen ersten PMOS-Transistor MP1, der zwischen einer Versorgungsspannung VDD und einer Parallelschaltung eines zweiten und dritten PMOS-Transistors MP2 und MP3 eingeschleift ist. Ein vierter und ein fünfter PMOS-Transistor MP4 und MP5 sind miteinander in Reihe und mit dem zweiten bzw. dritten PMOS-Transistor MP2, MP3 verbunden. Ein erster und zweiter NMOS-Transistor MN1 und MN2 sind zwischen dem zweiten bzw. dritten PMOS-Transistor MP2, MP3 einerseits und einem dritten NMOS-Transistor MN3 andererseits angeordnet. Der dritte NMOS-Transistor MN3 ist zudem mit Masse verbunden.
  • Ein Gateanschluss des ersten PMOS-Transistors MP1 empfängt das Leistungssteuersignal POFF, Gateanschlüsse des zweiten und dritten PMOS-Transistors MP2 und MP3 sind miteinander und mit dem zweiten NMOS-Transistor MN2 verbunden, Gateanschlüsse des vierten und fünften PMOS-Transistors MP4 und MP5 sind miteinander verbunden und empfangen ein invertiertes Signal des Leistungssteuersignals POFF von einem siebten Inverter I7. Ein Gateanschluss des dritten NMOS-Transistors MN3 empfängt ebenfalls das invertierte Signal des Leistungssteuersignals POFF. Ein Gateanschluss des ersten NMOS-Transistors MN1 empfängt die Referenzspannung VREF_DLL und ein Gateanschluss des zweiten NMOS-Transistors MN2 stellt der DLL-Schaltung 610 die Versorgungsspannung IVC_DLL zur Verfügung. Der Gateanschluss des zweiten NMOS-Transistors MN2 ist außerdem mit einem gemeinsamen Knoten der Reihenschaltung eines sechsten PMOS-Transistors MP6 und eines vierten NMOS-Transistors MN4 verbunden. Der sechste PMOS-Transistor MP6 und der vierte NMOS-Transistor MN4 sind in Reihe zwischen der Versorgungsspannung VDD und Masse eingeschleift. Ein Gateanschluss des sechsten PMOS-Transistors MP6 ist mit einem gemeinsamen Knoten N1 zwischen dem zweiten PMOS-Transistor MP2 und dem ersten NMOS-Transistor MN1 verbunden. Ein Gateanschluss des vierten NMOS-Transistors MN4 empfängt das Leistungssteuersignal POFF.
  • Der Leistungsgenerator 640 erzeugt die Versorgungsspannung IVC basierend auf der Referenzspannung VREF_DLL und dem Leistungssteuersignal POFF. Angenommen, das Leistungssteuersignal POFF ist auf niedrigem logischem Pegel, was anzeigt, dass die DLL-Schaltung 610 mit Energie versorgt werden soll, dann wird die Versorgungsspannung IVC_DLL basierend auf der Referenzspannung VREF erzeugt. Ist die Versorgungsspannung IVC_DLL beispielsweise niedriger als die Referenzspannung VREF_DLL, dann geht der gemeinsame Knoten N1 auf niedrigen Logikpegel und der sechste PMOS-Transistor MP6 erhöht die Versorgungsspannung IVC_DLL, wodurch die Energieversorgung für die DLL-Schaltung 610 erhöht wird. Ist die Versorgungsspannung IVC_DLL andererseits höher als die Referenzspannung VREF_DLL, dann geht der gemeinsame Knoten N1 auf hohen Logikpegel und der sechste PMOS-Transistor MP6 verkleinert die Versorgungsspannung IVC_DLL, wodurch die Energieversorgung für die DLL-Schaltung 610 verkleinert wird.
  • Ist das Leistungssteuersignal POFF auf hohem logischem Pegel, dann ist der erste PMOS-Transistor MP1 sperrend geschaltet, der vierte und fünfte PMOS-Transistor MP4 und MP5 sind leitend geschaltet, der dritte NMOS-Transistor MN3 ist sperrend geschaltet und der vierte NMOS-Transistor MN4 ist leitend geschaltet. Dadurch zieht der vierte NMOS-Transistor MN4 die Versorgungsspannung IVC_DLL auf Masse, wodurch die Energieversorgung der DLL-Schaltung 610 abgeschaltet wird.
  • Wie aus 1 weiter ersichtlich ist, empfängt die DLL-Schaltung 610 das externe Taktsignal ECLK und erzeugt ein internes Taktsignal ICLK aus dem externen Taktsignal ECLK. Die DLL-Schaltung 610 wird vom Leistungsgenerator 640 mit der Versorgungsspannung IVC_DLL versorgt. Während des Auffrischungsvorgangs, der durch das interne Auffrischungssignal PREF angezeigt wird, unterbricht die DLL-Schaltung 610, wie nachfolgend im Detail beschrieben wird, das Aktualisieren der in ihr gespeicherten Synchronisierinformation. Zusätzlich setzt die DLL-Schaltung 610 die Synchronisierinformation basierend auf dem Rücksetzsignal RESET zurück, das vom DLL-Steuersignalgenerator 620 empfangen wird.
  • 5 zeigt ein Ausführungsbeispiel der erfindungsgemäßen DLL-Schaltung 610. Wie aus 5 ersichtlich ist, umfasst diese DLL-Schaltung 610 einen DLL-Taktgenerator 6200, der ein DLL-Taktsignal CLK_DLL aus dem externen Taktsignal ECLK und dem internen Auffrischungssignal PREF erzeugt. Eine variable Verzögerungseinheit 6230, die nachfolgend unter Bezugnahme auf 6 im Detail beschrieben wird, verzögert in bekannter Weise das DLL-Taktsignal CLK_DLL basierend auf den Phaseninformationen eines Phasendetektors 6210, um das interne Taktsignal ICLK zu erzeugen. Optional verzögert eine bekannte Replika-Verzögerungseinheit 6240 das interne Taktsignal ICLK, bevor es als rückgekoppeltes Taktsignal FCLK durch den Phasendetektor 6210 empfangen wird. Die Replika-Verzögerungseinheit 6240 kopiert beispielsweise die Verzögerung eines nicht dargestellten Ausgabepuffers, so dass der Phasendetektor 6210 genaue Informationen über die Phasenbeziehung zwischen dem internen Taktsignal ICLK und dem externen Taktsignal ECLK erhält. Wie weiterhin bekannt ist, detektiert der Phasendetektor 6210 eine Phasendifferenz zwischen dem externen Taktsignal ECLK und der Repräsentation des internen Taktsignals ICLK in Form des rückgekoppelten Taktsignals FCLK. Der Phasendetektor 6210 gibt die Phasendifferenzinformation an die variable Verzögerungseinheit 6230 aus.
  • Wie aus 5 weiter ersichtlich ist, umfasst der DLL-Taktgenerator 6200 einen Inverter I8, der das interne Auffrischungssignal PREF invertiert, ein NAND-Gatter ND1, welches das invertierte, vom Inverter I8 ausgegebene Auffrischungssignal PREF mit dem externen Taktsignal ECLK NAND-verknüpft, und einen Inverter I9, der das Ausgabesignal des NAND-Gatters ND1 invertiert. Vorzugsweise wird das externe Taktsignal ECLK als DLL-Taktsignal CLK_DLL ausgegeben, wenn das interne Auffrischungssignal PREF auf niedrigem logischem Pegel ist, der anzeigt, dass der Halbleiterspeicherbaustein nicht im Auffrischungsmodus ist. Ist das interne Auffrischungssignal PREF auf hohem logischem Pegel, der anzeigt, dass der Halbleiterspeicherbaustein im Auffrischungsmodus ist, dann verbleibt das DLL-Taktsignal CLK_DLL in einem stationären Zustand niedrigen Logikpegels, unabhängig vom Zustand des externen Taktsignals ECLK. Auf diese Weise wirkt der DLL-Taktsignalgenerator 6200 als Deaktivierungsschaltung, welche die Funktion der variablen Verzögerungseinheit 6230 abschaltet.
  • 6 zeigt im Blockschaltbild detaillierter die bekannte Struktur der Variablen Verzögerungseinheit 6230. Da die variable Verzögerungseinheit 6230 eine bekannte Komponente ist, wird hier nur auf die Aspekte der variablen Verzögerungseinheit 6230 im Zusammenhang mit der Erfindung eingegangen. Wie aus 6 ersichtlich ist, empfängt eine Steuerlogik 6232 das DLL-Taktsignal CLK_DLL und die Phasendifferenzinformation PD. Die Steuerlogik 6232 erzeugt in bekannter Weise Zustandsänderungsinformationen basierend auf dem DLL-Taktsignal CLK_DLL und der Phasendifferenzinformation PD. Ein digitales Register 6234 empfängt die Zustandsänderungsinformationen und ändert seinen Zustand basierend auf den Zustandsänderungsinformationen. Der im digitalen Register 6234 gespeicherte Zustand repräsentiert einen Verzögerungswert, um den das externe Taktsignal ECLK verzögert werden soll, um das interne Taktsignal ICLK zu erzeugen. Ersichtlich repräsentieren die Zustandsinformationen im digitalen Register 6234 die Synchronisierinformation für die DLL-Schaltung 610. Die Synchronisierinformation wird als Steuerinformation an eine Verzögerungszelleneinheit 6236 ausgegeben. Die Verzögerungszelleneinheit 6236 verzögert das externe Taktsignal ECLK um einen Verzögerungswert, der durch die Steuerinformation angezeigt wird, und erzeugt das interne Taktsignal ICLK.
  • Beim Zurücksetzen wird das digitale Register 6234 mit einem vorprogrammierten Wert geladen, der einen vorbestimmten Verzögerungswert repräsentiert. Während des Betriebs wird dieser Wert basierend auf den Zustandsänderungsinformationen von der Steuerlogik 6232 vergrößert oder verkleinert. Während eines Auffrischungsvorgangs, bei dem die DLL-Schaltung 610 nicht zurückgesetzt wird, bleibt das DLL-Taktsignal CLK_DLL auf einem niedrigen logischen Wert. Daraus resultiert, dass die Steuerlogik 6232 die Zustandsänderungsinformationen nicht verändert und die Synchronisierinformation im digitalen Register 6234 unverändert bleibt, da die variable Verzögerungseinheit 6230 am Verstellen der Synchronisierinformation gehindert wird.
  • Das Rücksetzsignal RESET initialisiert außerdem die internen Knoten der DLL-Schaltung 610, wenn es einen Rücksetzvorgang anzeigt. 7 zeigt ein Ausführungsbeispiel einer Initialisierungsstruktur für einen internen Knoten, der beispielsweise innerhalb des Phasendetektors 6210, der Replika-Verzögerungseinheit 6240 und/oder der variablen Verzögerungseinheit 6230 angeordnet ist. Wie aus 7 ersichtlich ist, umfasst die Initialisierungsstruktur ein Durchgangsgatter S1, das ein Signal basierend auf einem Schaltsignal S und einem invertierten Schaltsignal /S zu einem internen Knoten N2 passieren lässt. Der logische Wert des passierenden Signals wird in einem Zwischenspeicher L1 zwischengespeichert, der aus Invertern I10 und I11 gebildet ist. Der invertierte logische Wert des internen Knotens N2 bildet daher auch das Ausgangssignal des Zwischenspeichers L1. Ein NMOS-Transistor 6101 verbindet den internen Knoten N2 basierend auf dem Rücksetzsignal RESET selektiv mit Masse. Ist das Rücksetzsignal RESET auf hohem logischem Pegel, was einen Rücksetzvorgang anzeigt, dann wird der interne Knoten auf Massepotential gezogen, wodurch der interne Knoten initialisiert wird.
  • Nachfolgend wird die Funktionsweise dieses Ausführungsbeispiels unter Bezugnahme auf die 8 und 9 beschrieben. 8 zeigt ein Zeitablaufdiagramm für einen ersten Fall, in dem ein Auffrischungsvorgang ausgeführt wird, bei dem das Auswahlsignal PMRS aber anzeigt, dass die DLL-Schaltung 610 weiter mit Energie versorgt und kein Rücksetzvorgang ausgeführt werden soll. 9 zeigt ein Zeitablaufdiagramm für einen zweiten Fall, in dem ein Auffrischungsvorgang ausgeführt wird, bei dem das Auswahlsignal PMRS anzeigt, dass die Energieversorgung der DLL-Schaltung 610 unterbrochen und ein Rücksetzvorgang ausgeführt werden soll.
  • Wie aus 8 ersichtlich ist, wird bei Eingabe eines Auffrischungsstartbefehls REFRESH zum Zeitpunkt einer Taktperiode C1 ein Auffrischungsvorgang ab einer bestimmten Startwortleitung WLj ausgeführt, wobei j eine natürliche Zahl ist. Der Oszillator 660 aus 1 erzeugt ein Oszillatorsignal POSC mit den Pulsen O1, O2, ..., Ok-1. In diesem Fall wird das Auswahlsignal PMRS anfänglich auf hohen logischen Pegelwert gesetzt und verbleibt während des Auffrischungsvorgangs auf diesem hohen Pegel. Entsprechend verbleiben, wie dargestellt ist, das Rücksetzsignal RESET und das DLL-Leistungssteuersignal POFF auf niedrigem logischem Pegel. Die DLL-Versorgungsspannung IVC bleibt auf hohem Pegel und die DLL-Schaltung 610 wird nicht zurückgesetzt. In anderen Worten ausgedrückt, wird die DLL-Schaltung 610 trotz des Auffrischungsstartbefehls REFRESH mit einer bestimmten Versorgungsspannung versorgt und das interne Taktsignal ICLK kann erzeugt werden, wenngleich ohne eine Aktualisierung der Synchronisierinformation. Wird ein Auffrischungsendbefehl zum Zeitpunkt einer Taktperiode C2 eingegeben, dann wird der Auffrischungsvorgang beendet und das Aktualisieren der Synchronisierinformation wird fortgesetzt. Das interne Taktsignal ICLK kann jedoch nahezu sofort benutzt werden. Es werden nicht über 200 Taktsignalperioden für die DLL-Schaltung 610 benötigt, um mit dem Erzeugen eines brauchbaren internen Taktsignals ICLK zu beginnen, wie in dem Fall, in dem die Verriegelungsinformation zurückgesetzt wird.
  • Wie oben bereits erwähnt wurde, zeigt 9 ein Zeitablaufdiagramm für den Fall, dass während des Auffrischungsvorgangs die Energieversorgung für die DLL-Schaltung 610 abgeschaltet und die DLL-Schaltung 610 zurückgesetzt werden. Wie aus 9 ersichtlich ist, wird bei Eingabe eines Auffrischungsstartbefehls REFRESH zum Zeitpunkt der Taktperiode C1 ein Auffrischungsvorgang ab einer bestimmten Startwortleitung WLj ausgeführt, wobei j eine natürliche Zahl ist. Hierbei ist das Auswahlsignal PMRS auf niedrigem Logikpegel und deshalb ist das Rücksetzsignal RESET auf hohen Logikpegel gesetzt, woraus ein Zurücksetzen der Synchronisierinformation in der DLL-Schaltung 610 resultiert. Nach Wechsel des Rücksetzsignals RESET auf hohen logischen Pegel wird das DLL-Leistungssteuersignal POFF auf hohen logischen Pegel gesetzt. Daraus resultiert, dass die Versorgungsspannung IVC_DLL auf Massepotential gesetzt wird, so dass das interne Taktsignal ICLK nicht mehr erzeugt werden kann. Wird ein Auffrischungsendebefehl zum Zeitpunkt der Taktperiode C2 eingegeben, dann wird der Auffrischungsvorgang gestoppt. Dies bedeutet, dass die DLL-Schaltung 610 wieder mit Energie versorgt wird. Das interne Taktsignal ICLK wird dann nach einer minimalen Verzögerungszeit von ca. 200 Taktsignalperioden wieder erzeugt.
  • 10 zeigt im Blockschaltbild wesentliche Komponenten eines zweiten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer DLL-Schaltung. Das zweite Ausführungsbeispiel entspricht dem ersten Ausführungsbeispiel aus 1, außer dass das zweite Ausführungsbeispiel aus 10 keinen MRS-Signalgenerator 600 umfasst. Stattdessen ist das Auswahlsignal PMRS ein Signal, welches von außerhalb in den DLL-Steuersignalgenerator 620 eingegeben wird.
  • 11 zeigt im Blockschaltbild wesentliche Komponenten eines dritten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer DLL-Schaltung. Das dritte Ausführungsbeispiel entspricht dem ersten Ausführungsbeispiel aus 1, außer dass der MRS-Signalgenerator 600 durch einen Schmelzsicherungssignalgenerator 1200 ersetzt ist. Der Sicherungssignalgenerator 1200 erzeugt ein Auswahlsignal PFUSE mit einem hohen oder einem niedrigen logischen Pegel basierend auf dem Zustand von wenigstens einer in ihm angeordneten Schmelzsicherung.
  • 12 zeigt ein Schaltbild eines Ausführungsbeispiels des Sicherungssignalgenerators 1200. Wie aus 12 ersichtlich ist, ist ein PMOS-Transistor 1201 in Reihe mit einer Schmelzsicherung F1 zwischen einer Versorgungsspannung VDD und Masse eingeschleift. Während des Einschaltvorgangs empfängt der PMOS-Transistor 1201 ein Einschaltsignal an seinem Gateanschluss, welches den PMOS-Transistor 1201 leitend schaltet. Angenommen, die Sicherung F1 ist intakt, dann nimmt ein interner Knoten N3 zwischen dem PMOS-Transistor 1201 und der Sicherung F1 einen niedrigen logischen Wert an. Dieser Wert wird von einem Zwischenspeicher 12 zwischengespeichert, der aus Invertern 1203 und 1205 gebildet wird. Ein weiterer Inverter 1207 invertiert ein Ausgabesignal des Zwischenspeichers L2, um das Auswahlsignal PFUSE zu erzeugen.
  • Ist die Sicherung F1 intakt, dann ist das Auswahlsignal PFUSE auf niedrigem logischem Pegel. Dies zeigt an, dass während des Auffrischungsvorgangs die Energieversorgung für die DLL-Schaltung 610 unterbrochen und die DLL-Schaltung 610 zurückgesetzt werden soll. Ist die Sicherung F1 jedoch durchtrennt, dann nimmt der interne Knoten N3 einen hohen logischen Pegel an. Entsprechend ist das Auswahlsignal PFUSE auf hohem logischem Pegel, was anzeigt, dass während des Auffrischungsvorgangs die DLL-Schaltung 610 mit Energie versorgt und nicht zurückgesetzt werden soll.
  • 13 zeigt im Blockschaltbild wesentliche Komponenten eines vierten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer DLL-Schaltung. Das vierte Ausführungsbeispiel entspricht dem ersten Ausführungsbeispiel aus 1, außer dass der MRS-Signalgenerator 600 fehlt und ein zweiter Befehlsdecoder 1470 vorgesehen und der DLL-Steuersignalgenerator 600 durch einen DLL-Steuersignalgenerator 1420 ersetzt ist. Der zweite Befehlsdecoder 1470 empfängt ein zweites Auffrischungsbefehlssignal REFRESH_2 und er zeugt ein zweites internes Auffrischungssignal PREF2 basierend auf dem zweiten Auffrischungsbefehlssignal REFRESH_2, das dem DLL-Steuersignalgenerator 1420 zusätzlich zum ersten internen Auffrischungssignal PREF1 zugeführt wird, welches vom ersten Befehlsdecoder 630 in Reaktion auf das erste Auffrischungsbefehlssignal REFRESH_1 erzeugt wird.
  • 14 zeigt ein Schaltbild eines Ausführungsbeispiels des DLL-Steuersignalgenerators 1420 des vierten Ausführungsbeispiels. Wie aus 14 ersichtlich ist, invertiert ein Inverter 1402 das zweite interne Auffrischungssignal PREF2 und ein NAND-Gatter 1404 verknüpft ein Ausgabesignal des Inverters 1402 und das erste Auffrischungssignal PREF1 gemäß der NAND-Funktion. Ein Inverter 1406 invertiert das Ausgabesignal des NAND-Gatters 1404, um ein verzögertes Auffrischungssignal PREFD zu erzeugen. Ein in Reihe mit Invertern 1410 und 1412 geschalteter Inverter 1408 empfängt das verzögerte Auffrischungssignal PREFD. Ein NOR-Gatter 1414 empfängt ein Ausgabesignal des Inverters 1412 und das verzögerte Auffrischungssignal PREFD und gibt das Rücksetzsignal RESET aus.
  • Ein Inverter 1416 invertiert das Rücksetzsignal RESET. Ein NAND-Gatter 1418 ist über Kreuz, d. h. jeweils ein Eingang mit dem Ausgang, mit einem NAND-Gatter 1424 verbunden und empfängt ein Ausgabesignal des Inverters 1416 und gibt das Leistungssteuersignal POFF aus. Wie weiter aus 14 ersichtlich ist, ist ein Inverter 1422 in Reihe mit einem Inverter 1426 geschaltet und empfängt das erste interne Auffrischungssignal PREF1. Der Inverter 1426 versorgt den anderen Eingang des NAND-Gatters 1424.
  • Die Funktionsweise des vierten Ausführungsbeispiels und des DLL-Steuersignalgenerators 1420 wird mit Bezugnahme auf 15 detaillierter beschrieben. 15 zeigt ein Zeitablaufdiagramm für Signale, die vom vierten Ausführungsbeispiel erzeugt werden. Wie aus 15 ersichtlich ist, wird zum Zeitpunkt der Taktsignalperiode C1 ein erster Auffrischungsbefehl REFRESH_1 in den Halbleiterspeicherbaustein eingegeben und ein Auffrischungsvorgang startet. Der Oszillator 660 erzeugt das Oszillationssignal POSC und die Wortleitungen werden sequenziell aktiviert. Wie allgemein bekannt ist, wird die Reihenfolge der ausgeführten Auffrischungsvorgänge für die Wortleitungssignale basierend auf nicht dargestellten Auffrischungszähler festgelegt.
  • Wird der zweite Auffrischungsbefehl REFRESH_2 in den Halbleiterspeicherbaustein eingegeben, dann wird das zweite interne Auffrischungssignal PREF2 erzeugt. Die Erzeugung des zweiten internen Auffrischungssignals PREF2 führt dazu, dass das Rücksetzsignal RESET auf hohen logischen Pegel gepulst wird, was dazu führt, dass das Leistungssteuersignal POFF einen hohen Logikpegel annimmt. Daraus resultiert, dass die DLL-Schaltung 610 zurückgesetzt wird und dann die Spannungsversorgung der DLL-Schaltung 610 unterbrochen wird. Das interne Taktsignal ICLK nimmt einen niedrigen Logikpegel an, wenn das Leistungssteuersignal POFF auf hohen Logikpegel wechselt. Das zweite Auffrischungssignal PREF2 wird als DLL-Befehl bezeichnet, weil es ein DLL-Anzeigesignal erzeugt, das anzeigt, ob die DLL-Schaltung 610 während des Auffrischungsvorgangs von einer DLL-Leistungsversorgung mit einer Versorgungsspannung versorgt werden soll. In anderen Worten ausgedrückt, das DLL-Anzeigesignal bestimmt, ob die DLL-Schaltung 610 ein- oder ausgeschaltet ist.
  • 16 zeigt im Blockschaltbild wesentliche Komponenten eines fünften Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer DLL-Schaltung. Das fünfte Ausführungsbeispiel entspricht dem vierten Ausführungsbeispiel aus 13, außer dass beim Ausführungsbeispiel aus 16 der zweite Befehlsdecoder 1470 fehlt. Das zweite interne Auffrischungssignal PREF2, das an den DLL- Steuersignalgenerator 1420 angelegt wird, ist in diesem Fall ein extern angelegtes Signal.
  • 17 zeigt im Blockschaltbild wesentliche Komponenten eines sechsten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer DLL-Schaltung. Das sechste Ausführungsbeispiel entspricht dem vierten Ausführungsbeispiel aus 13, außer dass beim Ausführungsbeispiel aus 17 der zweite Befehlsdecoder 1470 fehlt und der Oszillator 660 durch einen Oszillator 1860 ersetzt ist. Zusätzlich zum Oszillationssignal POSC erzeugt der Oszillator 1860 ein zweites Oszillationssignal POSC2, welches das zweite interne Auffrischungssignal PREF2 ersetzt. Der DLL-Steuersignalgenerator 1420 empfängt hierbei das zweite Oszillationssignal POSC2 auf die gleiche Weise, wie beim vierten Ausführungsbeispiel das zweite interne Auffrischungssignal PREF2 eingegeben wird.
  • Eine Ausführungsart der Funktion des sechsten Ausführungsbeispiels wird unter Bezugnahme auf 18 näher beschrieben. 18 zeigt ein Zeitablaufdiagramm für Signale, die vom sechsten Ausführungsbeispiel erzeugt werden. Wie aus 18 ersichtlich ist, wird zum Zeitpunkt der Taktsignalperiode C1 ein Auffrischungsbefehl REFRESH eingegeben und ein Auffrischungsvorgang beginnt. Der Oszillator 1860 erzeugt das Oszillationssignal POSC und die Wortleitungen werden sequenziell angesprochen. Nachdem wenigstens ein Auffrischungsvorgang beendet ist, d. h. jede Wortleitung angesprochen wurde, wird das zweite Oszillationssignal POSC2 freigegeben. Die Anzahl der Auffrischungsperioden, die vor dem Erzeugen des zweiten Oszillatorsignals POSC auftreten, stellt einen Auslegungsparameter dar, der beim Entwurf des Halbleiterspeicherbausteins festgelegt wird.
  • Die Freigabe des zweiten Oszillationssignals POSC2 resultiert in der Erzeugung des Rücksetzsignals RESET mit hohem logischem Pegel.
  • Das Rücksetzsignal RESET initialisiert die internen Knoten der DLL-Schaltung 610, d. h. selbige werden zurückgesetzt. Das Leistungssteuersignal POFF wechselt dann auf hohen logischen Pegel und veranlasst, dass die Spannungsversorgung der DLL-Schaltung 610 unterbrochen wird. Dies führt dazu, dass das interne Taktsignal ICLK auf niedrigen logischen Pegel wechselt.
  • Die Erfindung offenbart eine DLL-Schaltung, die während eines Auffrischungsvorgangs selektiv ein- oder ausgeschaltet werden kann. Zudem offenbart die Erfindung eine DLL-Schaltung, die nach wenigstens einem Auffrischungsvorgang ausgeschaltet werden kann. Zusätzlich behält die DLL-Schaltung die Synchronisierinformation, wenn die DLL-Schaltung mit Spannung versorgt bleibt. Entsprechend kann eine Reduzierung des Energieverbrauchs und/oder eine Leistungssteigerung selektiv durch die Erfindung erzielt werden.

Claims (20)

  1. Integrierter Speicherbaustein mit einem Verzögerungsregelkreis (610), der ein externes Taktsignal (ECLK) empfängt und ein internes Taktsignal (ICLK) erzeugt, wobei der Verzögerungsregelkreis (610) dafür eingerichtet ist, während eines Auffrischungsmodus des integrierten Speicherbausteins in einer ersten, energieversorgten Betriebsart oder einer zweiten, energieversorgungsunterbrochenen Betriebsart betrieben zu werden, wobei er in der ersten Betriebsart eine Synchronisierinformation zum Erzeugen des internen Taktsignals in Reaktion auf das externe Taktsignal ohne Aktualisierung beibehält und während der zweiten Betriebsart die Synchronisierinformation zurücksetzt, und dafür eingerichtet ist, nach Beendigung des Auffrischungsmodus die Synchronisierformation aktualisiert bereitzustellen.
  2. Integrierter Speicherbaustein nach Anspruch 1, gekennzeichnet durch einen Auswahlsignalgenerator (600), der zwischen der ersten Betriebsart und der zweiten Betriebsart des Verzögerungsregelkreises auswählt.
  3. Integrierter Speicherbaustein nach Anspruch 2, dadurch gekennzeichnet, dass der Auswahlsignalgenerator (600) ein Auswahlsignal (PMRS, PFUSE) erzeugt.
  4. Integrierter Speicherbaustein nach Anspruch 3, dadurch gekennzeichnet, dass das Auswahlsignal (PMRS, PFUSE) von Programmiermitteln erzeugt wird.
  5. Integrierter Speicherbaustein nach Anspruch 4, dadurch gekennzeichnet, dass die Programmiermittel einen Modusregistersatzbefehl umfassen.
  6. Integrierter Speicherbaustein nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass das Auswahlsignal (PREF2) an einem externen Anschluss eingebbar ist.
  7. Integrierter Speicherbaustein nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, dass das Auswahlsignal (PREF2) ein Schmelzsicherungsinformationssignal ist.
  8. integrierter Speicherbaustein nach einem der Ansprüche 3 bis 7, gekennzeichnet durch – eine Energieversorgungsschaltung (640) für den Verzögerungsregelkreis (610) und – einen Steuersignalgenerator (620), der die Energieversorgungsschaltung (640) so steuert, dass sie während des Auffrischungsmodus des integrierten Speicherbausteins den Verzögerungsregelkreis (610) in Abhängigkeit vom Auswahlsignal (PMRS, PFUSE) wahlweise in dem energieversorgten Zustand oder in dem energieversorgungsunterbrochenen Zustand hält.
  9. Integrierter Speicherbaustein nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass ein erstes Taktsignal auf einem Referenztaktsignal und der Synchronisierinformation basiert, wobei die Synchronisierinformation Informationen über eine Phasenbeziehung zwischen dem ersten Taktsignal und dem Referenztaktsignal umfasst.
  10. Integrierter Speicherbaustein nach Anspruch 9, dadurch gekennzeichnet, dass das erste Taktsignal ein innerhalb des Verzögerungsregelkreises (620) rückgekoppeltes Taktsignal oder ein vom Verzögerungsregelkreis (620) erzeugtes internes Taktsignal ist.
  11. Integrierter Speicherbaustein nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass der Verzögerungsregelkreis (620) folgende Komponenten umfasst: – einen Phasendetektor (6210), welcher die Phasendifferenz zwischen dem ersten Taktsignal und dem Referenztaktsignal detektiert, – eine variable Verzögerungseinheit (6230), welche die Synchronisierinformation basierend auf der Phasendifferenz einstellt und das Referenztaktsignal zum Erzeugen des ersten Taktsignals basierend auf der Synchronisierinformation verzögert, und – eine Deaktivierungsschaltung (6200), welche die Einstellfunktion der variablen Verzögerungseinheit (6230) während des Auffrischungsmodus deaktiviert.
  12. Integrierter Speicherbaustein nach Anspruch 11, dadurch gekennzeichnet, dass die Deaktivierungsschaltung (6200) das Referenz taktsignal während des Auffrischungsmodus auf einem gleichbleibenden logischen Zustand hält.
  13. Integrierter Speicherbaustein nach einem der Ansprüche 8 bis 12, gekennzeichnet durch einen ersten Befehlsdecoder (630), welcher einen Auffrischungsbefehl (REFRESH, REFRESH_1) decodiert, um ein Auffrischungsmodusanzeigesignal (PREF, PREF1) zu erzeugen, das anzeigt, dass der integrierte Speicherbaustein im Auffrischungsmodus ist, und das Auffrischungsmodusanzeigesignal (PREF) an den Steuersignalgenerator (620) und den Verzögerungsregelkreis (620) überträgt.
  14. Integrierter Speicherbaustein nach Anspruch 13, gekennzeichnet durch einen zweiten Befehlsdecoder (1470), welcher einen Verzögerungsregelkreisbefehl (REFRESH_2) decodiert, um ein Verzögerungsregelkreisanzeigesignal (PREF2) zu erzeugen, das anzeigt, dass die Energieversorgungsschaltung (640) den Verzögerungsregelkreis (610) im energieversorgten Zustand hält, und das Verzögerungsregelkreisanzeigesignal (PREF2) als Auswahlsignal an den Steuersignalgenerator (620) überträgt.
  15. Integrierter Speicherbaustein nach einem der Ansprüche 8 bis 14, dadurch gekennzeichnet, dass der Steuersignalgenerator (620) die Energieversorgungsschaltung (640) für den Verzögerungsregelkreis (610) zu Beginn des Auffrischungsmodus so steuert, dass sie den Verzögerungsregelkreis (610) im energieversorgten Zustand hält, und dann die Energieversorgungsschaltung (640) für den Verzögerungsregelkreis (610) so steuert, dass sie den Verzögerungsregelkreis (610) in den energieversorgungsunterbrochenen Zustand versetzt.
  16. Integrierter Speicherbaustein nach einem der Ansprüche 1 bis 15, gekennzeichnet durch – einen Zeilenadressendecoder (650), welcher während des Auffrischungsmodus basierend auf einem Oszillationssignal (POSC) aufeinanderfolgend Wortleitungssignale erzeugt, und – einen Oszillator (660), der während des Auffrischungsmodus das Oszillationssignal (POSC) erzeugt.
  17. Integrierter Speicherbaustein nach Anspruch 16, dadurch gekennzeichnet, dass der Oszillator (660) ein Auswahlsignal (POSC2) so erzeugt, dass der Steuersignalgenerator (1420) die Energieversorgungsschaltung (640) des Verzögerungsregelkreises (610) so steuert, dass sie den Verzögerungsregelkreis (620) nach wenigstens einer bestimmten Zeitdauer nach dem Erzeugen des Oszillationssignals (POSC) im energieversorgungsunterbrochenen Zustand hält.
  18. Integrierter Speicherbaustein nach Anspruch 17, dadurch gekennzeichnet, dass die Zeitdauer einer Zeitspanne entspricht, die der Zeilenadressendecoder (650) benötigt, um jedes Wortleitungssignal mehrmals zu erzeugen.
  19. Integrierter Speicherbaustein nach Anspruch 17, dadurch gekennzeichnet, dass die Zeitdauer einer Zeitspanne entspricht, die der Zeilenadressendecoder (650) benötigt, um jedes Wortleitungssignal einmal zu erzeugen.
  20. Integrierter Speicherbaustein nach einem Ansprüche 8 bis 19, dadurch gekennzeichnet, dass der Verzögerungsregelkreis (610) basierend auf einem Rücksetzsignal (RESET) zurückgesetzt wird und der Steuersignalgenerator (1420) während des Auffrischungsmodus des integrierten Speicherbausteins das Rücksetzsignal (RESET) selektiv erzeugt.
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