KR100546389B1 - 카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체메모리 장치 - Google Patents

카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체메모리 장치 Download PDF

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Abstract

외부 클록 신호 및 카스(CAS) 레이턴시 정보를 수신하고, 카스 레이턴시 정보에 기초하여 클록 신호의 상승 에지에 동기된 제1클록신호 또는 클록신호의 하강 에지에 동기된 제2클록 신호를 발생하는 클록버퍼, 칼럼 선택 어드레스를 수신하고 디코딩하고 제1클록신호 또는 제2클록신호에 동기되고 칼럼 선택 라인을 선택하기 위한 디코딩 어드레스를 출력하는 칼럼 선택 라인 디코더, 제1클록신호와 상기 제2클록신호 중에서 어느 하나의 클록 신호에 응답하여 하나의 클록신호에 동기된 제어신호들을 출력하는 제어 신호 발생회로, 및 디코딩 어드레스 및 제어신호들에 응답하여 제1클록신호와 제2클록신호 중에서 어느 하나의 클록신호에 동기되어 칼럼 선택 라인(CSL)을 구동하는 칼럼 선택 라인 드라이버를 구비하는 반도체 메모리 장치가 개시된다.
반도체 메모리, 칼럼 선택 라인, 카스 레이턴시

Description

카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체 메모리 장치{Semiconductor memory device having different synchronizing timing according to CL}
도 1은 일반적인 DDR SDRAM에서 데이터를 판독할 때의 신호 타이밍도 이다.
도 2는 종래의 DDR SDRAM에서 칼럼 선택 라인 제어방식에 따른 신호의 타이밍도 이다.
도 3은 종래의 DDR SDRAM에서 DLL 지터 발생 시의 타이밍도 이다.
도 4는 본 발명의 일 실시예에 따른 DDR SDRAM에서의 신호 흐름도 이다.
도 5는 본 발명의 일 실시예를 구현하기 위한 신호 발생회로의 블록도 이다.
도 6은 본 발명의 일 실시예에 따른 CL=3에서의 각 신호의 타이밍도 이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는, 카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 시스템의 동작 주파수가 점차 고속화됨에 따라, 반도체 메모리의 성능도 고속화되어가고 있다. 반도체 메모리 장치는 큰 주파수 대역폭(High Frequency Bandwidth) 방향으로 발전되고 있다. 파이프라이닝 (pipelining) 개념을 도입하여 제조된 동기형 반도체 메모리 장치(synchronous DRAM) 중, 싱글 데이터 레이트(Single Date Rage; SDR) SDRAM은 출력 데이터 버퍼의 인에이블/디스에이블을 제어하는데 있어서 항상 클록의 라이징 에지(rising edge)에 동기시켜서, 즉 클록의 한 사이클에 동기시켜서 제어하지만, 더블 데이터 레이트(Double Data Rate; DDR) 에스디램은 라이징 에지(rising edge) 와 폴링 에지(falling edge)에 동기시켜서 즉, 클록의 1/2 사이클에 동기시켜서 제어한다.
따라서, 칼럼 어드레스가 주어진 후 데이터가 출력되기까지의 반응 시간을 나타내는 카스 레이턴시(CAS Latency, 이하 'CL'이라 한다)가 SDR 에스디램에서는 CL=1, CL=2, CL=3와 같이 클록의 한 사이클 단위이지만, DDR 에스디램에서는 CL=2, CL=2.5, CL=3과 같이 출력의 1/2 사이클 단위여야 한다. 따라서, DDR 에스디램은 SDR 에스디램보다 더 큰 주파수 대역폭과 큰 마진(margin)이 요구된다.
도 1은 일반적인 DDR SDRAM에서 데이터를 판독할 때의 신호 타이밍도 이다.
도 1을 참조하면, 동기형 반도체 메모리 장치(synchronous DRAM)에서 로우 액티브 동작(row active operation)에 의해 선택된 1 페이지(page)의 메모리 셀들로부터 출력되는 데이터를 선택하는 동작은 칼럼 선택 라인 신호(CSL)에 의해 수행되는 데, 칼럼 선택 라인 신호(CSL)는 하나의 클락 신호(EXTCLK) 주기 동안 한번 생성된다. 외부의 액티브 명령(ACTIVE) 뒤에, 데이터 독출 명령(READ)이 들어오면, 외부클록(EXTCLK)의 클록 라이징 에지에 따라 칼럼 선택 라인 신호(CSL)가 발생한다. CL=2인 경우는 READ 명령이 입력된 뒤, 2 사이클 후에 클록 라이징 에지 신호에 따라 데이터가 독출되며, CL=2.5인 경우는 데이터 독출 명령(READ) 명령이 입력된 뒤, 2.5 사이클 후에 클록 폴링 에지 신호에 따라 데이터가 독출되고, CL=3의 경우는 데이터 독출 명령(READ) 명령 뒤, 3 사이클 후에 클록 라이징 에지 신호에 따라 데이터가 독출된다.
이때, 데이터 독출 명령(READ) 명령이 입력되는 클록 라이징 에지의 타이밍으로부터 첫 번째 데이터(DQ0)가 독출될 때까지의 타이밍을 tAA라고 한다. 또한, tRCD(RAS to CAS Delay)는 RAS(Read Address Strobe) 명령어가 입력된 후 몇 클록 뒤에 CAS (Column Address Strobe) 명령어 사이의 시간이다. 도 1을 참조하면, tRCD는 액티브명령(ACTIVE)이 입력된 후 데이터 독출 명령(READ) 명령이 입력될 때까지의 시간이다. RAS는 메모리내의 특정 페이지(page)를 활성화(active) 시키는 명령어로 페이지가 활성화되어야만 다음에 CAS명령이 들어와서 데이터를 입/출력시킬 수 있다. 페이지는 메모리 내부에 있는 특정한 어드레스 블록(Address Block)을 뜻한다.
도 2는 종래의 DDR SDRAM에서 CSL 제어방식에 따른 신호의 타이밍도 이다.
도 2를 참조하면, 종래의 DDR SDRAM에서는 CSL 제어방식이 클록 라이징 에지(clock rising edge)에 의해 제어되게 되어있다. 즉, 도 2에 도시된 바와 같이 CSL 신호가 CL=2.5 에서나 CL=3 모두 동일한 클록 라이징 에지(200)를 따라 제어되어, CL=2.5/CL=3 모두 같은 시간에 인에이블/디스에이블 되게 된다.
또한, 처음으로 셀 데이터를 받아들이기 위해 발생되는 신호인 제1 독출 펄스(FRP; First Read Pulse)의 첫 번째 펄스는 독출 명령(READ)이 입력된 후 한 클 록 뒤의 클록 라이징 에지(210)를 따라 발생하고, 제1 독출 펄스의 두 번째 펄스는 다시 한 클록 뒤의 클록 라이징 에지(220)를 따라 발생한다. 제1 독출 펄스는 CSL 신호에 따라 발생하기 때문에 CL=2.5나 CL=3에서 모두 같은 타이밍에 펄스가 발생하게 된다.
반면, 제2 독출 펄스(SRP; Second Read Pulse)는 CL에 따라 타이밍이 달라진다. CL=2.5에서는 독출 명령(READ) 후 2.5 클록 뒤의 클록 폴링 에지(230)를 따라 첫 번째 펄스가 발생하며, 다시 한 클록 뒤의 클록 폴링 에지(240)를 따라 두 번째 펄스가 발생한다. CL=3에서는 독출 명령(READ) 후 3 클록 뒤의 클록 라이징 에지(250)를 따라 첫 번째 펄스가 발생하고, 그 뒤 한 클록 뒤에 다시 두 번째 펄스가 발생한다. 따라서, CL=2.5와 CL=3의 제2 독출 펄스(SRP)는 0.5 클록의 차이가 있다.
CSL 신호가 CL=2.5나 CL=3 모두 동일 클록 라이징 에지(200)를 따라 제어되기 때문에, CL=3에서 메모리 내부의 tAA 마진(margin)이 모두 CL=2.5와 동일하게 된다. 결과적으로 CL=2.5나 CL=3에서 발생하는 tAA 마진에 관한 제어의 방식이 CL=2.5와 CL=3에서 큰 차이가 없게 설계되어 있다. CL=2.5와 CL=3에서 차이가 발생하는 신호는 독출 tAA 성능을 결정하는 CSL 이나 제1 독출 펄스(FRP)에서는 차이가 없고, 오직 제2 독출 펄스(SRP)에서 0.5 클록의 차이가 있을 뿐이다. 이로 인해서 코어 파라미터(Core Parameter)인 tRCD에 대해서는 CL=2.5/CL=3에서 차이를 기대하기는 힘들다. 또한 CL=3에서 얻을 수 있는 이득은 상대적으로 CL=2.5대비 크게 많다고 볼 수 없다. 즉, tRCD 결정 경로나 tAA 결정 경로가 CL=2.5와 CL=3에서 동일 하게 설계되어 있음을 알 수 있다.
또한, 종래의 DDR SDRAM에서 CL=3에서 첫 번째 제2 독출 펄스(SRP)와 두 번 째 제1 독출 펄스(FRP)가 같은 클록(220 및250)에 의해 발생되게 설계되어 있다. 따라서, DDR SDRAM 내부의 DDL 지터(jitter)가 심하게 발생하여 제2 독출 펄스(SRP)가 흔들리는 경우에 첫 번째 제2 독출 펄스(SRP) 폴링 에지(falling edge)가 두 번째 제1 독출 펄스(FRP) 내부까지 움직이면서 DDR SDRAM의 오동작(fail)을 발생시킬 수 있게 되는 문제점이 있다.
도 3은 종래의 DDR SDRAM에서 DLL(Delay Locked Loop) 지터(jitter) 발생 시의 타이밍도 이다.
도 3을 참조하면, CL=3에서 제1 독출 펄스(FRP) 두 번째 펄스의 라이징 에지가 제2 독출 펄스(SRP) 첫 번째 펄스의 폴링 에지보다 타이밍이 빠른 경우를 도시하고 있다. 이 경우, 데이터 독출 등에 있어 에러를 발생시킬 수 있고, 결국 SDRAM은 오동작을 발생시킨다. 이러한 문제는 FRP는 외부 클록(EXTCLK)에 따라 제어되며, 제2 독출 펄스(SRP)는 내부 DLL에 따라 제어되기 때문에, 서로 간의 상당한 타이밍의 여유가 존재하지 않으면, 이러한 문제가 생길 수 있게 된다. 또한, 반도체 메모리가 점차 고 주파수 범위에서 동작하도록 발전되어 가고 있어, 클록과 클록 사이의 간격이 점차 좁아지고 있는 상황이다. 이 경우 CL=3에서의 제2 독출 펄스(SRP)와 다음 제1 독출 펄스(FRP) 사이의 타이밍의 마진(margin)은 중요한 문제가 된다.
본 발명이 이루고자 하는 기술적 과제는, CL=3에서 CL=2.5에 비해서 tAA는 종래의 설계방식과 동일하게 유지하면서 tRCD를 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 CL=3에서의 동기 에지를 CL=2.5와 분리시켜, CSL, 제1 독출 펄스(FRP) 그리고 제2 독출 펄스(SRP)간의 제어가 CL=2.5와는 독립적으로 제어가능 하게 할 수 있는 반도체 메모리 장치를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 제2 독출 펄스(SRP)와 이 제2 독출 펄스(SRP)에 대응되는 제1 독출 펄스(FRP)의 다음 펄스 사이의 거리를 0.5 클록으로 변경 가능하게 하여 DLL에 따라 움직이는 제2 독출 펄스(SRP)와 외부 클록에 따라 움직이는 제1 독출 펄스(FRP)간의 여유를 확보할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 반도체 메모리 장치는, 외부 클록 신호 및 카스(CAS) 레이턴시 정보를 수신하고, 카스 레이턴시 정보에 기초하여 클록 신호의 상승 에지에 동기된 제1클록신호 또는 클록신호의 하강 에지에 동기된 제2클록 신호를 발생하는 클록버퍼, 칼럼 선택 어드레스를 수신하고 디코딩하고 제1클록신호 또는 제2클록신호에 동기되고 칼럼 선택 라인을 선택하기 위한 디코딩 어드레스를 출력하는 칼럼 선택 라인 디코더, 제1클록신호와 상기 제2클록신호 중에서 어느 하나의 클록 신호에 응답하여 하나의 클록신호에 동기된 제어신호들을 출력하는 제어 신호 발생회로, 및 디코딩 어 드레스 및 제어신호들에 응답하여 제1클록신호와 제2클록신호 중에서 어느 하나의 클록신호에 동기되어 칼럼 선택 라인(CSL)을 구동하는 칼럼 선택 라인 드라이버를 구비한다.
바람직하기로는, 본 발명에 따른 반도체 메모리 장치의 클록버퍼는 수신된 카스 레이턴시 정보가 CL=2 또는 CL=2.5인 경우 제1 클록신호를 발생하고, 수신된 카스 레이턴시 정보가 CL=3인 경우 제2 클록신호를 발생한다.
바람직하기로는, 본 발명에 따른 반도체 메모리 장치의 클록버퍼는 상기 수신된 카스 레이턴시 정보가 CL=2 또는 CL=2.5인 경우 상기 제1 클록신호를 발생하고, 상기 수신된 카스 레이턴시 정보가 CL=3인 경우 상기 제2 클록신호를 발생한다.
바람직하기로는, 본 발명에 따른 반도체 메모리 장치는 제1 클록 신호 및 제2 클록 신호를 수신하고, 제1 클록 신호가 입력되는 경우, 제1 클록에 동기하여 제1 독출 펄스(FRP)가 인에이블 되고, 제2 클록 신호가 입력되는 경우, 제2 클록에 동기하여 제1 독출 펄스(FRP)가 인에이블 되는 제1 독출 펄스(FRP) 생성 회로를 더 구비한다.
바람직하기로는, 본 발명에 따른 반도체 메모리 장치는 상기 카스 레이턴시 정보에 기초하여 상기 외부 클록의 라이징 에지에 동기하여 제어되거나 상기 외부 클록의 폴링 에지에 동기되어 제어되는 입출력 감지 증폭기 회로를 더 구비한다.
바람직하기로는, 본 발명에 따른 반도체 메모리 장치는 CL=2.5인 경우, 독출 명령이 입력된 후 2.5 사이클 후의 클록 폴링 에지 신호에 동기하여 제2 독출 펄스(SRP)가 인에이블 되며, 상기 CL=3의 경우, 독출 명령이 입력된 후 3 사이클 후의 클록 라이징 에지에 동기하여 제2 독출 펄스(SRP)가 인에이블 되는 제2 독출 펄스(SRP) 생성회로를 더 구비한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치에 있어서, 외부 클록 신호 및 카스(CAS) 레이턴시 정보를 수신하고, 카스 레이턴시 정보에 기초하여 클록 신호의 에지에 동기된 제1클록신호 또는 클록신호의 하강 에지에 동기된 제2클록 신호를 발생하는 클록버퍼, 및 제1 클록 신호 및 제2 클록 신호를 수신하고, 제1 클록에 동기되어 활성화되는 제1 독출 펄스를 출력하거나, 제2 클록에 동기되어 활성화되는 상기 제1 독출 펄스를 출력하는 제1 독출 펄스 생성 회로를 구비한다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 DDR SDRAM에서의 신호 흐름도이다.
도 4를 참조하면, CL=2.5에서는 종래의 SDRAM에서의 CSL제어와 마찬가지로 독출 명령(READ)이 인가된 클록의 클록 라이징 에지(400)에 동기되어 제어된다. 이는 CL=2에서도 마찬가지이다. 따라서, 종래의 SDRAM에서와 마찬가지로 tRCD와 tAA가 결정되게 설계된다.
하지만, CL=3에서는 독출 명령(READ)이 인가된 클록 폴링 에지(410)에 동기되어 제어되도록 설계한다. 즉, CL=3에서는 종래의 CL=2 및 CL=2.5와 동일한 경로(path)를 이용하지 않고 독출 명령(READ)이 들어온 클록의 폴링 에지(falling edge)에 CSL과 제1 독출 펄스(FRP)가 발생되게 제어한다.
따라서, CL=2.5에서 CSL은 클록의 라이징 에지(400)의 신호를 따라 인에이블 되며, 다음 클록의 라이징 에지(420)에서 첫 번째 CSL 신호가 디스에이블 되며, 동시에 두 번째 CSL 신호가 인에이블 된다. 또한, 이 클록 라이징 에지(420)신호에 따라 CL=2.5의 제1 독출 펄스(FRP)의 첫 번째 펄스가 생성된다. 그 뒤 한 클록 사이클 뒤에 클록 라이징 에지(440)에서 두 번째 CSL 신호가 디스에이블 되며, 제1 독출 펄스(FRP)의 두 번째 펄스가 생성된다.
또한, CL=3에서 CSL은 클록의 폴링 에지(410)의 신호를 따라 인에이블 되며, 다음 클록의 폴링 에지(430)에서 첫 번째 CSL 신호가 디스에이블 되고, 동시에 두 번째 CSL 신호가 인에이블 된다. 또한, 이 클록 폴링 에지(430)신호에 따라 CL=3의 제1 독출 펄스(FRP)의 첫 번째 펄스가 생성된다. 그 뒤 한 클록 사이클 뒤에 클록 폴링 에지(450)에서 두 번째 CSL 신호가 사라지며, 제1 독출 펄스(FRP)의 두 번째 펄스가 생성된다.
클록 라이징 에지(400)와 클록 폴링 에지(410)는 1/2 클록의 차이가 있다. 따라서, CL=2.5에서의 CSL 신호와 CL=3에서의 CSL 신호는 1/2 클록의 차이가 있으며, 또한, CL=2.5에서의 제1 독출 펄스(FRP)와 CL=3에서의 제1 독출 펄스(FRP)의 펄스도 1/2 클록의 차이가 발생한다. 결국, CL=3에서의 CSL 및 제1 독출 펄스(FRP)는 CL=2.5에서보다 1/2 클록 뒤로 쉬프트 되는 형상이 된다.
한편, 제2 독출 펄스(SRP)는 외부 클록이 아닌 내부 DLL에 의해 제어되기 때문에, 도 2에서의 타이밍과 차이가 없다. 즉, CL=2.5에서 제2 독출 펄스(SRP)의 첫 번째 펄스는 독출 명령(READ)이 인가되는 클록에서 1.5 사이클 뒤의 클록 폴링 에지(430)를 따라 발생한다. 또한, CL=3에서 제2 독출 펄스(SRP)의 첫 번째 펄스는 독출 명령(READ)이 인가되는 클록에서 2 사이클 뒤의 클록 라이징 에지(440)를 따라 발생한다.
데이터의 독출은 제1 독출 펄스(FRP)의 각 펄스에서의 폴링 에지의 타이밍에서 이루어지다. CL=3에서의 제1 독출 펄스(FRP)는 CL=2.5에서의 제1 독출 펄스(FRP)보다 0.5 클록의 타이밍 후에 생성되기 때문에, 도4에 도시된 바와 같이 CL=2.5에서의 tRCD(460)보다 CL=3에서의 tRCD(470)이 0.5 클록만큼 개선되었음을 볼 수 있다.
또한, 도4를 참조하면, CL=3에서의 동기 에지는 CL=2.5에서와 분리되어 제어된다. 따라서, CL=3에서의 CSL, 제1 독출 펄스(FRP) 및 제2 독출 펄스(SRP)간의 제어가 CL=2.5에서와 무관하게 제어 가능할 수 있게 되었다.
또한, 종래의 CSL 제어 방식에서는 제2 독출 펄스(SRP)의 타이밍은 CL=2.5와 CL=3이 0.5 클록 차이가 있지만, 제1 독출 펄스(FRP) 타이밍은 CL=2.5와 CL=3 모두 동일하였었다. 따라서, CL=3에서 제2 독출 펄스(SRP)의 폴링 에지와 다음 제1 독출 펄스(FRP)의 라이징 에지 사이의 여유간격은 CL=3에서의 제2 독출 펄스(SRP) 폴링 에지와 CL=2.5에서의 다음 제1 독출 펄스(FRP)의 라이징 에지와 같기 때문에 도 4에 도시된 여유간격(480)과 같다.
하지만, 본 발명에 따른 CSL 제어 방식에 따르면 CL=3에서의 제1 독출 펄스(FRP)는 CL=2.5에서의 제1 독출 펄스(FRP)와 0.5클록 정도의 차이가 생긴다. 따라서, CL=3에서의 제2 독출 펄스(SRP)의 폴링 에지와 다음 제1 독출 펄스(FRP)의 라이징 에지 사이의 여유간격은 도 4에 도시된 여유간격(490)이 된다. 따라서, DDR SDRAM 내부의 DDL 지터(jitter)가 심하게 발생하여 제2 독출 펄스(SRP)가 흔들리는 경우가 생기더라도, 제2 독출 펄스(SRP)와 다음 제1 독출 펄스(FRP)간의 충분한 여유가 생기기 때문에 첫 번째 제2 독출 펄스(SRP) 폴링 에지(falling edge)가 두 번째 제1 독출 펄스(FRP) 내부까지 움직이면서 DDR SDRAM의 오동작을 발생시키는 경우가 생기지 않는다.
도 5는 본 발명의 일 실시예를 구현하기 위한 신호 발생회로의 블록도 이다.
도 5를 참조하면, 본 발명의 신호 발생회로는 클록 버퍼(500), 제어신호 발생회로(510), 칼럼 선택 라인 디코더(520), 제1 독출 펄스(FRP; First Read Pulse) 생성회로(530), 칼럼 선택 라인 드라이버(540), 입출력 감지 증폭기(Input/Output Sense Amplifier)(550) 및 제2 독출 펄스(SRP; Second Read Pulse) 생성회로(560)를 구비한다.
클록 버퍼(500)는 카스 레이턴시 정보를 수신한다. 카스 레이턴시 정보에는 CL=2, CL=2.5 또는 CL=3 등의 정보일 수 있다. 이 카스 레이턴시는 DDR SDRAM의 속도가 발전함에 따라 달라질 수 있다. CL=2정보를 이용할 것인지 CL=2.5 정보를 이용할 것인지 또는 CL=3 정보를 이용할 것인지에 대해서는, 클록 버퍼(500)에서는 메모리의 모드 레지스터 셋(MRS) 장치의 명령에 의해 결정된다. CL=2 및 CL=2.5 정보가 입력되는 경우에는 클록 버퍼(500)는 외부에서 인가되는 클록(CLK)을 이용하여 라이징 에지(rising edge)에 동기되는 제1 클록 신호(PCLK_R)를 발생시킨다. CL=3 정보가 입력되는 경우에는 클록 버퍼(500)는 외부에서 인가되는 클록(CLK)을 이용하여 폴링 에지(falling edge)에 동기되는 제2 클록 신호(PCLK_F)를 발생시킨다.
제어신호 발생회로(510)는 클록 버퍼(500)로부터 제1 클록신호(PCLK_R) 및 제2 클록 신호(PCLK_F)를 입력받아 칼럼 선택 라인(CSL)의 인에이블을 제어하는 CSL 인에이블 펄스(CSLE) 또는 칼럼 선택 라인(CSL)의 디스에이블을 제어하는 CSL 디스에이블 펄스(CSLD)를 생성한다. CL=2.5의 경우에는 제1 클록 신호(PCKL_R)에 동기되는 펄스(CSLE 및 CSLD)를 생성하며, CL=3의 경우에는 제2 클록 신호(PCKL_F)에 동기되는 펄스(CSLE 및 CSLD)를 생성한다.
CL=2.5의 경우, 칼럼 선택라인 디코더(520)는 독출 명령(READ)에 인가되는 어드레스의 동기 제어를 라이징 에지(rising edge)에 동기된 제1 클록 신호(PCLK_R)에 동기되도록 제어한다. 또한, CL=3의 경우, 독출 명령(READ)에 인가되는 어드레스(Address)의 동기 제어를 폴링 에지(falling edge)에 동기된 제2 클록 신호(PCLK_F)에 동기되도록 제어를 변경해준다. 또한, 칼럼 선택 라인 디코더(520)에서는 CL=3의 경우 제2 클록 신호(PCLK_F)에 동기된 디코딩 어드레스(DCAij)를 생성하여 칼럼 선택라인 드라이버(540)로 출력한다. 상기 제2 클록 신호(PCLK_F)에 동기된 디코딩 어드레스(DCAij)는 제어 신호 발생회로(510)에서 출력된 CSL 인에이블 펄스(CSLE) 및 CSL 디스에이블 펄스(CSLD) 신호와 함께 칼럼 선택 라인(CSL)을 인에이블 또는 디스에이블 하도록 제어한다.
제1 독출 펄스(FRP) 생성회로(530)는 CL=2.5의 경우 클록 버퍼(500)에서 출력되는 제1 클록신호(PCLK_R)를 입력받아 제1 클록 신호(PCLK_R)에 동기되는 제1 독출 펄스(FRP)를 생성하고, CL=3의 경우 클록 버퍼(500)에서 출력되는 제2 클록신호(PCLK_F)를 입력받아 제2 클록 신호(PCLK_F)에 동기되는 제1 독출 펄스(FRP)를 생성한다.
칼럼 선택 라인 드라이버(540)는 제어 신호 발생회로(510)로부터 CSL 인에이블 펄스(CSLE) 또는 CSL 디스에이블 펄스(CSLD)를 입력받고, 칼럼 선택 라인 디코더(520)로부터 디코딩 어드레스(DCAij)를 입력받는다. 칼럼 선택 라인 드라이버(540)는 CL=2.5인 경우에는 제1 클록 신호(PCLK_R)에 동기되어 발생한 CSL 인에이블 펄스(CSLE) 와 디코딩 어드레스(DCAji)에 의해 클록의 라이징 에지에 동기되는 칼럼 선택 라인(CSL)을 인에이블 시킨다.
또한, 칼럼 선택 라인 드라이버(540)는 CL=3인 경우에는 제2 클록 신호(PCLK_F)에 동기되어 발생한 CSL 인에이블 펄스(CSLE) 및 디코딩 어드레스(DCAij)에 의해 클록의 폴링 에지에 동기되는 칼럼 선택 라인(CSL)을 인에이블 시킨다. 또한, 칼럼 선택 라인 드라이버(540)는 제어신호 발생회로(510)로부터 CSL 디스에이블 펄스(CSLD)를 입력받는 경우에는 CSL을 디스에이블 되도록 제어한다.
입출력 감지 증폭기(550)는 CSL 드라이버(540)로부터의 칼럼 선택 라인(CSL) 펄스, 제1 독출 펄스(FRP) 생성회로(530)로부터 입력되는 제1 독출 펄스(FRP) 및 제2 독출 펄스(SRP) 생성회로(560)로부터 입력되는 제2 독출 펄스를 증폭하여 출력한다.
즉, 메모리의 모드 레지스터 셋 명령에 의해 결정되는 CL=3 정보가 입력되면 클록 버퍼(500)는 클록의 폴링 에지에 동기하는 제2 클록 신호(PCLK_F)를 발생시켜, 최종적으로 칼럼 선택 라인(CSL)과 제1 독출 펄스(FRP)가 클록의 폴링 에지에 동기하도록 제어하게 된다.
한편, 제2 독출 펄스(SRP) 생성회로(560)는 카스 레이턴시 정보에 따라 소정의 지연시간을 갖고 외부 클록(CLK)에 동기되어 활성화되는 제2 독출 펄스를 생성하여 출력한다.
도 6은 본 발명에 따른 CL=3에서의 각 신호의 타이밍도 이다.
CL=2 및 CL=2.5에서의 각 신호의 타이밍은 종래의 DDR SDRAM과 동일한 타이밍으로 동작하기 때문에 이의 도시를 생략한다.
도 5 및 도 6을 참조하면, 클록 버퍼(500)에 CL=3의 정보가 입력되는 경우, 클록(EXTCLK)의 폴링 에지(600, 602 및 604)에 동기하는 제2 클록 신호(PCLK_F)가 생성되어 출력된다. 먼저 클록 폴링 에지(600)에 동기하는 제2 클록 신호(PCLK_F)가 생성되면, 이 제2 클록 신호(PCLK_F)의 첫 번째 펄스(606)에 CSL 인에이블 펄스(CSLE) 및 디코딩 어드레스(DCAij)가 동기한다. 그리고, 상기 CSL 인에이블 펄스(CSLE) (608)에 동기하여 칼럼 선택 라인(CSL)이 인에이블 된다.
또한, 한 클록 뒤의 클록 폴링 에지(602)에 동기하여 제2 클록 신호(PLCK_F)의 두 번째 펄스(610)가 생성되고, 상기 제2 클록 신호(PCLK_F;610)에 동기하여 CSL 디스에이블 펄스(CSLD;612), CSL 인에이블 펄스(CSLE;614), 디코딩 어드레스(DCAij) 및 제1 독출 펄스(FRP)가 생성된다. 따라서, 이 신호들은 최종적으로 외부 클록의 폴링 에지에 동기되게 된다. 그리고 상기 CSL 디스에이블 펄스(CSLD;612)에 동기하여 칼럼 선택 라인(CSL)이 디스에이블 되고, CSL 디스에이블 신호(CSLD;612)보다 뒤의 타이밍인 CSL 인에이블 펄스(CSLE;614)에 동기하여 칼럼 선택 라인이 다시 인에이블 된다.
또다시, 한 클록 뒤의 클록 폴링 에지(604)에 동기하여 제2 클록 신호(PCLK_F)의 세 번째 펄스(616)가 생성되고, 상기 제2 클록 신호(PCLK_F;616)에 따라 CSL 디스에이블 펄스(CSLD;618), CSL 인에이블 펄스(CSLE;620), 디코딩 어드레스(DCAij) 및 제1 독출 펄스(FRP)의 두 번째 펄스가 동기되어 생성된다. 그리고 상기 CSL 디스에이블 펄스(CSLD;618)에 동기하여 칼럼 선택 라인(CSL)이 디스에이블 되고, CSL 디스에이블 펄스(CSLD;618)보다 뒤의 타이밍인 CSL 인에이블 펄스(CSLE;620)에 동기하여 칼럼 선택 라인(CSL)이 다시 인에이블 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치에 따르면, CL=3에서 CL=2.5에 비해서 tAA는 종래의 설계방식과 동일하게 유지하면서 tRCD를 개선할 수 있는 반도체 메모리 장치를 제공한다.
또한, 본 발명에 따른 반도체 메모리 장치에 따르면, CL=3에서의 동기 에지를 CL=2.5와 분리시켜, CSL, 제1 독출 펄스(FRP) 그리고 제2 독출 펄스(SRP)간의 제어가 CL=2.5와는 독립적으로 제어가능 하게 할 수 있다.
또한, 본 발명에 따른 반도체 메모리 장치에 따르면, 제2 독출 펄스(SRP) 펄스와 이 제2 독출 펄스(SRP)에 대응되는 제1 독출 펄스(FRP)의 다음 펄스 사이의 거리를 0.5 클록으로 변경 가능하게 하여 DLL에 따라 움직이는 제2 독출 펄스(SRP)와 외부 클록에 따라 움직이는 제1 독출 펄스(FRP)간의 여유를 확보할 수 있다.

Claims (16)

  1. 반도체 메모리 장치에 있어서,
    외부 클록 신호 및 카스(CAS) 레이턴시 정보를 수신하고, 상기 카스 레이턴시 정보에 기초하여 상기 클록 신호의 상승 에지에 동기된 제1클록신호 또는 상기 클록신호의 하강 에지에 동기된 제2클록 신호를 발생하는 클록버퍼;
    칼럼 선택 어드레스를 수신하고 디코딩하고 상기 제1클록신호 또는 상기 제2클록신호에 동기되고 칼럼 선택 라인을 선택하기 위한 디코딩 어드레스를 출력하는 칼럼 선택 라인 디코더;
    상기 제1클록신호와 상기 제2클록신호 중에서 어느 하나의 클록 신호에 응답하여 상기 하나의 클록신호에 동기된 제어신호들을 출력하는 제어 신호 발생회로; 및
    상기 디코딩 어드레스 및 상기 제어신호들에 응답하여 상기 제1클록신호와 상기 제2클록신호 중에서 어느 하나의 클록신호에 동기되어 상기 칼럼 선택 라인(CSL)을 구동하는 칼럼 선택 라인 드라이버를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 클록버퍼는 상기 수신된 카스 레이턴시 정보가 CL=2 또는 CL=2.5인 경우 상기 제1 클록신호를 발생하고, 상기 수신된 카스 레이턴시 정보가 CL=3인 경우 상기 제2 클록신호를 발생하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제어신호들은 상기 칼럼 선택 라인 드라이버를 인에이블 시키기 위한 인에이블 펄스 및 상기 칼럼 선택 라인 드라이버를 디스에이블 시키기 위한 디스에이블 펄스를 구비하는 반도체 장치.
  4. 제1항에 있어서, 상기 반도체 장치는,
    상기 제1 클록 신호 및 상기 제2 클록 신호를 수신하고, 상기 제1 클록 신호가 입력되는 경우, 상기 제1 클록에 동기하여 제1 독출 펄스가 인에이블 되고, 상 기 제2 클록 신호가 입력되는 경우, 상기 제2 클록에 동기하여 제1 독출 펄스가 인에이블 되는 제1 독출 펄스 생성 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 카스 레이턴시 정보에 기초하여 상기 외부 클록의 라이징 에지에 동기하여 제어되거나 상기 외부 클록의 폴링 에지에 동기되어 제어되는 입출력 감지 증폭기 회로를 더 구비하는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 반도체 메모리 장치는,
    상기 CL=2.5인 경우, 독출 명령이 입력된 후 2.5 사이클 후의 클록 폴링 에지 신호에 동기하여 제2 독출펄스가 인에이블 되며, 상기 CL=3의 경우, 독출 명령이 입력된 후 3 사이클 후의 클록 라이징 에지에 동기하여 제2 독출펄스가 인에이블 되는 제2 독출 펄스 생성회로를 더 구비하는 반도체 메모리 장치.
  7. 반도체 메모리 장치에 있어서,
    외부 클록 신호 및 카스(CAS) 레이턴시 정보를 수신하고, 상기 카스 레이턴시 정보에 기초하여 상기 클록 신호의 상승 에지에 동기된 제1클록신호 또는 상기 클록신호의 하강 에지에 동기된 제2클록 신호를 발생하는 클록버퍼; 및
    상기 제1 클록 신호 및 상기 제2 클록 신호를 수신하고, 상기 제1 클록에 동기되어 활성화되는 제1 독출펄스를 출력하거나, 상기 제2 클록에 동기되어 활성화되는 상기 제1 독출펄스를 출력하는 제1 독출펄스 생성 회로를 구비하며,
    상기 반도체 메모리 장치의 칼럼 선택 라인을 제어하는 칼럼 선택 라인(CSL) 신호는 상기 카스 레이턴시 정보에 따른 상기 제1 클록신호 또는 상기 제2 클록신호 중 하나에 응답하여 제어되는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 반도체 메모리 장치는,
    칼럼 선택 어드레스를 수신하고 디코딩하고 상기 제1클록신호 또는 상기 제2클록신호에 동기되고 상기 칼럼 선택 라인을 선택하기 위한 디코딩 어드레스를 출력하는 칼럼 선택 라인 디코더;
    상기 제1클록 신호 및 상기 제2클록 신호 중 어느 하나의 신호와 상기 디코딩 어드레스에 응답하여 상기 칼럼 선택 라인을 구동하는 칼럼 선택 라인(CSL) 드라이버를 더 구비하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 반도체 메모리 장치는
    상기 제1클록신호와 상기 제2클록신호 중에서 어느 하나의 클록 신호에 응답하여 상기 하나의 클록신호에 동기된 제어신호들을 출력하는 제어 신호 발생회로를 구비하고,
    상기 칼럼 선택 라인 드라이버는 상기 제어 신호들에 응답하여 상기 칼럼 선택라인을 구동하는 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 클록버퍼는 상기 수신된 카스 레이턴시 정보가 CL=2 또는 CL=2.5인 경우 상기 제1 클록신호를 발생하고, 상기 수신된 카스 레이턴시 정보가 CL=3인 경우 상기 제2 클록신호를 발생하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 CL=2.5의 경우, 독출 명령이 입력된 후 2.5 사이클 후의 클록 폴링 에지 신호에 동기하여 제2 독출 펄스가 인에이블 되며,
    상기 CL=3의 경우, 독출 명령이 입력된 후 3 사이클 후의 클록 라이징 에지에 동기하여 제2 독출 펄스가 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 외부 클록과 카스 레이턴시 정보를 수신하는 단계; 및
    상기 카스 레이턴시 정보에 따라 상기 외부 클록의 라이징 에지와 상기 외부 클록의 폴링 에지 중의 어느 하나의 에지에 동기되어 칼럼 선택 라인을 제어하는 칼럼 선택 라인(CSL) 신호를 제어하는 단계를 구비하는 반도체 메모리의 타이밍 제어 방법.
  13. 제12항에 있어서, 상기 방법은
    상기 카스 레이턴시 정보에 따라 상기 외부 클록의 라이징 에지와 상기 외부 클록의 폴링 에지 중의 어느 하나의 에지에 동기된 제1 독출 펄스를 출력하는 단계 를 더 구비하는 반도체 메모리의 타이밍 제어 방법.
  14. 제12항에 있어서, 상기 칼럼 선택 라인 신호 제어 단계는
    상기 카스 레이턴시 정보에 따라 상기 외부 클록의 라이징 에지에 동기하는 제1 클록 신호와 상기 외부 클록의 폴링 에지에 동기하는 제2 클록 신호 중 어느 하나의 클록 신호를 출력하는 단계; 및
    상기 제1 클록 신호 및/또는 상기 제2 클록 신호에 응답하여 상기 칼럼 선택 라인 신호를 제어하는 단계를 구비하는 반도체 메모리의 타이밍 제어 방법.
  15. 제13 항에 있어서, 상기 칼럼 선택 라인 신호 제어 단계는,
    상기 카스 레이턴시 정보에 따라 상기 외부 클록의 라이징 에지에 동기하는 제1 클록 신호와 상기 외부 클록의 폴링 에지에 동기하는 제2 클록 신호 중 어느 하나의 클록 신호를 출력하는 단계;
    상기 제1 클록 신호 및/또는 상기 제2 클록 신호에 응답하여 제1 독출 펄스를 제어하는 단계를 구비하는 반도체 메모리의 타이밍 제어 방법.
  16. 제12항에 있어서,
    상기 외부 클록의 제1 에지와 상기 외부 클록의 제2 에지는 한 사이클의 위상차가 있는 반도체 메모리의 타이밍 제어 방법.
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