KR20010108751A - 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 - Google Patents
반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 Download PDFInfo
- Publication number
- KR20010108751A KR20010108751A KR1020000029645A KR20000029645A KR20010108751A KR 20010108751 A KR20010108751 A KR 20010108751A KR 1020000029645 A KR1020000029645 A KR 1020000029645A KR 20000029645 A KR20000029645 A KR 20000029645A KR 20010108751 A KR20010108751 A KR 20010108751A
- Authority
- KR
- South Korea
- Prior art keywords
- clock
- signal
- control
- buffer
- locked loop
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
Claims (12)
- 반도체 메모리 장치에 있어서,외부클럭을 입력받아서 버퍼링하는 클럭 입력 버퍼;상기 클럭 입력 버퍼의 출력을 입력받아서 클럭에 동기된 내부 클럭을 발생하기 위한 지연고정루프;상기 지연고정루프에서 출력된 내부클럭과 제어입력신호를 입력받아 제어신호를 생성하기 위한 제어 버퍼;상기 지연고정루프에서 출력된 내부클럭과 어드레스입력신호를 입력받아 어드레스를 발생하기 위한 어드레스 버퍼; 및상기 제어 버퍼로부터 출력된 제어신호를 입력받아 제어신호의 조합에 의해서 여러가지 명령을 생성하기 위한 커맨드 디코더를 포함하여 이루어진 제어 및 어드레스 장치.
- 반도체 메모리 장치에 있어서,지연고정루프 비활성화신호와 지연고정루프 리셋신호와 파워업신호와 셀프리프레쉬응답신호와 셀프리프레쉬신호를 입력받아 카스 버퍼부를 제어하기 위한 클럭 제어부;클럭과 반전된 클럭과 파워업신호를 입력받아 클럭구동부와 카스래치부를 제어하는 제2클럭을 발생하기 위한 제2클럭발생부;지연고정루프로부터의 지연고정루프상승클럭을 입력받아 시간지연과 버퍼링을 하기 위한 지연고정루프클럭버퍼부;상기 제2클럭과 상기 지연고정루프클럭버퍼부의 출력인 지연고정루프제2클럭과 상기 클럭제어부의 출력인 클럭선택신호를 입력받아 지연고정루프에 의해서 제어받는 제4클럭을 생성하기 위한 클럭구동부;상기 클럭제어부의 출력신호인 지연고정루프제어신호와 외부로부터의 카스신호와 기준전압를 입력받아 버퍼링하기 위한 카스버퍼부; 및상기 카스버퍼부의 출력인 내부카스신호와 상기 제2클럭과 상기 지연고정루프제2클럭과 상기 지연고정루프제어신호와 상기 카스신호와 기준전압을 입력받아 카스버퍼부를 거친 신호를 래치하기 위한 카스래치부를 포함하여 이루어진 제어 및 어드레스 장치.
- 제 2 항에 있어서,상기 클럭 제어부는,지연고정루프 비활성화신호와 지연고정루프 리셋신호와 셀프리프레쉬응답신호와 셀프리프레쉬신호를 입력받는 입력부; 및상기 입력부의 출력과 파워업신호를 입력받아 래치하고 클럭선택신호를 출력하기 위한 래치 및 출력부를 포함하여 이루어진 제어 및 어드레스 장치.
- 제 2 항에 있어서,제2클럭발생부는,클럭과 반전된 클럭과 파워업신호를 입력받아 파워가 인가되면 클럭을 버퍼링하고 증폭하기 위한 버퍼부; 및상기 버퍼부의 출력신호를 입력받아 펄스를 생성하기 위한 펄스생성부를 포함하여 이루어진 제어 및 어드레스 장치.
- 제 4 항에 있어서,상기 버퍼부는 전류 미러로 구성된 것을 특징으로 하는 제어 및 어드레스 장치.
- 제 2 항에 있어서,지연고정루프클럭버퍼부는 지연고정루프로부터의 지연고정루프상승클럭을 입력받아 버퍼링하는 짝수개의 다수의 인버터를 구비하는 것을 특징으로 하는 제어 및 어드레스 장치.
- 제 2 항에 있어서,클럭구동부는 상기 지연고정루프제2클럭과 상기 클럭선택신호에 응답하는 제1삼상버퍼;상기 제2클럭와 상기 클럭선택신호에 응답하는 제2삼상버퍼;상기 제2삼상버퍼의 출력을 입력받아 제4클럭를 출력하기 위한 출력부; 및상기 제4클럭를 입력받아 제4클럭의 펄스 폭을 결정하기 위한 지연부를 포함하여 이루어진 제어 및 어드레스 장치.
- 제 2 항에 있어서,카스버퍼부는,카스신호와 기준전압를 비교하여 버퍼링하기 위한 버퍼부; 및상기 버퍼부의 출력을 입력받아 출력하기 위한 출력부를 포함하여 이루어진 제어 및 어드레스 장치.
- 제 8 항에 있어서,상기 버퍼부는 전류 미러로 구성된 것을 특징으로 하는 제어 및 어드레스 장치.
- 제 8 항에 있어서,상기 출력부는 다수개의 인버터로 구성된 것을 특징으로 하는 제어 및 어드레스 장치.
- 제 2 항에 있어서,카스래치부는,상기 지연고정루프제어신호와 상기 지연고정루프제2클럭과 상기 제2클럭을 입력받아 제어신호를 발생시키는 제어부; 및상기 제어신호와 상기 내부카스신호와 상기 카스신호를 입력받아 래치하기 위한 래치부를 포함하여 이루어진 제어 및 어드레스 장치.
- 제 11 항에 있어서,상기 래치부는 차동 증폭기로 구성된 것을 특징으로 하는 제어 및 어드레스 장치.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000029645A KR100543934B1 (ko) | 2000-05-31 | 2000-05-31 | 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 |
US09/867,811 US6538956B2 (en) | 2000-05-31 | 2001-05-30 | Semiconductor memory device for providing address access time and data access time at a high speed |
DE10126589A DE10126589A1 (de) | 2000-05-31 | 2001-05-31 | Halbleiterspeichergerät zur Bereitstellung einer Adressenzugriffszeit und einer Datenzugriffszeit mit hoher Geschwindigkeit |
GB0113270A GB2368166B (en) | 2000-05-31 | 2001-05-31 | Semiconductor memory device for providing address access time and data access time at a high speed |
JP2001165453A JP4511767B2 (ja) | 2000-05-31 | 2001-05-31 | 半導体メモリおよびその駆動方法 |
TW090115461A TWI224793B (en) | 2000-05-31 | 2001-06-26 | Semiconductor memory device for providing address access time and data access time at a high speed |
US10/334,610 US6687169B2 (en) | 2000-05-31 | 2002-12-31 | Semiconductor memory device for providing address access time and data access time at a high speed |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000029645A KR100543934B1 (ko) | 2000-05-31 | 2000-05-31 | 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010108751A true KR20010108751A (ko) | 2001-12-08 |
KR100543934B1 KR100543934B1 (ko) | 2006-01-23 |
Family
ID=19670915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020000029645A KR100543934B1 (ko) | 2000-05-31 | 2000-05-31 | 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 |
Country Status (6)
Country | Link |
---|---|
US (2) | US6538956B2 (ko) |
JP (1) | JP4511767B2 (ko) |
KR (1) | KR100543934B1 (ko) |
DE (1) | DE10126589A1 (ko) |
GB (1) | GB2368166B (ko) |
TW (1) | TWI224793B (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6937534B2 (en) | 2003-03-04 | 2005-08-30 | Samsung Electronics Co., Ltd. | Integrated circuit memory device including delay locked loop circuit and delay locked loop control circuit and method of controlling delay locked loop circuit |
US7944763B2 (en) | 2009-04-30 | 2011-05-17 | Hynix Semiconductor Inc. | Semiconductor memory device for preventing mal-operation induced by misrecognizing addresses/data as commands and operating method thereof |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100543934B1 (ko) * | 2000-05-31 | 2006-01-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 |
KR100401490B1 (ko) * | 2000-10-31 | 2003-10-11 | 주식회사 하이닉스반도체 | 로오 버퍼를 내장한 반도체 메모리 장치 |
US6889336B2 (en) * | 2001-01-05 | 2005-05-03 | Micron Technology, Inc. | Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal |
US6988218B2 (en) * | 2002-02-11 | 2006-01-17 | Micron Technology, Inc. | System and method for power saving delay locked loop control by selectively locking delay interval |
US6795365B2 (en) * | 2002-08-23 | 2004-09-21 | Micron Technology, Inc. | DRAM power bus control |
DE102004011732B4 (de) * | 2003-03-04 | 2010-04-01 | Samsung Electronics Co., Ltd., Suwon | Integrierter Speicherbaustein mit Verzögerungsregelkreis |
US6839301B2 (en) * | 2003-04-28 | 2005-01-04 | Micron Technology, Inc. | Method and apparatus for improving stability and lock time for synchronous circuits |
KR100522433B1 (ko) * | 2003-04-29 | 2005-10-20 | 주식회사 하이닉스반도체 | 도메인 크로싱 회로 |
US7280401B2 (en) * | 2003-07-10 | 2007-10-09 | Telairity Semiconductor, Inc. | High speed data access memory arrays |
KR100535649B1 (ko) * | 2004-04-20 | 2005-12-08 | 주식회사 하이닉스반도체 | 디디알 메모리 소자의 디큐에스 신호 생성 회로 및 생성방법 |
US7078950B2 (en) * | 2004-07-20 | 2006-07-18 | Micron Technology, Inc. | Delay-locked loop with feedback compensation |
KR100610439B1 (ko) * | 2004-09-08 | 2006-08-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
US7466783B2 (en) * | 2004-12-13 | 2008-12-16 | Lexmark International, Inc. | Method and system to implement a double data rate (DDR) interface |
US7277357B1 (en) * | 2006-06-05 | 2007-10-02 | Micron Technology, Inc. | Method and apparatus for reducing oscillation in synchronous circuits |
US20080137470A1 (en) * | 2006-12-07 | 2008-06-12 | Josef Schnell | Memory with data clock receiver and command/address clock receiver |
KR100868251B1 (ko) | 2007-03-22 | 2008-11-12 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
KR100868252B1 (ko) | 2007-03-29 | 2008-11-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
KR100920843B1 (ko) * | 2008-05-09 | 2009-10-08 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 오토리프레쉬 동작 제어회로 |
CN102238776B (zh) * | 2010-04-21 | 2014-04-23 | 通嘉科技股份有限公司 | 校准装置、方法及其多信道驱动电路及电流平衡方法 |
US9431089B2 (en) | 2012-06-12 | 2016-08-30 | Rambus Inc. | Optimizing power in a memory device |
KR102091394B1 (ko) | 2013-03-04 | 2020-03-20 | 삼성전자 주식회사 | 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 |
US11049543B2 (en) | 2019-09-03 | 2021-06-29 | Micron Technology, Inc. | Apparatuses and methods for deactivating a delay locked loop update in semiconductor devices |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3592386B2 (ja) * | 1994-11-22 | 2004-11-24 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
JP3893167B2 (ja) * | 1996-04-26 | 2007-03-14 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
JP2924797B2 (ja) * | 1996-06-14 | 1999-07-26 | 日本電気株式会社 | 半導体装置 |
KR100222035B1 (ko) * | 1996-08-06 | 1999-10-01 | 윤종용 | 램버스 동적 반도체 메모리 장치 |
KR100225954B1 (ko) * | 1996-12-31 | 1999-10-15 | 김영환 | 전력 절감용 반도체 메모리 소자 |
KR100243903B1 (ko) * | 1997-08-30 | 2000-02-01 | 김영환 | 반도체 소자의 내부클럭 발생장치 |
JP4006072B2 (ja) * | 1997-12-16 | 2007-11-14 | 富士通株式会社 | 半導体集積回路装置 |
JPH11316617A (ja) * | 1998-05-01 | 1999-11-16 | Mitsubishi Electric Corp | 半導体回路装置 |
KR100303777B1 (ko) | 1998-12-30 | 2001-11-02 | 박종섭 | 지연-펄스-지연을 이용한 지연고정루프 클록발생기 |
JP4268726B2 (ja) * | 1999-05-31 | 2009-05-27 | 株式会社ルネサステクノロジ | 半導体装置 |
JP4397076B2 (ja) | 1999-08-20 | 2010-01-13 | 株式会社ルネサステクノロジ | 半導体装置 |
KR100543934B1 (ko) * | 2000-05-31 | 2006-01-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 |
-
2000
- 2000-05-31 KR KR1020000029645A patent/KR100543934B1/ko active IP Right Grant
-
2001
- 2001-05-30 US US09/867,811 patent/US6538956B2/en not_active Expired - Lifetime
- 2001-05-31 JP JP2001165453A patent/JP4511767B2/ja not_active Expired - Fee Related
- 2001-05-31 GB GB0113270A patent/GB2368166B/en not_active Expired - Fee Related
- 2001-05-31 DE DE10126589A patent/DE10126589A1/de not_active Withdrawn
- 2001-06-26 TW TW090115461A patent/TWI224793B/zh not_active IP Right Cessation
-
2002
- 2002-12-31 US US10/334,610 patent/US6687169B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6937534B2 (en) | 2003-03-04 | 2005-08-30 | Samsung Electronics Co., Ltd. | Integrated circuit memory device including delay locked loop circuit and delay locked loop control circuit and method of controlling delay locked loop circuit |
US7944763B2 (en) | 2009-04-30 | 2011-05-17 | Hynix Semiconductor Inc. | Semiconductor memory device for preventing mal-operation induced by misrecognizing addresses/data as commands and operating method thereof |
Also Published As
Publication number | Publication date |
---|---|
DE10126589A1 (de) | 2001-12-13 |
US6538956B2 (en) | 2003-03-25 |
GB2368166B (en) | 2005-04-06 |
JP4511767B2 (ja) | 2010-07-28 |
TWI224793B (en) | 2004-12-01 |
US20020001240A1 (en) | 2002-01-03 |
GB2368166A (en) | 2002-04-24 |
GB0113270D0 (en) | 2001-07-25 |
JP2002056677A (ja) | 2002-02-22 |
US6687169B2 (en) | 2004-02-03 |
KR100543934B1 (ko) | 2006-01-23 |
US20030095444A1 (en) | 2003-05-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100543934B1 (ko) | 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 | |
JP5044849B2 (ja) | 遅延線同期装置および方法 | |
US7675791B2 (en) | Synchronous memory device | |
US8509005B2 (en) | Data strobe signal generating device and a semiconductor memory apparatus using the same | |
KR20020061351A (ko) | 고주파 동작을 위한 레이턴시 제어회로 및 제어방법과이를구비하는 동기식 반도체 메모리장치 | |
KR100468776B1 (ko) | 클락 지터의 영향을 감소시킬 수 있는 동기식 반도체메모리장치 | |
KR100543937B1 (ko) | 데이터 출력제어회로 | |
US5898331A (en) | Semiconductor memory having signal input circuit of synchronous type | |
KR20000077249A (ko) | 반도체 기억 장치 | |
KR100546389B1 (ko) | 카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체메모리 장치 | |
KR100507876B1 (ko) | 로우 레이턴시 리드를 위한 데이터 스토로브 신호제어부를 포함하는 동기식 메모리장치 | |
KR100632611B1 (ko) | 반도체 메모리 장치의 명령 디코더 | |
KR19980041606A (ko) | 가변 억세스 타임을 보장하는 동기형 반도체 메모리 장치 | |
KR100615081B1 (ko) | 듀얼 데이터 레이트 반도체 메모리 장치 및 데이터 스트로브 신호 출력방법 | |
KR100616493B1 (ko) | 디디알 에스디램의 입력버퍼 제어 방법 및 장치 | |
KR100612940B1 (ko) | 데이터 출력 타이밍을 조절하는 메모리 장치 | |
KR100333701B1 (ko) | 동기식 디램의 데이터 스트로브 버퍼 | |
KR101782921B1 (ko) | 반도체 메모리 장치 및 그의 동작 방법 | |
KR20030078134A (ko) | 동기식 반도체 메모리 소자 | |
KR100738958B1 (ko) | 반도체 메모리 장치의 데이터 출력 프리드라이버 | |
KR20040017733A (ko) | 최적 래치 타이밍 설정 기능을 가진 에스디램 컨트롤러 | |
JPH1186552A (ja) | 半導体記憶装置 | |
KR19990006094A (ko) | 반도체 메모리 소자의 내부신호 발생장치 | |
KR20020048539A (ko) | 반도체 메모리 소자의 버퍼 제어장치 및 방법 | |
KR20020057689A (ko) | 프리챠지 제어 회로를 구비한 반도체 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121224 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20131223 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20141218 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20151221 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20161125 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20171220 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20181219 Year of fee payment: 14 |