KR100401490B1 - 로오 버퍼를 내장한 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 로오 버퍼를 내장한 반도체 메모리 장치에 관한 것으로, 하나의 명령 신호가 들어오면, 프리페치와 같은 동작을 수행하여 셀 어레이의 데이터를 로오 버퍼로 갖다놓은 다음, 일정 시간 이후에 내부에서 리드 명령을 인에이블시켜 상기 로오 버퍼의 데이터를 외부로 출력하도록 함으로써, 명령을 간소화하였다.

Description

로오 버퍼를 내장한 반도체 메모리 장치{ROW BUFFERS CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 로오 버퍼(row buffer)를 내장한 디램(DRAM)에서 하나의 명령으로 셀 어레이(cell array)의 데이터를 외부로 내보내는 로오 버퍼를 내장한 반도체 메모리 장치에 관한 것이다.
일반적으로, 동작속도를 개선해온 프로세서와 용량확대를 추구해온 메모리 사이에 성능차는 전체 시스템의 성능을 제한하였다. 이에 대해 메모리가 가질수 있는 피크 밴드폭(peak bandwidth)을 향상시키려는 노력으로 외부 사이의 입출력 폭을 높은 밴드폭을 갖게 하거나, 한번 활성화된 로오(row)에 대해 연속적으로 발생하는 컬럼 어드레스(column address)를 고속화하는 방법이 연구되고 있다. 그러나, 이러한 방식의 도입으로 피크 밴드폭의 증가를 가져왔으나 최근의 컴퓨터 시스템은 메모리 엑세스(access) 패턴(patten)이 메모리 영역안에서 매우 불규칙하게 나타나고 있어 유효 밴드폭에는 큰 영향을 주지 못했다.
따라서, 유효 밴드폭의 향상을 위해 로오 사이클(row cycle)의레이턴시(latency)를 감소시키기 위한 연구가 활발하게 진행되고 있다.
그 대안으로 디램(DRAM) 내부에 로오 버퍼(또는 '레지스터'라고도 함)를 두어 해당 엑세스에 대한 데이터가 로오 버퍼에 존재할 경우 디램(DRAM)의 셀 어레이를 엑세스하지 않고 바로 로오 버퍼의 데이터를 출력하도록 하였다. 이 경우 엑세스 패턴이 어느정도 국지성(locality)이 있는 경우 로오 사이클(row cycle)이 짧아져 유효 밴드폭이 향상된다.
캐시(cache) 디램(DRAM)처럼 디램과 에스램(SRAM)을 온-칩(on-chip)화하여 에스램을 로오 버퍼처럼 쓰며 디램과 에스램을 각각 엑세스하는 것도 있지만, 기존의 디램과 호환하기 위해서는 로오 버퍼만이 외부와 인터페이스(interface)되게하는 것이 종래의 추세이었다.
레지스터에서 데이터를 가져가기 위해서 디램(DRAM) 내부에서의 동작은 기존과는 달리 디램 내부와 로오 버퍼 사이의 내부동작(백그라운드 동작: background operation), 로오 버퍼에서 외부와 연결되는 외부동작(포그라운드 동작: foreground operation)으로 크게 나뉜다. 또한 내부동작도 셀 어레이에서 로오 버퍼로 데이터를 보내는 프리페치(prefetch) 동작과 로오 버퍼에서 셀 어레이로 데이터를 보내는 리스토어(restore) 동작으로 다시 나뉜다. 물론 외부동작도 일반 디램과 마찬가지로 리드(read)와 라이트(write)로 나뉜다. 이렇게 내부의 동작이 나뉨으로써 외부와의 인터페이스는 로오 버퍼를 통해서만 이루어진다.
메모리와 외부의 인터페이스에 있어 기존의 에스디램(SDRAM)의 핀 구조를 그대로 가져감으로써 기존의 에스디램과 호환 가능하다. 이를 위해서는 외부에서 메모리를 엑세스할 때 기존의 제어핀인 라스바(/RAS), 카스바(/CAS), 라이트 인에이블(/WE), 칩 셀렉터(/CS) 핀을 이용하여 내부동작과 외부동작을 제어하여야 하므로 로오 버퍼를 제어하기 위한 회로가 첨가된다.
도 1은 일반적인 에스디램의 블록 구성도이다.
엑티브(ACT) 명령에 의해 로오 엑티브 활성화 신호(ras6)가 인에이블되면 로오 어드레스에 의해 해당 워드라인(WL)을 활성화시킨다. 그리고, 리드 명령에 의해 컬럼 엑티브 활성화 신호(casp6)가 활성화되면 컬럼 어드레스로 해당 컬럼 디코더 출력 신호(Yi)를 출력하여 로컬 데이터 버스(local data bus)와 글로벌 데이터 버스(global data bus)를 통해 나온 데이터를 센싱해서 데이터 출력 버퍼(52)로 내보낸다.
도 2는 로오 버퍼를 내장한 에스램(SRAM)의 구조로 비트 라인 센스 앰프와 데이터 버스 센스 앰프 사이에 로오 버퍼가 들어간다. 이 구성은 엑티브(ACT) 명령에 의해 해당 워드라인을 활성화시키는 것은 같으나 셀 어레이 블록에서 로오 버퍼로 데이터를 가져오는 동작이 하나 더 추가된다. 즉, 프리페치(prefetch:PFC) 동작 신호가 들어오면 로오 버퍼 어드레스를 가지고 해당 레지스터를 선택하고 내부 동작 전체를 제어하는 신호(bgp6)를 활성화시켜 하나의 전달 버스(transfer bus)에 묶여있는 4개의 비트라인 센스앰프(BLSA)중 하나를 선택하여 비트라인 센스앰프의 데이터를 전달 버스를 통해 로오 버퍼로 보낸다. 그리고, 다음에 리드 명령이 들어오면 기존의 에스램과 같이 컬럼 엑티브 활성화 신호(casp6)를 활성화시켜 컬럼 어드레스로 해당 컬럼 디코더 출력신호(Yi)를 출력하여 로컬 데이터버스(LDB)와 글로벌 데이터 버스(GDB)를 통해 나온 데이터를 센싱해서 데이터 출력 버퍼로 내보낸다.
도 3은 종래의 일반적인 에스디램(SDRAM)에서의 스테이트 머신(state machine)의 블록도로서, 라스바(/RAS), 카스바(/CAS), 라이트 인에이블바 신호(/WE), 칩 셀렉터바 신호(/CS)를 각각 입력하는 커맨드 버퍼부(210∼216)와, 외부 클럭(CLK)을 입력하여 내부신호(clkp2, clkmc)를 발생하는 클럭 버퍼부(220)와, 상기 커맨드 버퍼부(210∼216)에서 출력된 내부 명령신호와 상기 클럭 버퍼부(220)의 출력 신호(clkp2)를 입력하여 로오 활성화 신호(rasp6)와 컬럼 활성화 신호(casp6) 및 내부신호(mrsp6)를 출력하는 커맨드 디코더부(230)와, 외부 어드레스를 입력하는 어드레스 버퍼부(240)와, 상기 클럭 버퍼부(220)의 출력 신호(clkmc)에 의해 상기 어드레스 버퍼부(240)의 출력 신호를 래치하는 어드레스 래치부(250)와, 상기 커맨드 디코더부(230)의 출력 신호(mrsp6)와 상기 어드레스 래치부(250)의 출력 신호(ea<0:10>)를 입력하여 카스 레이턴시(cl1, cl2, cl3)를 발생하는 모드 디코더부(260)와, 상기 로오 활성화 신호(rasp6)와 상기 어드레스 래치부(250)의 출력 신호(ea<0:10>)를 입력하여 워드라인 인에이블 신호(WE)를 활성화시키는 신호(gax)를 발생하는 로오 어드레스 프리디코더부(270)와, 상기 컬럼 활성화 신호(casp6)와 상기 어드레스 래치부(250)의 출력 신호(ea<0:10>)를 입력하여 컬럼 선택 신호(Yi)를 활성화시키는 신호(gay)를 발생하는 컬럼 어드레스 프리디코더부(280)로 구성된다.
외부에서 라스바(/RAS), 카스바(/CAS), 라이트 인에이블(/WE), 칩셀렉터(/CS)를 받아 클럭에 동기시켜 내부적으로 로오 경로 계열을 총괄하는 로오 활성화 신호(rasp6), 컬럼 경로 계열을 총괄하는 카스 활성화 신호(casp6)라는 명령을 만들어낸다. 또한 모드 레지스터 세트(mode register set: MRS)시 mrsp6라는 신호를 만들어 어드레스 버퍼에서 받아들인 어드레스로 모드 디코더부(260)를 통해 카스 레이턴스(CAS Larency: CL)를 결정한다.
그런데, 상기 구성을 갖는 종래의 로오 버퍼를 내장한 반도체 메모리 장치는 디램(DRAM) 코어(core)에서 데이터를 가져와야 할 때 하나의 명령(리드 또는 라이트)으로 데이터를 엑세스하던 기존 에스램과는 달리 2개의 명령[내부 동작(프리페치 또는 리스토어) + 외부 동작(리드 또는 라이트)]으로 데이터를 엑세스 해야한다. 이로 인해, 종래의 로오 버퍼를 내장한 반도체 메모리 장치는 하나의 명령으로 동작하는 에스램(SRAM)과 호환이 안되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 로오 버퍼를 내장한 디램(DRAM)에서 하나의 명령으로 셀 어레이의 데이터를 외부로 내보냄으로써, 기존의 일반 에스램(SRAM)과 호환이 가능하면서 유효 밴드폭을 향상시킨 로오 버퍼를 내장한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 로오 버퍼를 내장한 반도체 메모리 장치는,
하나의 명령 신호가 들어오면, 셀 어레이의 데이터를 로오 버퍼로 전송하는 프리페치 동작을 수행한 후, 일정 시간 이후에 내부에서 리드 명령을 인에이블시켜상기 로오 버퍼의 데이터를 외부로 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 로오 버퍼를 내장한 반도체 메모리 장치는,
외부 클럭신호를 입력하여 내부 클럭신호를 생성하는 클럭 버퍼부와,
프리페치 동작에서 리드 동작까지를 하나의 명령으로 수행하도록 하는 제 1 명령 신호 입력시 내부에서 발생하는 리드 명령이 발생할 때까지 외부 어드레스를 입력하여 래치하는 어드레스 래치부와,
상기 내부 클럭신호와 외부 명령신호를 입력받아 상기 제 1 명령시 로오 활성화 신호 및 컬럼 활성화 신호 등의 내부 명령을 생성하는 명령 디코더부와,
상기 명령 디코더부에서 출력된 내부 명령 및 상기 어드레스 래치부의 출력 신호에 의해 카스 레이턴시를 출력하는 모드 디코더부와,
상기 제 1 명령 신호의 인가후 상기 컬럼 활성화 신호의 활성화 시간을 제어하는 신호를 발생하며 상기 어드레스 래치부의 동작을 제어하는 제어부와,
상기 제 1 명령시 또는 상기 프리페치 동작시 모두 프리페치 동작을 실시한 후 일정시간 후에 리드 동작을 수행하도록 제어하는 내부 신호를 발생하는 연산부를 포함하여 구성된 것을 특징으로 한다.
본 발명에 의한 로오 버퍼를 내장한 반도체 메모리 장치에 있어서, 상기 제어부는 상기 제 1 명령 인가시 컬럼 활성화 신호를 내부적으로 상기 제 1 명령후 몇 클럭 후에 활성화시킬 것인가를 결정하는 것을 특징으로 한다.
본 발명에 의한 로오 버퍼를 내장한 반도체 메모리 장치에 있어서, 상기 연산부는 OR 논리게이트로 구성된 것을 특징으로 한다.
도 1은 종래의 에스디램의 블록구성도
도 2는 종래의 로오 버퍼를 내장한 디램의 블록구성도
도 3은 종래의 에스디램에서의 스테이트 머신의 블록도
도 4는 본 발명에 의한 로오 버퍼를 가지는 에스디램에서의 스테이트 머신의 블록도
도 5 내지 도 10은 종래의 에스디램의 카스 레이턴시(CL)와 본 발명의 리드 레이턴시(RL) 및 프리페치 동작에서 리드 동작까지의 레이턴시(PRL)의 연관 관계를 나타낸 다이어그램도로서,
도 5는 RL=1, PRL=2인 경우,
도 6은 RL=1, PRL=3인 경우,
도 7은 RL=2, PRL=3인 경우,
도 8은 RL=2, PRL=4인 경우,
도 9는 RL=3, PRL=5인 경우,
도 10은 RL=3, PRL=6인 경우의 다이어그램도이다.
도 11은 본 발명에서 사용한 모드 디코더의 회로도
도 12는 본 발명에서 사용한 PFR 명령시 컬럼 엑티브 신호를 발생하는 PFR 제어부의 회로도
도 13은 본 발명에서 사용한 커맨드 버퍼의 회로도
도 14는 본 발명에 의한 커맨드 버퍼 래치의 회로도
도 15는 본 발명에 의한 어드레스 버퍼의 회로도
도 16은 본 발명에 의한 어드레스 버퍼 래치의 회로도
도 17는 본 발명에 의한 클럭 버퍼의 회로도
도 18는 도 17a에 도시된 딜레이의 회로도
도 19은 본 발명에 의한 PFR 동작의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
10, 12, 100, 120 : 셀 어레이부
20, 22, 24, 120, 122, 124 : 비트라인 센스앰프 어레이부
30, 130 : 리드 증폭부 32, 132 : 라이트 드라이버부
34, 134 : 컬럼 디코더부 36, 136 : 데이터 컨트롤부
40, 42, 140, 142 : 로오 디코더부 50, 150 : 패드 어레이부
52, 152 : 출력 버퍼부 54, 154 : 입력 버퍼부
60n : 로오 버퍼 어레이부 210∼216, 310∼316 : 커맨드 버퍼부
220, 320 : 클럭 버퍼부 230, 330 : 커맨드 디코더부
240, 340 : 어드레스 버퍼부 250, 350 : 어드레스 래치부
260, 360 : 모드 디코더부
270, 370 : 로오 어드레스 프리디코더부
280, 380 : 컬럼 어드레스 프리디코더부
400 : PFR 제어부
410 : 레지스터 어드레스 프리디코더부
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
먼저, 본 발명의 기술적 원리에 대하여 간단히 설명하면 다음과 같다.
종래의 에스디램(SDRAM)과 호환되는 로오 버퍼를 내장한 디램(DRAM)은 로오 버퍼를 사이로 셀 어레이와 입출력(I/O)으로 분리되는 동작 때문에 두개의 명령을 주어야만 했다. 그러나, 본 발명에서는 하나의 명령만으로도 바로 셀 어레이에서 로오 버퍼를 통해 데이터를 밖으로 출력하도록 하였다. 이를 위해, 프리페치 동작과 리드 동작을 순차적으로 수행하도록 하는 PFR(Prefetch to Read) 동작신호를 만들었다. 프리페치(PFC) 동작시 내부에서 만들어지는 신호가 'bgp6' 신호인데, 이를 PFR 동작시에도 활성화되게 만들며 PFR 외부에서 주어지지 않는 casp6 신호를 내부에서 만들어낸다.
카스 레이턴시(CAS Latency: CL)는 리드 명령 입력후 유효 데이터가 출력될 때까지의 시간으로 이는 클럭 사이클 타임(clock cycle ime)의 정수배로 주어진다. 카스(CAS) 레이턴시는 tCAA를 클럭 사이클 타임의 단위로 표시한 것이다. 따라서 시스템 클럭 주파수가 증가하면 tCLK가 감소하므로 tCAA에 대응하는 tCLK의 개수가 증가하므로 카스(CAS) 레이턴시가 증가하게 된다.
에스디램(SDRAM)의 특징이 프로그래밍으로 명령 형식의 엑세스가 가능하다는것인데, 그중의 하나가 카스(CAS) 레이턴시를 마음대로 조정가능하다는 것이다. 이는 명령 세트 중에 모드 레지스터 세트(mode register set: MRS) 명령으로 이 명령을 줄때 외부에서 어떻게 주느냐에 따라 레이턴시를 조절가능하다. 에스디램(SDRAM)에서는 보통 클럭의 레이턴시가 1, 2, 3이 가능하다. 로오 버퍼를 내장한 디램(DRAM)에서도 이것이 가능한데, 특히 본 발명에서 거론한 PFR(prefetch to read) 명령시에는 외부에서 리드 명령이 없으므로 기존의 에스디램(SDRAM)에서 사용하는 카스(CAS) 레이턴시 개념이 적당하지 않다. 그래서 카스 레이턴시(CL) 대신에 PFR이라는 개념을 사용하였다. 또한, 동작상에 PFR 명령만이 있는 것이 아니라, 두개의 명령으로도 동작하므로 기존의 카스 레이턴시(CL)와 같은 개념으로 리드 레이턴시(Read Latency: RL)이라는 개념을 사용한다. 엑티브(ACT)후 리드 명령사이의 딜레이(delay)를 tRCD라고 하고 리드 명령후 첫 데이터가 나올 때까지를 카스(CAS) 레이턴시라고 보면 기존의 에스디램(SDRAM)에서는 tRCD = 3clk, CL = 3 이다.
로오 버퍼를 내장한 디램에서 엑티브(ACT) 명령후 PFR 명령까지 딜레이를 tAPD(Active to Prefetch Delay)라하고 PFR 명령후 리드 명령까지 딜레이를 tPCD(Prefetch to Read Delay)라고 한다. 에스디램(SDRAM)에서는 하이 주파수에서 CL = 2를 만족하기가 어려우나, 로오 버퍼를 내장한 디램(DRAM)에서는 로오 버퍼만을 리드할 때는 상대적으로 셀 어레이를 읽지 않아도 되므로 로딩(loading)의 부담이 적고 데이터 경로(path)가 줄어 CL = 2 로도 가능하다. 그러므로, 로오 버퍼를 내장한 디램에서는 tAPD = 2clk, tPCD = 2clk, RL = 2가 가능하다. 결과적으로 로오 버퍼를 내장하였어도 엑티브(ACT)후 첫 데이터가 나올 때 까지는 기존의 에스디램(SDRAM)과 별차이가 없다.
본 발명에서는 두개의 명령(PFC + Read), 또는 단지 외부에서 리드 명령만을 주어 첫 데이터가 나오는데 걸리는 시간(RL)과 PFR 명령만으로 첫 데이터가 나오는데 걸리는 시간(PRL)에 맞게 데이터를 내보내도록 창안하였다.
도 4는 본 발명에 의한 로오 버퍼를 가지는 에스디램(SDRAM)에서의 스테이트 머신의 블록 구성도로서, 라스바(/RAS), 카스바(/CAS), 라이트 인에이블바 신호(/WE), 칩 셀렉터바 신호(/CS)를 각각 입력하는 커맨드 버퍼부(310∼316)와, 외부 클럭(CLK)과 제어 신호(pfr_read)를 입력하여 내부 신호(clkp4, clkmc)를 발생하는 클럭 버퍼부(320)와, 상기 커맨드 버퍼부(310∼316)에서 출력된 내부 명령신호와 상기 클럭 버퍼부(320)의 출력 신호(clkp4)와 상기 제어 신호(pfr_read)를 입력하여 로오 활성화 신호(rasp6)와 컬럼 활성화 신호(casp6) 및 내부신호(bgp6, pfrp6)를 출력하는 커맨드 디코더부(330)와, 외부 어드레스를 입력하는 어드레스 버퍼부(340)와, 상기 클럭 버퍼부(320)의 출력 신호(clkmc)와 PFR 제어부(400)의 출력 신호(pfr_read, pfrp10)에 의해 상기 어드레스 버퍼부(240)의 출력 신호를 래치하는 어드레스 래치부(350)와, 상기 커맨드 디코더부(330)의 출력 신호(mrsp6)와 상기 어드레스 래치부(350)의 출력 신호(ea)를 입력하여 카스 레이턴시(cl1,cl2,cl3)와 내부신호(prlclk1,prlclk2,prlclk3)를 발생하는 모드 디코더부(360)와, 상기 모드 디코더부(360)의 내부신호(prlclk1,prlclk2,prlclk3)와 상기 명령 디코더부(330)의 내부신호(pfrp6)를 입력하여 내부신호(pfr_read,pfrp10)를 상기 어드레스 래치부(350)로 출력하는 PFR 제어부(400)와, 상기 로오 활성화 신호(rasp6)와 상기 어드레스 래치부(350)의 출력 신호(ea)를 입력하여 워드라인 인에이블 신호(WE)를 활성화시키는 신호(gax)를 발생하는 로오 어드레스 프리디코더부(370)와, 상기 명령 디코더부(330)의 출력 신호(bgp6)와 상기 어드레스 래치부(350)의 출력 신호(ea)를 입력하여 컬럼 선택 신호(Yi)를 활성화시키는 신호(gay)를 발생하는 컬럼 어드레스 프리디코더부(380)와, 상기 컬럼 활성화 신호(casp6)와 상기 어드레스 래치부(350)의 출력 신호(ea)를 입력하여 비트라인 데이터를 로오 버퍼로 전송하는 신호를 발생하는 레지스터 어드레스 프리디코더부(410)와, 상기 명령 디코더부(330)의 출력 신호(bgp6)의 반전 신호와 상기 명령 디코더부(330)의 출력 신호(pfrp6)의 반전 신호를 낸드 연산하여 내부신호(abgp8)를 발생하는 NAND 게이트로 구성된다.
상기 구성은 종래의 스테이트 머신 구조에서 PFR 제어부(400) 및 레지스터 어드레스 프리디코더부(410)가 새로 첨가되었고, 클럭 버퍼부(320), 명령 디코더부(330), 모드 디코더부(360)와 어드레스 래치부(350)의 구성이 바뀌었다.
본 발명은 하나의 명령으로 셀 어레이의 데이터를 로오 버퍼를 거쳐 밖으로 출력하기 위한 것으로, 이때 사용되는 명령이 PFR(Prefetch to Read) 신호이다.
간단히 동작을 설명하면, PFC(Prefetch) 명령으로 셀 어레이의 데이터를 로오 버퍼에 갖다놓고, 리드 명령에 의해 로오 버퍼의 데이터를 외부로 내보내게 된다. 이때, PFR 이라는 하나의 명령으로 수행하기 위해서는 무엇보다도 내부에서 PFR 명령이 들어올때 일단 프리페치(PFC)와 같은 일을 수행하여 셀 어레이로부터로오 버퍼로 데이터를 갖다놓고, 일정 딜레이 후에 내부에서 리드 명령을 인에이블시켜 로오 버퍼의 데이터를 외부로 내보내야 한다. 그러기 위해서는 명령 디코더에서 프리페치(PFC) 명령시 발생하는 bgp6 명령과 PFR 시에 발생하는 pfrp6를 한번 인버팅한 후 NAND 게이트로 묶어 프리페치(PFC) 혹은 PFR 동작시에 abgp8이 인에이블되도록 한다. 그래서 PFR 상황이 발생하면 일단 abgp8를 띄워 PFC 동작을 수행하고 일정 딜레이(tPCD) 후에 내부적으로 casp6를 띄워 리드 동작을 수행한다. 이것을 제어하는 것이 PFR 제어부(400)이다.
그리고 PFR시 프리페치(PFC)와 리드 명령을 순차적으로 수행하려면, 프리페치(PFC ; bgp8 인에이블) 동작시에 해당 로오 버퍼에 관한 정보(row buffer address)를 래치하고 있다가 내부적으로 발생하는 리드 명령(casp enable)시에 전달해 주어야 한다.
에스디램(SDRAM)에서의 셀 어레이 데이터의 출력은 컬럼 어드레스에 의해 생성된 컬럼 디코더 출력 신호(Yi)에 의해 출력된다. 이때, 컬럼 엑티브 신호인 casp6가 활성화되어 언제 데이터가 나가는가에 따라 카스 레이턴시(CL = 1, 2, 3)가 결정된다. 컬럼 엑티브 신호(casp6)는 리드 명령이 들어가는 그 클럭에 생기며, PFR 동작시 내부에서 만들어진다. 이때, 경우에 따라 한 클럭(clk) 후나 두 클럭(clk)후에 만들어진다. 컬럼 엑티브 신호(casp6)가 활성화된 후 다음 클럭에 데이터가 나가면 카스 레이턴시(CL) = 1, 두번째 클럭에 데이터가 나가면 CL = 2, 세번째 클럭에 데이터가 나가면 CL = 3 이다.
본 발명에서는 카스 레이턴시(CL)를 리드 레이턴시(Read Latency: RL)라고하고, PFR 동작시의 레이턴시를 PRL(Prefetch to Read Latency) 이라고 했을때, RL과 PRL의 관계를 정확히 이해해야 모드 디코더를 만들수 있다.
도 5 내지 도 10은 에스디램(SDRAM)의 카스 레이턴시(CL)와 본 발명에서의 리드 레이턴시(RL), PFR 동작시의 레이턴시(PRL)의 관계를 나타낸 것이다.
먼저, 도 5는 RL = 1, PRL = 2 로써 로오 주파수일 때의 경우이다. 여기서는 casp6가 뜨고 그 클럭에 데이터가 나오는데 이것은 로오 주파수, 즉 클럭의 주기가 길기 때문이다.
도 6은 RL = 1, PRL = 3 로 PFR 시에는 2 clk 후에 내부적으로 casp6를 띄워 한 클럭후에 데이터를 내보낸다.
도 7은 RL = 2, PRL = 3 로써 PFR, 리드 명령을 다 줄 때와 PFR시 모두 casp6 이후 2clk 후에 데이터를 내보내지만, PFR 시에는 내부적으로 1 clk 후에 casp6를 내보내는게 틀리다.
도 8은 RL = 2, PRL = 4 로써 casp6가 활성화 된 후 2clk 후에 데이터를 내보낸다.
도 9는 RL = 3, PRL = 5 로써 casp6가 활성화 된 후 3clk 후에 데이터를 내보낸다.
도 10은 RL = 3, PRL = 6 로써 casp6가 활성화 된 후 3clk 후에 데이터를 내보낸다. 그러나, PFR 시에는 3clk 후에 내부적으로 casp6를 띄운다.
이와 같은 각각의 경우에 맞는 레이턴시를 디코딩하기 위해서는 PFR시 casp6를 활성화시키는 곳을 기준으로 잡아 1clk 후인지, 2clk 후인지, 3clk 후인지에 따라 RL과 PRL을 묶으면 다음과 같다.
RL = 1, PRL = 2와 RL = 2, PRL = 3에는 casp6가 PFR 시에 한 클럭 후에 뜬다.
RL = 1, PRL = 3와 RL = 2, PRL = 4와 RL = 3, PRL = 5에서는 casp6가 PFR 시에 두 클럭 후에 뜬다.
RL = 3, PRL = 6에서는 casp6가 3 클럭 후에 뜬다.
그러므로, 6가지의 경우를 위와 같이 3가지 경우로 묶을 수 있다.
도 11은 모드 디코더로 모드 레지스터 세트(mode register set)시에 명령 디코더로부터 발생한 mrsp6를 받아 해당 어드레스에 따라 카스(CAS) 레이턴시를 프로그래밍하는 것이다. 현재 여기서는 1, 2, 4 번 세 개의 어드레스로 RL1, RL2, RL3을 만들어낸다. 각각의 경우는 A4, A2, A1 순서로 001일 때 RL=1, PRL=2, 101일 때 RL=1, PRL=3, 010일 때 RL=2, PRL=3, 110일 때 RL=2, PRL=4, 011일 때 RL=3, PRL=5, 111일 때 RL=3, PRL=6이다.
이렇게 만들어진 6가지의 경우를 앞에서 언급한 PFR시 casp6를 내부적으로 몇 클럭 후에 활성화시키느냐에 따라 다음 세가지로 묶어 만든다.
1 클럭 후면 prlclk1, 2 클럭 후면 prlclk2, 3 클럭 후면 prlclk2 이다.
도 12는 본 발명에 의한 PFR 명령시 컬럼 엑티브 신호(casp6)를 발생하는 PFR 제어부(400)의 회로도로서, 주로 PFR시 casp6를 내부적으로 PFR 명령 후 몇 클럭 후에 띄우는가를 결정한다. 여기에 입력으로 prlclk1, prlclk2, prlclk3 이 들어가 pfr_read 명령을 만들어낸다.
PFR 명령이 들어가면 명령 디코더에서 pfrp6 펄스 신호를 만들고 이 신호가 인버터 10개의 딜레이를 거쳐 NMOS 트랜지스터(N1)를 구동하여 노드(A1)를 '로우'로 만든다. 인버터 하나를 거쳐 노드(A2)에서 '하이'로 있다가 외부 클럭과 똑같이 움직이는 다음 클럭(clk_h)의 폴링 에지에서 전달 트랜지스터(TG1)가 열려 노드(shift_lclk)를 '하이'로 만든다. 이 노드(shift_lclk)는 LAT1에 의해 레벨로 잡힌다. 이 노드(shift_lclk)는 prlclk1(rl1, prl2 또는 rl2, prl3)일 때만 pfr_read를 활성화시킨다.
상기 노드(shift_1clk)는 아래 블록으로 입력되어 마찬가지로 그 다음 클럭에 노드(shift_2clk)를 띄우나 이것은 앞의 NOR 게이트(NOR1)에 의해 prlclk2나 prlclk3 둘중에 하나일 때 인에이블된다. 상기 노드(shift_lclk)는 아래 블록으로 입력되는데, 이때는 prlclk3일 때만 노드(shift_3clk)를 띄운다.
pfr_read가 디스에이블되는 때는 casp6가 인버터 8개 딜레이후 클럭의 폴링 에지에서 pfr_reset 신호를 만들어 PMOS 트랜지스터(P1, P2, P3)를 켜줌으로써 pfr_read를 디스에이블시킨다.
PMOS 트랜지스터(P4∼P7)의 게이트 입력으로 들어오는 파워업(pwrup) 신호는 각 노드(A1, B1, C1, D1)들의 초기값을 잡기 위한 것으로, 파워업(pwrup) 신호는 초기에 '로우'여서 각 노드를 '하이'로 잡아주고 일정시간(보통 디램(DRAM) 동작전에 파워를 안정화시키는 200㎲ 정도후) '하이'가 되어 PMOS 트랜지스터(P4∼P7)를 닫아준다.
도 13은 본 발명에 의한 커맨드 버퍼부(310∼316)의 회로도로서, 외부에서들어오는 라스바(/RAS), 카스바(/CAS), 라이트 인에이블(/WE), 칩 셀렉터(/CS) 신호를 버퍼링 해주는 역할을 한다. 이 신호들은 '로우' 엑티브로 클럭 인에이블(cke) 신호가 '하이'일 때 기준전압(Vref: 1.4V)과 비교하여 기준전압(Vref)보다 낮으면(외부에서 '로우'가 들어오면) 노드(D1)를 '로우'로 빼주어 pad_1를 '하이', pad_h를 '로우'로 만든다. 물론 기준전압(Vref)보다 높으면(외부에서 '하이'로 들어오면) 노드(D1)는 '하이'가 되어 pad_1는 '로우', pad_h는 '하이'가 된다.
도 14는 커맨드 버퍼부(310∼316)에서 나온 출력을 외부 클럭 버퍼부(320)로부터 만들어진 내부 클럭 신호(clk4)로 클럭킹(clocking)해주는 래치(latch)이다. 엑티브(ACT) 명령으로 만들어지는 rasp6나 PFR시 만들어지는 bgp6, 모드 레지스트 세트(MRS) 신호에서 만들어지는 mrsp6도 이렇게 만들어진다. 단, 이때의 NAND 게이트(NAND1)에 연결되는 라스바(/RAS), 카스바(/CAS), 칩 셀렉터(/CS)의 출력 조합에 따라 달라진다. 이런 것이 모여 바로 명령 디코더를 형성한다.
여기서는 외부에서 들어오는 리드 명령으로 생성되는 casp6에 대해 보면 라스바(/RAS), 카스바(/CAS), 칩 셀렉터(/CS) 버퍼를 거쳐 들어온 신호 csb_1, rasb_1, casb_1가 각각 '하이'(즉 /RAS=L, /CAS=L, /CS=L)이고, 클럭의 라이징 에지(clkp4)에서 cas가 '하이'이고 casb가 '로우'이므로, NMOS 트랜지스터(N4)를 구동하고 NMOS 트랜지스터(N5)가 턴오프되어 노드(V1)를 '로우'로 만든다. 그러면 NAND 게이트(NAND3)의 출력이 '하이'가 되어 casp6가 인에이블된다. 여기서 NAND 게이트(NAND2)에 pfr_read가 입력되는 이것은 정상 동작 즉 외부에서 리드 명령이들어올 때 casp6를 띄우기도 하지만, PFR 시에도 casp6를 띄우기 위함이다. 즉 pfr_read가 '하이'이고 clkp4의 라이징에서 casp6가 뜬다.
도 15는 본 발명에 의한 어드레스 버퍼부(340)의 회로도로서, 어드레스 신호와 기준 전압을 비교 증폭하는 증폭회로로 구성된다.
도 16은 본 발명에 의한 어드레스 래치부(350)의 회로도로서, 내부 클럭 신호(clkmc)의 라이징 에지(rising edge)에서 어드레스를 받아 래치하게 되어있다.
정상 동작시에는 출력을 그냥 어드레스를 내보내지만, PFR 시에는 외부에서 리드 명령이 안들어오므로 일단 PFR 시에 컬럼 어드레스가 같이 들어온다. 그러나 PFR 시에는 백그라운드(background: PFC) 동작이 일어나므로 컬럼 어드레스가 필요없고 실제적으로는 내부 casp6가 뜰 때 컬럼 어드레스가 필요하다. 그런데 PFR 시에 컬럼 어드레스를 주었고, 어드레스는 tCK, 즉 한 주기 이상은 유지되지 않으므로 PFR 시에 주어진 컬럼 어드레스를 계속 래치하고 있을 수 없다. 그러므로, 본 어드레스 래치부는 pfrp10과 pfr_read를 받아 PFR 시에는 pfrp6가 떠서 약간의 딜레이후 pfrp10이 활성화되어 TG4를 열어 데이터를 받아 들이고 pfrp10이 펄스 형태이므로 바로 TG4를 닫고 TG5를 열어 데이터를 래치하고 있는다. 그리고 pfr_ctrl 회로에서 설명한 것철럼 PRL 에 따라 pfr_read가 활성화되면 내부 casp6를 띄울 것이고 이때 바로 pfr_read를 받아 TG6를 열면 PFR시에 들어온 컬럼 어드레스가 내부 리드 명령과 같은 casp6가 활성화 될 때 들어가게 된다. 이때 중요한 것은 pfr_read 신호가 클럭 버퍼로 가서 어드레스 버퍼를 클럭킹 해주는 신호(clkmc)를 디스에이블시킴으로써 내부 casp6가 뜰때는 클럭(clkmc)에 동기되지 않고 pfr_read를 보고 컬럼 어드레스를 받는다는 것이다.
도 17a는 본 발명에 의한 클럭 버퍼부(320)의 회로도로서, 클럭 인에이블 신호(clk_en)가 '하이'이면 기준전압(Vref: 1.4V)와 비교하여 내부 클럭을 발생시킨다. 여기서 clkp4가 실제적인 내부 클럭 역할을 하며 clkmc는 어드레스 버퍼를 동기시키는 역할을 한다. 여기에 pfr_read가 입력되어 PFR시 내부 casp6가 활성화 될 때는 clkmc가 인에이블되지 않도록 하고 있다.
도 17b는 도 17a에 도시된 딜레이의 회로도이다.
도 18은 PFR 동작시의 타이밍 다이어그램으로 MRS, ACT, PFR 순으로 명령이 들어갔다. 파워업(pwrup)은 초기에 '로우'여서 각 노드의 초기값을 잡는데 쓰고 '하이'가 된다. MRS 시에 RL2와 prlclk2를 결정한다. 이것은 외부에서 MRS 시에 준 어드레스로 결정된 것이다(RL2, PRL4). 클럭 버퍼의 출력은 내부 클럭으로 쓰기 위해 clk_h, clkmc, clkp4를 만든다. 엑티브(ACT) 명령에 의해 rasp6가 인에이블되어 워드라인을 활성화시키고 비트라인과 비트라인바를 벌려준다. 그리고 PFR 명령이 들어오면 PFC 동작이 이뤄져야 하는데, PFR은 PFC와 다르므로 PFC에 활성화되어야 하는 bgp6가 활성화되지 않고 PFR 시 활성화되는 pfrp6가 활성화되어 abgp8을 활성화시킨다.
이것이 비트라인 센스앰프의 데이터를 전달 버스로 데이터를 실어주어 로오 버퍼에 데이터를 실어준다. 그리고 외부 리드 명령이 안들어오지만, pfr_ctrl 회로에 의해 prlclk2와 pfrp6에 의해 shift_1clk, shift_2clk를 활성화시켜 pfr_read를 활성화시키고, 이것이 명령 래치에서 casp6을 활성화시킨다. 결국 PFR 시에 들어간 컬럼 어드레스는 pfrp10에 의해 래치 되었다가(ea_pfr = '하이') pfr_read가 인에이블되면 어드레스 래치를 동기시키는 clkmc를 디스에이블시키고 pfr_read에 의해 컬럼 어드레스를 내보낸다. 그래서 이것이 컬럼 디코더 출력 신호(Yi)를 인에이블시켜 데이터를 출력한다.
이상에서 설명한 바와 같이, 본 발명의 로오 버퍼를 내장한 반도체 메모리 장치에 의하면, 하나의 명령 신호가 들어오면, 프리페치와 같은 동작을 수행하여 셀 어레이의 데이터를 로오 버퍼로 갖다놓은 다음, 일정 시간 이후에 내부에서 리드 명령을 인에이블시켜 상기 로오 버퍼의 데이터를 외부로 출력하도록 함으로써, 명령을 간소화하였다.
본 발명은 유효 밴드폭의 향상을 위해 디램(DRAM) 안에 에스램(SRAM) 형태의 로오 버퍼를 온-칩(on-chip)화하는 디램(DRAM)에서 어쩔수 없이 발생하는 내부 동작의 분리를 통해 디램(DRAM) 셀 어레이에서 로오 버퍼(에스램 형태)를 거쳐 외부로 나오는데 하나의 명령만으로 이를 수행하기 위한 회로이다. 명령을 간소화함으로써 SPEC을 더욱 효율적으로 할 수 있으며, 동작사에서도 외부에서 필요 이상의 명령을 주는 낭비를 줄일 수 있다. 고로 어떠한 형태의 로오 버퍼를 내장한 디램에서 이 회로를 효과적으로 활용할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 삭제
  2. 반도체 메모리 장치에 있어서,
    외부 클럭신호를 입력하여 내부 클럭신호를 생성하는 클럭 버퍼부와,
    프리페치 동작에서 리드 동작까지를 하나의 명령으로 수행하도록 하는 제 1 명령 신호 입력시 내부에서 발생하는 리드 명령이 발생할 때까지 외부 어드레스를 입력하여 래치하는 어드레스 래치부와,
    상기 내부 클럭신호와 외부 명령신호를 입력받아 상기 제 1 명령시 로오 활성화 신호 및 컬럼 활성화 신호 등의 내부 명령을 생성하는 명령 디코더부와,
    상기 명령 디코더부에서 출력된 내부 명령 및 상기 어드레스 래치부의 출력 신호에 의해 카스 레이턴시를 출력하는 모드 디코더부와,
    상기 제 1 명령 신호의 인가후 상기 컬럼 활성화 신호의 활성화 시간을 제어하는 신호를 발생하며 상기 어드레스 래치부의 동작을 제어하는 제어부와,
    상기 제 1 명령시 또는 상기 프리페치 동작시 모두 프리페치 동작을 실시한후 일정시간 후에 리드 동작을 수행하도록 제어하는 내부 신호를 발생하는 연산부를 포함하여 구성된 것을 특징으로 하는 로오 버퍼를 내장한 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 제어부는,
    상기 제 1 명령 인가시 컬럼 활성화 신호를 내부적으로 상기 제 1 명령후 몇 클럭 후에 활성화시킬 것인가를 결정하는 것을 특징으로 하는 로오 버퍼를 내장한 반도체 메모리 장치.
  4. 제 2 항에 있어서
    상기 연산부는 OR 논리게이트로 구성된 것을 특징으로 하는 로오 버퍼를 내장한 반도체 메모리 장치.
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