KR20020048539A - 반도체 메모리 소자의 버퍼 제어장치 및 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 버퍼 제어장치 및 방법에 관한 것으로, 내부클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력 데이터보다 먼저 발생시켜 초고속동작을 보다 안정적으로 수행하는 것을 목적으로 한다. 이런 목적을 달성하기 위해, 본 발명에 따른 반도체 메모리 소자의 버퍼 제어장치는 내부클럭신호와 기록동작 인에이블신호를 입력받아 상기 내부클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생하는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부와, 상기 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력받아, 상기 입력된 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 인에이블 또는 디스에이블 여부가 결정되는 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼를 구비하는 것을 특징으로 한다.

Description

반도체 메모리 소자의 버퍼 제어장치 및 방법{APPARATUS AND METHOD FOR CONTROLLING BUFFER OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자의 버퍼 제어장치 및 방법에 관한 것으로, 특히, 내부클럭신호에 동기하여 입력 데이터보다 먼저 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생시켜 보다 안정적으로 초고속동작을 수행하도록 구성된 반도체 메모리 소자의 버퍼 제어장치 및 방법에 관한 것이다.
종래의 반도체 메모리 소자의 버퍼 제어장치는 디코딩된 기록명령을 입력받아 데이터 입력 버퍼 및 데이터 스트로브 버퍼를 인에이블시키기 때문에, 입력 데이터에 비하여 데이터 입력 버퍼/데이터 스트로브 버퍼가 늦게 인에이블되는 문제점이 있었다.
이하, 종래의 반도체 메모리 소자의 버퍼 제어장치의 문제점을 보다 자세히 설명한다.
도 1은 종래의 반도체 메모리 소자의 버퍼 제어장치(100)를 나타내는 구성도이다.
도 1에 나타낸 반도체 메모리 소자의 버퍼 제어장치(100)는 명령 디코더로(110)부터 출력된 디코딩된 기록명령(WRITE_COM), 버스트 동작신호(YBST), 기록동작 인에이블신호(WTRZT: 기록명령시에는 하이레벨이고, 판독명령시에는 로우레벨인 신호), 및 내부클럭신호(INT_CLK)를 입력받아 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 발생하는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부(120)와, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 입력받아, 입력된 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)에 따라 인에이블 또는 디스에이블 여부가 결정되는 복수의 데이터입력버퍼(130) 및 복수의 데이터 스트로브 버퍼(140)를 구비한다.
이러한 구성을 갖는 반도체 메모리 소자의 버퍼 제어장치(100)에서는 데이터 입력 버퍼(130)와 데이터 스트로브 버퍼(140)를 기록구간에서만 동작시키기 위해 디코딩된 기록 명령(WRITE_COM)을 입력받았을 때는 복수의 데이터 입력 버퍼(130) 및 복수의 데이터 스트로브 버퍼(140)를 인에이블시키고, 버스트 동작신호(YBST), 기록동작 인에이블신호(WTRZT), 및 내부클럭신호(INT-CLK)를 입력받았을 때는 복수의 데이터 입력 버퍼(130) 및 복수의 데이터 스트로브 버퍼(140)를 디스에이블시키는 제어신호(ENDINDS)가 발생된다.
다음에는 디코딩된 기록명령신호(WRITE_COM)에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)가 발생되는 과정을 도 2를 참조하면서 설명한다.
도 2는 도 1에 나타낸 반도체 메모리 소자의 버퍼 제어장치(100)의 주요신호들의 타이밍을 나타낸다.
도 2에 나타낸 바와 같이, 입력 데이터는 0.75*tck(tck=external clock) ∼1.25*tck의 데이터 스트로브신호(Data-Strobe)에 동기하여 DRAM의 내부로 입력되기 때문에, 외부클럭(EXT-CLK)의 주기가 작아질수록 그에 비례하여 더 빨리 입력된다. 그러나, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)는 디코딩된 기록명령신호(WRITE_COM)를 입력받아 발생하기 때문에 입력 데이터에 비하여 상대적으로 늦게 인에이블될 수밖에 없어, 고속동작을 저해하게 된다.
따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, 내부클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력 데이터보다 먼저 발생시켜 보다 안정적으로 초고속동작을 수행하는 것을 목적으로 한다.
도 1은 종래의 반도체 메모리 소자의 버퍼 제어장치를 나타내는 구성도,
도 2는 종래의 반도체 메모리 소자의 버퍼 제어장치의 주요신호들의 타이밍도,
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 버퍼 제어장치를 나타내는 구성도,
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 버퍼 제어장치의 주요신호들의 타이밍도.
< 도면의 주요부분에 대한 부호의 설명 >
100, 300 : 반도체 메모리 소자의 버퍼 제어장치
120, 310 : 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부
130, 320 : 데이터 입력 버퍼
140, 330 : 데이터 스트로브 버퍼
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 버퍼 제어장치는, 내부클럭신호와 기록동작 인에이블신호를 입력받아 상기 내부클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생시키는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부와, 상기 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력받아, 상기 입력된 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 인에이블 또는 디스에이블 여부가 결정되는 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼를 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 메모리 소자의 버퍼 제어방법은 내부클럭신호와 기록동작 인에이블신호를 이용해서 상기 내부클럭신호에 동기하는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생하는 단계와, 상기 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 상기 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼의 인에이블 또는 디스에이블 여부를 결정하는 단계로 이루어진 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명에 따른 반도체 메모리 소자의 버퍼 제어장치(300)를 나타낸다.
도 3에 나타낸 반도체 메모리 소자의 버퍼 제어장치(300)는 내부 상승 클럭신호와 내부 하강 클럭신호에 동기하여 입력 데이터보다 먼저 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 발생하도록 구성되어 있다.
또한, 도 3에 나타낸 본 발명의 반도체 메모리 소자의 버퍼 제어장치(300)에 있어서, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부(310)는 내부 상승 클럭신호, 내부 하강 클럭신호, 및 기록동작 인에이블신호(WTRZT: 기록동작시에는 하이레벨이고, 판독동작시에는 로우레벨인 신호)를 입력받아 상기 내부 상승 클럭신호 및 내부 하강 클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 발생하고, 복수의 데이터 입력 버퍼(320) 및 복수의 데이터 스트로브 버퍼(330)는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 입력받아, 입력된 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)의 레벨에 따라 인에이블 또는 디스에이블된다.
다음에는, 내부 상승 클럭신호 및 내부 하강 클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)가 입력 데이터보다 먼저 발생되는 과정을 도 4를 참조하면서 설명한다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 버퍼 제어장치(300)의 주요신호들의 타이밍을 나타낸다.
도 4에 나타낸 내부 상승 클럭신호는 외부클럭신호(EXT_CLK)가 상승한 후에 발생하고, 내부 하강 클럭신호는 외부클럭신호(EXT_CLK)가 하강한 후에 발생한다. 여기서, 내부 상승 클럭신호는 지연 록 루프(DLL: delay lock loop) 클럭신호를 사용할 수도 있다. 그리고, 내부 하강 클럭신호는 내부 상승 클럭신호보다 0.5*tck만큼 지연되어 발생된다.
도 4에 나타낸 바와 같이, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)는 내부 상승 클럭신호(1)를 입력받아 인에이블되어, 내부 하강 클럭신호(2)가 발생하기 전에 하이레벨로 된다. 여기서, 내부 상승 클럭신호(1)가 발생한 후에 발생하는 내부 하강 클럭신호(2)는 기록동작 인에이블신호(WTRZT)의 레벨에 따라 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)의 인에이블 또는 디스에이블 여부를 결정한다.
즉, 내부 하강 클럭신호(2)가 발생했을 때 기록동작 인에이블신호(WTRZT)가 하이레벨이면 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)가 하이레벨로 되고, 내부 하강 클럭신호(3)가 발생했을 때 기록동작 인에이블신호(WTRZT)가 로우레벨이면, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)는 로우레벨로 된다.
상술한 바와 같이, 본 발명은 기록명령이 아닌 내부 상승 클럭신호 및 내부하강 클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력 데이터보다 먼저 발생하기 때문에, 즉 DRAM 내부로 입력되는 입력 데이터보다 A구간 만큼 먼저 데이터 입력 버퍼 및 데이터 스트로브 버퍼를 인에이블시키기 때문에 보다 안정적으로 초고속동작을 수행할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 초고속 동작을 보다 안정적으로 수행하는 반도체 메모리 소자의 버퍼 제어장치에 있어서,
    내부클럭신호와 기록동작 인에이블신호를 입력받아, 상기 내부클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생하는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생수단과,
    상기 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력받아, 상기 입력된 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 인에이블 또는 디스에이블 여부가 결정되는 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 버퍼 제어장치.
  2. 제 1 항에 있어서,
    상기 내부 클럭신호는 외부 클럭신호가 상승한 후에 발생하는 내부 상승 클럭신호와 외부 클럭신호가 하강한 후에 발생하는 내부 하강 클럭신호로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 버퍼 제어장치.
  3. 제 2 항에 있어서,
    상기 내부 상승 클럭신호는 지연 록 루프 클럭신호를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 버퍼 제어장치.
  4. 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼를 제어하는 방법에 있어서,
    내부클럭신호와 기록동작 인에이블신호를 이용해서 상기 내부클럭신호에 동기하는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생하는 단계와,
    상기 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 상기 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼의 인에이블 또는 디스에이블 여부를 결정하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 버퍼 제어방법.
  5. 제 4 항에 있어서,
    상기 내부 클럭신호는 외부 클럭신호가 상승한 후에 발생하는 내부 상승 클럭신호와 외부 클럭신호가 하강한 후에 발생하는 내부 하강 클럭신호로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 버퍼 제어방법.
  6. 제 5 항에 있어서,
    상기 내부 상승 클럭신호는 지연 록 루프 클럭신호를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 버퍼 제어방법.
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