KR100616493B1 - 디디알 에스디램의 입력버퍼 제어 방법 및 장치 - Google Patents
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Abstract
본 발명은 DDR SDRAM에서 쓰기동작이 시작되고 빠른 시간내에 버퍼제어신호를 활성화시켜 동작속도를 향상시키고 안정적으로 동작하기 위한 것으로서, 이를 위한 본 발명은 DDR SDRAM의 입력버퍼 제어장치에 있어서, 버퍼제어신호 생성부는, 라스, 카스, 라이트인에이블, 칩셀렉트신호 및 파워업신호를 입력받아 제1출력노드신호를 생성하는 입력단; 제1제어신호와 상기 파워업신호에 응답하여 상기 제1출력노드신호를 클럭에 동기시켜 다단계의 지연을 통해 쓰기동작이 시작되고 2클럭 이후에 액티브되어 쓰기동작을 제어하는 제3제어신호를 출력하는 제3제어신호생성부; 상기 제1출력노드신호와 상기 제1출력노드신호를 지연한 신호 및 상기 제1출력노드신호를 클럭에 동기되어 지연한 신호를 부정논리곱하여 상기 제3제어신호와 논리합하여 제2출력노드신호를 생성하는 제2출력노드신호생성부; 상기 제2출력노드신호와 반전된 상기 제1제어신호에 응답하여 제3출력노드신호를 인에이블시키고 상기 제1제어신호 또는 제2제어신호에 응답하여 상기 제3출력노드신호를 디스에이블시키는 제3출력노드신호생성부; 및 상기 제1출력노드신호와 상기 제3출력노드를 논리곱하는 논리곱수단에 의해 상기 버퍼제어신호를 인에이블 또는 디스에이블시키는 출력단을 포함하여 이루어진다.
데이터입력버퍼, 데이터스트로브버퍼, 버퍼제어신호,
Description
도1a는 종래 기술에 따른 DDR SDRAM의 입력버퍼 제어 블록 다이아그램.
도1b는 본 발명의 일실시예에 따른 DDR SDRAM의 입력버퍼 제어 블록 다이아그램.
도2는 본 발명의 일실시예에 따른 버퍼제어신호 생성부의 상세 회로도.
도3은 종래 기술 및 본 발명의 일실시예에 따른 버퍼제어신호 활성화 타이밍 비교도.
* 도면의 주요 부분에 대한 부호의 설명
110 : 입력단 190 : 출력단
en_dindsz : 버퍼제어신호
본 발명은 차세대 메모리소자인 DDR(Double Data Rate) SDRAM(Synchronous DRAM)에 관한 것으로, 특히 DDR SDRAM의 쓰기동작시에 데이터입력신호 DQ, 데이터스트로브(data strobe)신호 DS의 입력 버퍼를 빠르게 인에이블시켜 동작속도를 향상시키는 방법에 관한 것이다.
일반적으로, 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(이하, SDRAM)은 클럭의 라이징(rising) 에지(edge)에 동기시켜 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 소자인데 반하여, DDR SDRAM은 클럭 라이징 및 폴링(falling) 에지에 동기되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM에 비해 최소한 두 배 이상의 동작속도를 구현할 수 있어 차세대 DRAM으로서 크게 각광받고 있다.
데이터스트로브 버퍼와 데이터입력 버퍼는 대부분 차동 증폭기의 형태로 되어 있어서, 동작 시 바이어스(bias) 전류를 소모하므로 필요하지 않을 때는 디스에이블시키는 것이 칩의 전류 소모 감소에 도움이 되고, 쓰기동작에서만 버퍼들을 인에이블 시키기 위한 신호로서 버퍼제어신호 en_dindsz를 사용하는 기술이 본 출원인에 의해 1999년 6월 28일(출원번호 99-24834)자에 출원된 "쓰기 동작에서만 데이터, 데이터스트로브, 및 데이터마스크 버퍼를 활성화 시키는 디디알 에스디램"에서 제시된 바 있다.
도1a의 종래 기술에 따른 DDR SDRAM의 입력버퍼 제어 방법의 블록 다이아그램을 참조하면, 종래의 상기 버퍼제어신호 en_dindsz는 쓰기동작이 시작되면 라스 ras, 카스 cas, 라이트인에이블 we, 및 칩셀렉트 cs 신호가 "하이"로 액티브되었을 때 상기 제어신호 en_dindsz가 "로우"로 액티브되어 상기 버퍼들을 인에이블 시키는 과정에 있어서 쓰기동작이 도중에 인터럽트(interrupt)되거나, 쓰기동작 종료시의 디스에이블등을 고려하여 상기 버퍼제어신호 en_dindsz가 쓰기명령신호에 의해 생성된 출력노드신호 wt_stdby에 응답하여 생성되어 입력버퍼로 인가되는 다단계의 과정을 통해 이루어진다.
그런데 고속동작에서 고주파의 클럭을 사용하는 경우 또는 온도, 공정, 및 전원전압 등의 외부 환경 조건에 의해 동작이 크게 영향을 받을 경우에는 상기 버퍼제어신호 en_dindsz가 소정시간동안 지연된 후 인에이블 되므로서 발생하는 시간의 지연이 DDR SDRAM의 동작에 치명적인 영향을 미칠 수 있다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 쓰기동작이 시작되고 빠른 시간내에 버퍼제어신호를 활성화시켜 고속동작에서도 안정적으로 동작하는 DDR SDRAM의 입력버퍼 제어 방법 및 장치를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 DDR SDRAM의 입력버퍼 제어방법에 있어서, 쓰기동작이 시작되면 액티브되는 라스, 카스, 라이트인에이블, 칩셀렉트 신호를 입력받아 제1출력노드신호를 생성하는 제1단계; 상기 제1출력노드신호에 응답 하여 버퍼제어신호를 액티브시키는 제2단계; 상기 제1출력노드신호와 읽기 동작에서 활성화되는 제1제어신호와 칩이 동작을 시작하면서 활성화되는 파워업신호에 응답하여 쓰기동작에서 활성화되는 제3제어신호 및 제2출력노드신호를 생성하는 제3단계; 상기 제2출력노드신호 및 반전된 상기 제1제어신호에 응답하여 상기 제1출력노드신호가 디스에이블 되어도 상기 버퍼제어신호의 인에이블을 유지하는 제4단계; 및 상기 제2제어신호 또는 버스트렝스에 의해 제어되는 제2제어신호에 응답하여 상기 버퍼제어신호를 디스에이블시키는 제5단계로 이루어진다.
또한, 버퍼제어신호 생성부에서 액티브된 버퍼제어신호에 응답하여 쓰기동작에서만 데이터입력버퍼 및 데이터스트로브버퍼를 활성화하는 DDR SDRAM의 입력버퍼 제어장치에 있어서, 상기 버퍼제어신호 생성부는, 라스, 카스, 라이트인에이블, 칩셀렉트신호 및 파워업신호를 입력받아 제1출력노드신호를 생성하는 입력단; 제1제어신호와 상기 파워업신호에 응답하여 상기 제1출력노드신호를 클럭에 동기시켜 다단계의 지연을 통해 쓰기동작이 시작되고 2클럭 이후에 액티브되어 쓰기동작을 제어하는 제3제어신호를 출력하는 제3제어신호생성부; 상기 제1출력노드신호와 상기 제1출력노드신호를 지연한 신호 및 상기 제1출력노드신호를 클럭에 동기되어 지연한 신호를 부정논리곱하여 상기 제3제어신호와 논리합하여 제2출력노드신호를 생성하는 제2출력노드신호생성부; 상기 제2출력노드신호와 반전된 상기 제1제어신호에 응답하여 제3출력노드신호를 인에이블시키고 상기 제1제어신호 또는 제2제어신호에 응답하여 상기 제3출력노드신호를 디스에이블시키는 제3출력노드신호생성부; 및 상기 제1출력노드신호와 상기 제3출력노드를 논리곱하는 논리곱수단에 의해 상기 버퍼제어신호를 인에이블 또는 디스에이블시키는 출력단을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 일실시예에 따른 버퍼제어신호 생성부의 상세 회로도로서, 라스 ras, 카스 cas, 라이트인에이블 we, 칩셀렉트신호 cs 및 파워업신호 pwrup을 입력받아 제1출력노드신호 stdby_1을 생성하는 입력단(210)과, 제1제어신호 casp_rd와 상기 파워업신호 pwrup에 응답하여 상기 제1출력노드신호 stdby_1을 클럭 clkp에 동기시켜 다단계의 지연을 통해 쓰기동작이 시작되고 2클럭 이후에 액티브되어 쓰기동작을 제어하는 제3제어신호 casp_wt를 출력하는 제3제어신호생성부(230)와, 상기 제1출력노드신호 stdby_1와 상기 제1출력노드신호를 지연한 신호 및 상기 제1출력노드신호를 클럭에 동기되어 지연한 신호를 부정논리곱한 뒤 상기 제3제어신호 casp_wt와 논리합하여 제2출력노드신호 wt_stdby를 생성하는 제2출력노드신호생성부(250)와, 상기 제2출력노드신호 wt_stdby와 반전된 상기 제1제어신호 /casp_rd에 응답하여 제3출력노드신호 wt_stdby2를 인에이블시키고 상기 반전된 제1제어신호 /casp_rd 또는 제2제어신호 ybst에 응답하여 상기 제3출력노드신호 wt_stdby2를 디스에이블시키는 제3출력노드신호생성부(270)와, 상기 제1출력노드신호 stdby_1과 상기 제3출력노드신호 wt_stdby2를 논리곱하는 논리곱수단에 의해 상기 버퍼제어신호를 인에이블 또는 디스에이블시키는 출력단(290)으로 이루어진다.
여기서, 제1제어신호 casp_rd는 읽기 동작에서 활성화되는 신호이고, 제2제어신호 ybst는 버스트렝스 정보를 알려주는 신호이다.
여기서, 제1제어신호 casp_rd는 읽기 동작에서 활성화되는 신호이고, 제2제어신호 ybst는 버스트렝스 정보를 알려주는 신호이다.
도3의 타이밍도를 참조하여 상기와 같은 구성을 갖는 본 발명의 동작에 대해 살펴본다.
먼저, 도1b의 본 발명의 실시예에 따른 DDR SDRAM의 입력버퍼 제어 블록 다이아그램을 참조하여 간단히 살펴보면, 본 발명에서는 쓰기명령신호에 의해 상기 제2출력노드 wt_stdby신호에 응답하여 상기 버퍼제어신호 en_dindsz를 생성하기 이전에 상기 제2출력노드신호 wt_stdby의 생성과정에서 발생하는 신호인 제1출력노드신호 stdby_1을 이용하여 상기 버퍼제어신호 en_dindsz를 생성함으로서 중간에서 생략되는 약 1nsec에 해당하는 전달 지연 만큼의 동작속도를 단축할 수 있다.
구체적으로 도2를 참조하여 살펴보면, 쓰기동작이 시작되면서 상기 라스 ras, 카스 cas, 라이트인에이블 we, 및 칩셀렉트 cs 신호가 "하이"로 액티브되어 상기 입력단(210)으로 인가되면 상기 제1출력노드신호 stdby_1이 풀다운되어 상기 제3제어신호생성부(230)와, 상기 제2출력노드신호생성부(250)와, 상기 출력단(290)으로 인가된다.
상기 출력단(290)으로 인가된 상기 제1출력노드신호 stdby_1은 NAND게이트 ND21의 일측단으로 입력되어 로직 "하이"가 출력되고 반전되어 상기 버퍼제어신호 en_dindsz를 "로우" 레벨로 액티브시켜 입력버퍼들을 인에이블시킨다.
또한 상기 제1출력노드신호 stdby_1은 제3제어신호생성부(230)로 인가되어 클럭 clkp에 동기되어 지연되어 상기 제1제어신호 casp_rd와 상기 파워업신호 pwrup에 응답하여 쓰기동작이 시작되고 2클럭 후에 "하이"로 액티브되어 쓰기동작 을 위한 내부신호로 사용되고, 상기 제2출력노드 wt_stdby를 액티브시키는 데에도 사용된다.
제3출력노드신호생성부(270)에서는 상기 제2출력노드신호 wt_stdby 및 반전된 상기 제1제어신호 /casp_rd에 응답하여 상기 제3출력노드 wt_stdby2를 풀다운시킨뒤에 래치를 통해 저장하고, 상기 제2제어신호 ybst 및 상기 반전된 제1제어신호 /casp_rd에 응답하여 제3출력노드 wt_stdby2를 풀업시킨다.
상기 제3출력노드신호 wt_stdby2는 상기 출력단(290)의 NAND게이트 ND21의 일측단으로 인가되어 풀다운되었을 경우에는 상기 제1출력노드신호 stdby_1에 관계없이 상기 버퍼제어신호 en_dindsz를 "로우"로 액티브시키고, 상기 제3출력노드신호 wt_stdby2가 풀업되었을 경우에는 상기 제1출력노드신호 stdby_1이 "하이"로 디스에이블되었을 때 상기 버퍼제어신호 en_dindsz를 "하이"로 디스에이블시킨다.
결국 상기 버퍼제어신호 en_dindsz의 초기 활성화는 상기 제1출력노드신호 stdby_1에 응답하여 이루어지고, 디스에이블은 상기 반전된 제어신호 /casp_rd와 상기 제2제어신호에 응답하여 이루어진다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, DDR SDRAM에서 쓰기동작이 시작되고 빠른 시간내에 버퍼제어신호를 활성화시킴으로서, 동작속도를 향상시키고 안정적으로 동작한다.
Claims (2)
- DDR SDRAM의 입력버퍼 제어방법에 있어서,쓰기동작이 시작되면 액티브되는 라스, 카스, 라이트인에이블, 칩셀렉트 신호를 입력받아 제1출력노드신호를 생성하는 제1단계;상기 제1출력노드신호에 응답하여 버퍼제어신호를 액티브시키는 제2단계;상기 제1출력노드신호와 읽기 동작에서 활성화되는 제1제어신호와 칩이 동작을 시작하면서 활성화되는 파워업신호에 응답하여 쓰기동작에서 활성화되는 제3제어신호 및 제2출력노드신호를 생성하는 제3단계;상기 제2출력노드신호 및 반전된 상기 제1제어신호에 응답하여 상기 제1출력노드신호가 디스에이블 되어도 상기 버퍼제어신호의 인에이블을 유지하는 제4단계; 및상기 제1제어신호 또는 버스트렝스 정보를 알려주는 제2제어신호에 응답하여 상기 버퍼제어신호를 디스에이블시키는 제5단계로 이루어지는 DDR SDRAM의 입력버퍼 제어방법.
- 버퍼제어신호 생성부에서 액티브된 버퍼제어신호에 응답하여 쓰기동작에서만 데이터입력버퍼 및 데이터스트로브버퍼를 활성화하는 DDR SDRAM의 입력버퍼 제어장치에 있어서,상기 버퍼제어신호 생성부는,라스, 카스, 라이트인에이블, 칩셀렉트신호 및 파워업신호를 입력받아 제1출력노드신호를 생성하는 입력단;제1제어신호와 상기 파워업신호에 응답하여 상기 제1출력노드신호를 클럭에 동기시켜 다단계의 지연을 통해 쓰기동작이 시작되고 2클럭 이후에 액티브되어 쓰기동작을 제어하는 제3제어신호를 출력하는 제3제어신호생성부;상기 제1출력노드신호와 상기 제1출력노드신호를 지연한 신호 및 상기 제1출력노드신호를 클럭에 동기되어 지연한 신호를 부정논리곱한 뒤 상기 제3제어신호와 논리합하여 제2출력노드신호를 생성하는 제2출력노드신호생성부;상기 제2출력노드신호와 반전된 상기 제1제어신호에 응답하여 인에이블되고 상기 제1제어신호 또는 제2제어신호에 응답하여 디스에이블되는 제3출력노드신호를 생성하는 제3출력노드신호생성부; 및상기 제1출력노드신호와 상기 제3출력노드신호를 논리곱하는 논리곱수단에 의해 상기 버퍼제어신호를 인에이블 또는 디스에이블시키는 출력단을 포함하여 이루어지는 DDR SDRAM의 입력버퍼 제어장치.
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