KR100865561B1 - 데이터 출력 제어 장치 - Google Patents

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Abstract

본 발명은 DQ오프 신호와 뱅크 액티브 신호 및 라이트 신호에 응답하여 제어신호를 생성하는 제어신호 생성부와, 상기 제어신호와 리드 신호에 응답하여 인에이블 신호를 생성하는 인에이블 신호 생성부와, 상기 인에이블 신호에 응답하여 클럭 신호를 발생하는 클럭 발생부를 포함하고, 상기 제어신호 생성부는 상기 제어신호의 폴링 클럭을 일정구간만큼 지연시켜 출력하는 것을 특징으로 하는 데이터 출력 제어 장치에 관한 것이다.
데이터 출력 장치, 뱅크 액티브 신호, 클럭 발생부

Description

데이터 출력 제어 장치{DATA OUTPUT CONTROLL APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 데이터 출력 제어 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부에서 리드 명령이 들어오면 커맨드 디코에서 일정한 펄스 폭을 갖는 신호(readS)를 띄운다. 이러한 신호(readS)는 평상시에 Low로 있다가 리드 명령이 들어오면 High를 갖는다.
라이트 명령이 들어오면 커맨드 디코더에서 일정한 펄스 폭을 갖는 신호(writeS)를 띄운다. 즉 신호(writeS)는 라이트 명령이 들어오면 high, 리드 명령이 들어오면 low가 된다.
액티브 명령이 들어오면 커맨드 디코더와 모드 레지스터에서 뱅크 액티브 신호를 Low로 만든다. 즉 뱅크 액티브 신호는 액티브가 하나라도 되어 있으면 Low, 액티브가 하나도 되어 있지 않는 상태라면 High가 된다. 신호(dqoff)는 평상시에 high로 있다가 리드 명령이 들어오면 BL(Burst length)+α 만큼의 펄스 폭을 갖는 low 신호가 된다.
도 1 은 종래 기술에 의한 데이터 출력 제어 장치의 회로도이고, 도 2 는 도 1 의 동작 파형도이다.
도 1 의 데이터 출력 제어 장치를 설명하면 초기 상태에서 writeS=H이면 Node D와, B는 Low이며 ND3의 출력이 High가 된다. 그리고, 초기 상태에서 readS=L이면 ND2의 두 입력이 high가 되어 Node C가 Low가 되고 clkenb가 high가 된다. ND2와 ND3의 Latch로 인해 다음 입력이 바뀌기 전까지는 이 상태를 유지한다.
액티브 명령이 들어오면 bankA는 Low상태로 되고, read 명령이 들어오면 witeS는 Low상태로 가면서 Node D와 B가 High가 된다. read 명령이 들어오면 readS가 High 펄스로 들어와 Node A가 Low가 되어 두 번째 입력에 상관없이 Node C가 High가 되고 clkenb가 Low가 된다. 마찬가지로 다음 입력이 들어오기 전까지 이상태를 유지한다. 그러면, 클럭 발생부는 clkenb의 신호에 의해 rclk과 fclk을 생성하거나 오프시켜 동작한다.
위의 상태는 readS라는 신호와 NodeB와의 마진이 중요하다. 즉 readS의 펄스 폭이 충분히 넓다면 정상적인 동작을 할 수 있다.
도 2의 파형도에서 보듯이 NodeB는 NodeD의 딜레이를 거친 신호로서 데이터 클럭의 마지막 클럭을 보장해주기 위해서 딜레이를 준다. 그런데 readS의 펄스 폭이 작을 때는 NodeD와 B가 동시에 High구간이 안생기게 되어 데이터 클럭인 rclk과 fclk이 생성되지 못하므로 정상적으로 데이터를 출력하지 못하는 문제점이 있다.
따라서, 본 발명은 내부 클럭의 펄스 폭 변화에도 데이터 출력을 위한 클럭을 정상 출력하는 데이터 출력 제어 장치를 제시한다.
이러한 본 발명은 DQ오프 신호와 뱅크 액티브 신호 및 라이트 신호에 응답하여 제어신호를 생성하는 제어신호 생성부와, 상기 제어신호와 리드 신호에 응답하여 인에이블 신호를 생성하는 인에이블 신호 생성부와, 상기 인에이블 신호에 응답하여 클럭 신호를 발생하는 클럭 발생부;를 포함하고, 상기 제어신호 생성부는 상기 제어신호의 폴링 또는 라이징 클럭을 일정구간만큼 지연시켜 출력한다.
본 발명에서, 상기 데이터 출력 제어 장치는 입력되는 데이터 신호를 상기 클럭 신호에 동기 시켜 출력하는 데이터 래치부를 더 포함한다.
그리고, 본 발명은 리드 신호에 응답하여 인에이블 신호를 생성하는 인에이블 신호 제어부와; 상기 인에이블 신호에 응답하여 클럭 신호를 발생하는 클럭 발생부;를 포함하고, 상기 인에이블 신호 제어부는 상기 DQ오프 신호와 뱅크 액티브 신호 및 라이트 신호에 응답하여 폴링 클럭을 일정구간만큼 지연시켜 출력하는 제어신호 생성부;를 포함한다.
이와 같이, 본 발명은 내부 클럭의 펄스 폭 변화에도 불구하고 데이터 출력을 위한 클럭을 정상 출력하여 데이터를 안정적으로 출력할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
도 3 은 본 발명에 의한 데이터 출력 제어 장치의 블럭도이다.
도 3 에 도시한 바와 같이, 본 발명은 DQ오프 신호(DQoff)와 뱅크 액티브 신호(BA) 및 라이트 신호(writeS)에 응답하여 제어신호(Node B)를 생성하는 제어신호 생성부(10)와, 상기 제어신호와 리드 신호(readS)에 응답하여 인에이블 신호(clkenb)를 생성하는 인에이블 신호 생성부(20)와, 상기 인에이블 신호(clkenb)에 응답하여 클럭 신호(rclk, fclk)를 발생하는 클럭 발생부(30)와, 입력되는 데이터 신호를 상기 클럭 신호(rclk, fclk)에 동기 시켜 출력하는 데이터 래치부(40)를 포함한다.
도 4a는 일 실시예에 따른 도 3 의 제어신호 생성부와 인에이블 신호 생성부의 회로도이다. 도 4a에 도시한 바와 같이, 상기 제어신호 생성부(10)는 DQ오프 신호와 뱅크 액티브 신호 및 라이트 신호에 응답하여 논리 연산하는 제1연산부(11)와, 상기 제1연산부(11)의 출력신호를 지연시켜 출력하는 지연부(12)와, 상기 제1연산부(11)의 출력신호와 상기 지연부(12)의 출력신호를 논리합 연산하는 제2연산부(13)를 포함한다.
그리고, 도 4a에 도시한 바와 같이, 상기 인에이블 신호 생성부(20)는 상기 제어신호(Node B)와 리드 신호(readS)를 입력으로 하는 래치부를 포함한다.
도 4b는 다른 실시예에 따른 도 3 의 제어신호 생성부의 회로도이다. 도 4b에 도시한 바와 같이, 상기 제어신호 생성부(10)는 DQ오프 신호와 뱅크 액티브 신호 및 라이트 신호에 응답하여 논리 연산하는 제1연산부(11)와, 상기 제1연산부(11)의 출력신호를 지연시켜 출력하는 지연부(12)와, 상기 제1연산부(11)의 출력신호의 반전신호와 상기 지연부(12)의 출력신호의 반전신호를 부정 논리곱 연산하는 제2연산부(13)를 포함한다.
즉, 상기 제어신호 생성부(10)는 상기 신호(Node D)의 폴링 클럭을 일정구간만큼 지연시켜 제어신호를 출력한다.
도 5 는 도 3 의 클럭 발생부의 회로도이다.
도 5 에 도시한 바와 같이, 상기 클럭 발생부(30)는 내부 클럭(iCLK)을 입력으로 하여 상기 인에이블 신호(clkenb)에 따라 라이징 클럭(rclk)을 생성하는 제1클럭 발생부(31)와, 상기 내부 클럭(iCLK)을 입력으로 하여 상기 인에이블 신호(clkenb)에 따라 폴링 클럭(fclk)을 생성하는 제2클럭 발생부(32)를 포함한다.
도 7 은 본 발명의 다른 실시예에 따른 데이터 출력 제어 장치의 블럭도이다.
도 7 에 도시한 바와 같이, 본 발명은 DQ오프 신호(DQoff)와 뱅크 액티브 신호(BA)와 라이트 신호(writeS) 및 리드 신호(readS)에 응답하여 인에이블 신호(clkenb)를 생성하는 인에이블 신호 제어부(50)와, 상기 인에이블 신호에 응답하 여 클럭 신호를 발생하는 클럭 발생부(30)를 포함하고, 상기 인에이블 신호 제어부(50)는 상기 DQ오프 신호와 뱅크 액티브 신호 및 라이트 신호에 응답하여 폴링 클럭을 일정구간만큼 지연시켜 출력하는 제어신호 생성부(도 4a 또는 도 4b, 10)를 포함한다.
여기서, 상기 인에이블 신호 생성부(50)는 도 4a와 4b에서 설명한 제어신호 생성부(10)를 포함하고, 도 5 에서 설명한 클럭 발생부(30)를 포함한다.
도 6 는 도 3 의 동작 파형도이다.
도 6 에 도시한 바와 같이, 본 발명의 제어신호 생성부(10)는 리드 신호(readS)의 펄스 폭이 줄어들더라도 노드 D의 폴링만 딜레이 시켜 노드 B의 High구간과 겹쳐지도록 출력한다. 즉, 리드 신호(readS)와 노드 B가 동시에 high가 되는 구간이 넓어지게 되어 클럭 인에이블 신호(clkenb)가 정상 출력된다. 그러면, 데이터 신호를 동기시키기 위한 클럭 신호(rclk, fclk)가 정상적으로 동작하여 데이터를 출력한다.
이와 같이 본 발명은 리드 신호(readS)의 펄스 폭 변화에도 불구하고 데이터 출력을 위한 클럭을 정상 출력하여 데이터를 안정적으로 출력할 수 있다.
도 1 은 종래 기술에 의한 데이터 출력 제어 장치의 회로도이다.
도 2 는 도 1 의 동작 파형도이다.
도 3 은 본 발명에 의한 데이터 출력 제어 장치의 블럭도이다.
도 4a와 4b는 도 3 의 제어신호 생성부와 인에이블 신호 생성부의 회로도이다.
도 5 는 도 3 의 클럭 발생부의 회로도이다.
도 6 는 도 3 의 동작 파형도이다.
도 7 은 본 발명의 다른 실시예에 따른 데이터 출력 제어 장치의 블럭도이다.

Claims (10)

  1. DQ오프 신호와 뱅크 액티브 신호 및 라이트 신호에 응답하여 제어신호를 생성하는 제어신호 생성부와;
    상기 제어신호와 리드 신호에 응답하여 인에이블 신호를 생성하는 인에이블 신호 생성부와;
    상기 인에이블 신호에 응답하여 클럭 신호를 발생하는 클럭 발생부;
    를 포함하고,
    상기 제어신호 생성부는 제어신호의 폴링 클럭을 일정구간만큼 지연시켜 출력하는 것을 특징으로 하는 데이터 출력 제어 장치.
  2. 제 1 항에 있어서,
    상기 데이터 출력 제어 장치는 입력되는 데이터 신호를 상기 클럭 신호에 동기 시켜 출력하는 데이터 래치부;
    를 더 포함하는 데이터 출력 제어 장치.
  3. 제 1 항에 있어서,
    상기 제어신호 생성부는
    DQ오프 신호와 뱅크 액티브 신호 및 라이트 신호에 응답하여 논리 연산하는 제1연산부와;
    상기 제1연산부의 출력신호를 지연시켜 출력하는 지연부와;
    상기 제1연산부의 출력신호와 상기 지연부의 출력신호를 논리합 연산하는 제2연산부;
    를 포함하는 데이터 출력 제어 장치.
  4. 제 1 항에 있어서,
    상기 제어신호 생성부는
    DQ오프 신호와 뱅크 액티브 신호 및 라이트 신호에 응답하여 논리 연산하는 제1연산부와;
    상기 제1연산부의 출력신호를 지연시켜 출력하는 지연부와;
    상기 제1연산부의 출력신호의 반전신호와 상기 지연부의 출력신호의 반전신호를 부정 논리곱 연산하는 제2연산부;
    를 포함하는 데이터 출력 제어 장치.
  5. 제 1 항에 있어서,
    상기 인에이블 신호 생성부는 상기 제어신호와 리드 신호를 입력으로 하는 래치부를 포함하는 데이터 출력 제어 장치.
  6. 제 1 항에 있어서,
    상기 클럭 발생부는
    내부 클럭을 입력으로 하여 상기 인에이블 신호에 따라 라이징 클럭을 생성하는 제1클럭 발생부와;
    상기 내부 클럭을 입력으로 하여 상기 인에이블 신호에 따라 폴링 클럭을 생성하는 제2클럭 발생부;
    를 포함하는 데이터 출력 제어 장치.
  7. 리드 신호에 응답하여 인에이블 신호를 생성하는 인에이블 신호 제어부와;
    상기 인에이블 신호에 응답하여 클럭 신호를 발생하는 클럭 발생부;
    를 포함하고,
    상기 인에이블 신호 제어부는 상기 DQ오프 신호와 뱅크 액티브 신호 및 라이트 신호에 응답하여 폴링 클럭을 일정구간만큼 지연시켜 출력하는 제어신호 생성부;를 포함하는 데이터 출력 제어 장치.
  8. 제 7 항에 있어서,
    상기 인에이블 신호 제어부는
    DQ오프 신호와 뱅크 액티브 신호 및 라이트 신호에 응답하여 논리 연산하는 제1연산부와;
    상기 제1연산부의 출력신호를 지연시켜 출력하는 지연부와;
    상기 제1연산부의 출력신호와 상기 지연부의 출력신호를 논리합 연산하는 제2연산부;
    를 포함하는 제어신호 생성부와;
    상기 제어신호 생성부의 출력신호와 리드 신호를 입력으로 하는 래치부를 포함하는 데이터 출력 제어 장치.
  9. 제 7 항에 있어서,
    상기 클럭 발생부는
    내부 클럭을 입력으로 하여 상기 인에이블 신호에 따라 라이징 클럭을 생성하는 제1클럭 발생부와;
    상기 내부 클럭을 입력으로 하여 상기 인에이블 신호에 따라 폴링 클럭을 생성하는 제2클럭 발생부;
    를 포함하는 데이터 출력 제어 장치.
  10. 제 7 항에 있어서,
    상기 데이터 출력 제어 장치는 입력되는 데이터 신호를 상기 클럭 신호에 동기 시켜 출력하는 데이터 래치부;
    를 더 포함하는 데이터 출력 제어 장치.
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