JP2924797B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2924797B2 JP2924797B2 JP8175620A JP17562096A JP2924797B2 JP 2924797 B2 JP2924797 B2 JP 2924797B2 JP 8175620 A JP8175620 A JP 8175620A JP 17562096 A JP17562096 A JP 17562096A JP 2924797 B2 JP2924797 B2 JP 2924797B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、同期回路を備えた半導体記憶装置に関する。
特に、同期回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】同期式メモリは、近時、クロック周波数
が１００ＭＨｚ（クロックサイクル１０ｎｓ）以上の高
周波数での動作が求められている。しかし、同期式メモ
リをＣＭＯＳ（相補型ＭＯＳ）で構成した場合、外部ク
ロックを入力レシーバ回路が受け、チップ内部クロック
として使用するために、バッファリングするまでの遅延
時間は、例えば３ｎｓ〜４ｎｓ程度かかる。
が１００ＭＨｚ（クロックサイクル１０ｎｓ）以上の高
周波数での動作が求められている。しかし、同期式メモ
リをＣＭＯＳ（相補型ＭＯＳ）で構成した場合、外部ク
ロックを入力レシーバ回路が受け、チップ内部クロック
として使用するために、バッファリングするまでの遅延
時間は、例えば３ｎｓ〜４ｎｓ程度かかる。
【０００３】チップ内の回路は、この内部クロックを起
点として動作し始めるため、この３ｎｓ〜４ｎｓがデッ
ドタイムとなる。
点として動作し始めるため、この３ｎｓ〜４ｎｓがデッ
ドタイムとなる。
【０００４】図１１に、具体例として、６４Ｍｂシンク
ロナスＤＲＡＭのスペック（仕様）の一例を示す。カッ
コ内は暫定スペックである。例えばシンクロナスＤＲＡ
Ｍ（「ＳＤＲＡＭ」ともいう）をクロック周波数１１７
ＭＨｚで動作させる場合、クロックアクセスタイムとし
て７ｎｓ以下が要求される。しかるに、前述のようにデ
ータ出力回路は、外部クロックから３〜４ｎｓ遅れた内
部クロックを受けてから動作し始めるため、データを外
部クロックから７ｎｓ後に出力するのは大変厳しい。
ロナスＤＲＡＭのスペック（仕様）の一例を示す。カッ
コ内は暫定スペックである。例えばシンクロナスＤＲＡ
Ｍ（「ＳＤＲＡＭ」ともいう）をクロック周波数１１７
ＭＨｚで動作させる場合、クロックアクセスタイムとし
て７ｎｓ以下が要求される。しかるに、前述のようにデ
ータ出力回路は、外部クロックから３〜４ｎｓ遅れた内
部クロックを受けてから動作し始めるため、データを外
部クロックから７ｎｓ後に出力するのは大変厳しい。
【０００５】このような状況を踏まえて、最近では、同
期式メモリチップ内にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ；位相同期ループ）や、ＳＭＤ（Ｓｙｎｃ
ｈｒｏｎｉｚｅｄ Ｍｉｒｒｏｒ Ｄｅｌａｙ；同期型
ミラーディレイ）等のブロック同期回路を備え、この同
期回路の出力を内部クロックとして用いることにより、
さきのデッドタイムをなくし、チップ内部動作を高速化
するデバイスが設計されている。
期式メモリチップ内にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ；位相同期ループ）や、ＳＭＤ（Ｓｙｎｃ
ｈｒｏｎｉｚｅｄ Ｍｉｒｒｏｒ Ｄｅｌａｙ；同期型
ミラーディレイ）等のブロック同期回路を備え、この同
期回路の出力を内部クロックとして用いることにより、
さきのデッドタイムをなくし、チップ内部動作を高速化
するデバイスが設計されている。
【０００６】この種の従来技術を図７に示す。図７は、
同期式メモリのクロック系回路を示す。図７を参照する
と、ＲＡＳ￣（ロウアドレスストローブ）、ＣＡＳ￣
（カラムアドレスストローブ）、ＣＳ￣（チップセレク
ト）等のコマンド信号と、アドレス信号Ａ０〜Ａｉを入
力する入力回路４０１と、コマンドデコーダ４０２と、
アドレスラッチ回路４０３と、モード設定用アドレスデ
コード＆ラッチ回路（「モードレジスタセット回路」と
いう）４０５と、外部クロックＣＬＫを入力する入力回
路４０６と、ＰＬＬやＳＭＤ等の同期回路４０８と、を
備えて構成されている。
同期式メモリのクロック系回路を示す。図７を参照する
と、ＲＡＳ￣（ロウアドレスストローブ）、ＣＡＳ￣
（カラムアドレスストローブ）、ＣＳ￣（チップセレク
ト）等のコマンド信号と、アドレス信号Ａ０〜Ａｉを入
力する入力回路４０１と、コマンドデコーダ４０２と、
アドレスラッチ回路４０３と、モード設定用アドレスデ
コード＆ラッチ回路（「モードレジスタセット回路」と
いう）４０５と、外部クロックＣＬＫを入力する入力回
路４０６と、ＰＬＬやＳＭＤ等の同期回路４０８と、を
備えて構成されている。
【０００７】
【発明が解決しようとする課題】この従来技術の問題点
の１つは、同期回路４０８の使用・不使用を切り換える
手段を持たないために、クロック周波数が低い場合でも
同期回路４０８を動作させ、その出力をチップの内部ク
ロックとして使うことで、同期回路４０８自身の動作に
よる余分な電力を消費するということである。
の１つは、同期回路４０８の使用・不使用を切り換える
手段を持たないために、クロック周波数が低い場合でも
同期回路４０８を動作させ、その出力をチップの内部ク
ロックとして使うことで、同期回路４０８自身の動作に
よる余分な電力を消費するということである。
【０００８】すなわち、図１１に示したシンクロナスＤ
ＲＡＭのスペックを見ると、ＣＡＳレーテンシーが低い
場合には、クロック周波数が低く、またクロックアクセ
スタイムも遅くてもよい。例えばＣＡＳレーテンシーが
「２」のクロックアクセスタイムは１０ｎｓとされ、同
期回路を用いなくとも、充分動作可能な値である。
ＲＡＭのスペックを見ると、ＣＡＳレーテンシーが低い
場合には、クロック周波数が低く、またクロックアクセ
スタイムも遅くてもよい。例えばＣＡＳレーテンシーが
「２」のクロックアクセスタイムは１０ｎｓとされ、同
期回路を用いなくとも、充分動作可能な値である。
【０００９】ＳＭＤやＰＬＬの同期回路は、この７７Ｍ
Ｈｚの動作周波数では、約５ｍＡほど電力を消費し、こ
の分が同期回路を用いない場合に対して余分な消費電力
となる。
Ｈｚの動作周波数では、約５ｍＡほど電力を消費し、こ
の分が同期回路を用いない場合に対して余分な消費電力
となる。
【００１０】また、図１１に示したシンクロナスＲＡＭ
のスペック上は、データアウトホールドタイム（データ
出力のホールド時間）はＣＡＳレーテンシーによらず、
同じ値とされているが、実際には、ＣＡＳレーテンシー
が低くクロックアクセスタイムが遅い場合には、データ
アウトホールドタイムを長くしてほしいというユーザの
ニーズもある。
のスペック上は、データアウトホールドタイム（データ
出力のホールド時間）はＣＡＳレーテンシーによらず、
同じ値とされているが、実際には、ＣＡＳレーテンシー
が低くクロックアクセスタイムが遅い場合には、データ
アウトホールドタイムを長くしてほしいというユーザの
ニーズもある。
【００１１】データアウトホールドタイムは、クロック
アクセスが速いほど当然短くなるため、低いＣＡＳレー
テンシーで同期回路を用いた場合には、このユーザニー
ズに応えられない可能性も出てくる。
アクセスが速いほど当然短くなるため、低いＣＡＳレー
テンシーで同期回路を用いた場合には、このユーザニー
ズに応えられない可能性も出てくる。
【００１２】次に、従来技術の第２の問題点としては、
２種類以上の同期回路を選択して動作させる切り換え手
段を持たないことにある。
２種類以上の同期回路を選択して動作させる切り換え手
段を持たないことにある。
【００１３】図８、図９、及び図１０を参照して、ＰＬ
Ｌ回路を例としてこれを説明する。図８は、ＰＬＬ回路
の構成をブロック図にて示したものであり、クロック入
力とフィードバック信号とを入力する位相検出器５０１
と、位相検出器５０１の出力信号ｕｐ、ｄｏｗｎを入力
とするチャージポンプ５０２と、ループフィルタ（ＬＰ
Ｆ）５０３と、電圧−電流変換回路５０４と、電圧制御
発振器（「ＶＣＯ」という）５０５と、を備えて構成さ
れている。
Ｌ回路を例としてこれを説明する。図８は、ＰＬＬ回路
の構成をブロック図にて示したものであり、クロック入
力とフィードバック信号とを入力する位相検出器５０１
と、位相検出器５０１の出力信号ｕｐ、ｄｏｗｎを入力
とするチャージポンプ５０２と、ループフィルタ（ＬＰ
Ｆ）５０３と、電圧−電流変換回路５０４と、電圧制御
発振器（「ＶＣＯ」という）５０５と、を備えて構成さ
れている。
【００１４】図９は、このうち電圧−電流変換回路５０
４及びＶＣＯ５０５の回路構成の一例を示す。図８を参
照して、ＬＰＦ（低域通過フィルタ）５０３の電圧レベ
ル変化を、電圧−電流変換回路５０４にて、ＶＣＯ５０
５を構成する各インバータにおけるＮｃｈトランジス
タ、Ｐｃｈトランジスタの電流能力変化に変換すること
で（信号ＰＣＯＮ、ＮＣＯＮ）、ＶＣＯ５０５の発振周
波数を変化させる構成とされており、この関係を図１０
に示す。図１０において、横軸はＬＰＦの出力電圧、縦
軸はＶＣＯの発振周波数を示している。
４及びＶＣＯ５０５の回路構成の一例を示す。図８を参
照して、ＬＰＦ（低域通過フィルタ）５０３の電圧レベ
ル変化を、電圧−電流変換回路５０４にて、ＶＣＯ５０
５を構成する各インバータにおけるＮｃｈトランジス
タ、Ｐｃｈトランジスタの電流能力変化に変換すること
で（信号ＰＣＯＮ、ＮＣＯＮ）、ＶＣＯ５０５の発振周
波数を変化させる構成とされており、この関係を図１０
に示す。図１０において、横軸はＬＰＦの出力電圧、縦
軸はＶＣＯの発振周波数を示している。
【００１５】図１０に示した「非使用周波数」の領域
は、ＬＰＦのレベル変化に対するＶＣＯの発振周波数の
変化が大きすぎて、ＬＰＦに少々のノイズがのっただけ
で、発振周波数が大きく変化し、位相同期がはずれてし
まう危険性があるため、使用できない周波数領域であ
る。よって、１種類のＰＬＬでは、動作周波数帯域に限
界がある。
は、ＬＰＦのレベル変化に対するＶＣＯの発振周波数の
変化が大きすぎて、ＬＰＦに少々のノイズがのっただけ
で、発振周波数が大きく変化し、位相同期がはずれてし
まう危険性があるため、使用できない周波数領域であ
る。よって、１種類のＰＬＬでは、動作周波数帯域に限
界がある。
【００１６】特に、シンクロナスＤＲＡＭは、ＣＡＳレ
ーテンシーにより最高動作周波数が異なるので、シンク
ロナスＤＲＡＭに搭載するＰＬＬには、広い動作周波数
域が要求され、１種類のＰＬＬでは、これをカバーする
ことはできない。
ーテンシーにより最高動作周波数が異なるので、シンク
ロナスＤＲＡＭに搭載するＰＬＬには、広い動作周波数
域が要求され、１種類のＰＬＬでは、これをカバーする
ことはできない。
【００１７】このため、例えばＶＣＯにおけるリング型
オシレータを構成するインバータ段数を増やして低周波
数に対応するＰＬＬを別途用意しなければならないが、
従来、その切り換え技術を備えたものはない。
オシレータを構成するインバータ段数を増やして低周波
数に対応するＰＬＬを別途用意しなければならないが、
従来、その切り換え技術を備えたものはない。
【００１８】以上を要約すれば、従来の半導体装置にお
いては、同期回路の使用、不使用を切り換える手段を持
たないため、低周波数動作時に余分な電力を消費すると
いう問題点と、複数の同期回路の使用・不使用を切り換
える手段を持たないために、広い動作周波数帯域をもつ
ことができないという問題点を有している。
いては、同期回路の使用、不使用を切り換える手段を持
たないため、低周波数動作時に余分な電力を消費すると
いう問題点と、複数の同期回路の使用・不使用を切り換
える手段を持たないために、広い動作周波数帯域をもつ
ことができないという問題点を有している。
【００１９】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、同期回路を搭載した同
期式メモリにおいて、低クロック周波数動作時の消費電
力を減らし、広い動作周波数帯域をもつようした半導体
装置を提供することにある。
れたものであって、その目的は、同期回路を搭載した同
期式メモリにおいて、低クロック周波数動作時の消費電
力を減らし、広い動作周波数帯域をもつようした半導体
装置を提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、同期回路を具備し、クロッ
ク周波数が高くＣＡＳレイテンシーが所定値よりも大の
時には、前記同期回路を使用し、クロック周波数が低く
ＣＡＳレイテンシーが所定値よりも小の時には前記同期
回路を不使用とする切り換えが行われる半導体記憶装置
であって、前記同期回路を必ずしも必要としない低周波
数スペックでは、モード信号によりユーザが前記同期回
路の使用及び不使用を選択できるようにし、前記同期回
路を必要とする高周波数スペックでは、マスタスライス
スイッチまたはヒューズスイッチの設定により、前記同
期回路を使用する構成とされてなる。
め、本発明の半導体装置は、同期回路を具備し、クロッ
ク周波数が高くＣＡＳレイテンシーが所定値よりも大の
時には、前記同期回路を使用し、クロック周波数が低く
ＣＡＳレイテンシーが所定値よりも小の時には前記同期
回路を不使用とする切り換えが行われる半導体記憶装置
であって、前記同期回路を必ずしも必要としない低周波
数スペックでは、モード信号によりユーザが前記同期回
路の使用及び不使用を選択できるようにし、前記同期回
路を必要とする高周波数スペックでは、マスタスライス
スイッチまたはヒューズスイッチの設定により、前記同
期回路を使用する構成とされてなる。
【００２１】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の第１の実
施の形態の構成を示す図であり、同期式メモリのクロッ
ク系回路を示したものである。
を参照して以下に説明する。図１は、本発明の第１の実
施の形態の構成を示す図であり、同期式メモリのクロッ
ク系回路を示したものである。
【００２２】図１を参照すると、本発明の第１の実施の
形態は、ＲＡＳ￣等のコマンド及びアドレス信号Ａ０〜
Ａｉを入力する入力回路１０１と、コマンドデコーダ１
０２と、アドレスラッチ回路１０３と、モード設定用ア
ドレスデコード＆ラッチ回路（「モードレジスタセット
回路」という）１０５と、同期回路用クロック入力回路
１０６と、同期回路非動作時用のクロック入力回路１０
７、ＰＬＬやＳＭＤ等の同期回路１０８と、チップ内部
クロックとして同期回路１０８の出力ＦＣＬＫ￣を用い
るか同期回路非動作用クロック入力回路１０７の出力Ｉ
ＣＬＫＰを用いるかを選択するセレクタ１０９と、を備
えて構成されている。
形態は、ＲＡＳ￣等のコマンド及びアドレス信号Ａ０〜
Ａｉを入力する入力回路１０１と、コマンドデコーダ１
０２と、アドレスラッチ回路１０３と、モード設定用ア
ドレスデコード＆ラッチ回路（「モードレジスタセット
回路」という）１０５と、同期回路用クロック入力回路
１０６と、同期回路非動作時用のクロック入力回路１０
７、ＰＬＬやＳＭＤ等の同期回路１０８と、チップ内部
クロックとして同期回路１０８の出力ＦＣＬＫ￣を用い
るか同期回路非動作用クロック入力回路１０７の出力Ｉ
ＣＬＫＰを用いるかを選択するセレクタ１０９と、を備
えて構成されている。
【００２３】また、モードレジスタセット回路１０５
は、ＣＡＳレーテンシー、バーストレングス（バースト
長）、ラップタイプの各モード信号を、モードレジスタ
セットサイクル時のアドレスに応じて出力する回路であ
るが、この回路は、同期回路活性化信号φをこれらのモ
ード信号と同時に出力し、この同期回路活性化信号φが
同期回路用入力回路１０６と、同期回路非動作時用入力
回路１０７と、同期回路１０８と、セレクタ１０９と、
に入力され、これらの回路の活性、非活性を制御する構
成とされている。
は、ＣＡＳレーテンシー、バーストレングス（バースト
長）、ラップタイプの各モード信号を、モードレジスタ
セットサイクル時のアドレスに応じて出力する回路であ
るが、この回路は、同期回路活性化信号φをこれらのモ
ード信号と同時に出力し、この同期回路活性化信号φが
同期回路用入力回路１０６と、同期回路非動作時用入力
回路１０７と、同期回路１０８と、セレクタ１０９と、
に入力され、これらの回路の活性、非活性を制御する構
成とされている。
【００２４】同期回路活性化信号φは、モードレジスタ
セットサイクルにおいて、同期回路活性モードにセット
された場合には、同期回路用入力回路１０６、同期回路
１０８を活性化し、同期回路非動作時用入力回路１０７
を非活性とするとともに、セレクタ１０９において、同
期回路出力ＦＣＬＫ￣をチップ内部クロックＩＣＬＫと
して選択する。
セットサイクルにおいて、同期回路活性モードにセット
された場合には、同期回路用入力回路１０６、同期回路
１０８を活性化し、同期回路非動作時用入力回路１０７
を非活性とするとともに、セレクタ１０９において、同
期回路出力ＦＣＬＫ￣をチップ内部クロックＩＣＬＫと
して選択する。
【００２５】逆に、同期回路非活性のモードにセットさ
れた場合には、同期回路用入力回路１０６、同期回路１
０８を非活性とし、同期回路非動作時用入力回路１０７
を活性化するとともに、同期回路非動作時用入力回路１
０７の出力ＩＣＬＫＰをチップ内部クロックＩＣＬＫと
して選択する。
れた場合には、同期回路用入力回路１０６、同期回路１
０８を非活性とし、同期回路非動作時用入力回路１０７
を活性化するとともに、同期回路非動作時用入力回路１
０７の出力ＩＣＬＫＰをチップ内部クロックＩＣＬＫと
して選択する。
【００２６】図２に、入力回路とセレクタ１０９の回路
構成の一例を示す。図２において、Ｐｃｈトランジスタ
Ｐ１〜Ｐ３、及びＮｃｈトランジスタＮ１〜Ｎ４は、カ
レントミラーアンプ（負荷をカレントミラー回路とする
差動増幅器）からなる同期回路非動作時用入力回路１０
７であり、ＶＲＥＦは入力回路のリファレンスレベル、
ＶBはカレントミラーアンプのバイアスレベルを定める
（差動回路の定電流源トランジスタＮ３のゲートバイア
ス電圧）。すなわち、ソースが共通接続されて定電流源
トランジスタＮ３に接続された差動対トランジスタＮ
１、Ｎ２のゲートには基準電圧ＶＲＥＦとクロック信号
ＣＬＫが入力され、差動対トランジスタの負荷を構成す
るカレントミラー回路の出力端（ＰｃｈトランジスタＰ
３のドレイン）とトランジスタＮ２のドレインの接続点
から出力が取り出され、ＮｃｈトランジスタＮ４はゲー
トに同期回路活性化信号φを入力し、このカレントミラ
ーアンプの出力と接地間に接続されている。
構成の一例を示す。図２において、Ｐｃｈトランジスタ
Ｐ１〜Ｐ３、及びＮｃｈトランジスタＮ１〜Ｎ４は、カ
レントミラーアンプ（負荷をカレントミラー回路とする
差動増幅器）からなる同期回路非動作時用入力回路１０
７であり、ＶＲＥＦは入力回路のリファレンスレベル、
ＶBはカレントミラーアンプのバイアスレベルを定める
（差動回路の定電流源トランジスタＮ３のゲートバイア
ス電圧）。すなわち、ソースが共通接続されて定電流源
トランジスタＮ３に接続された差動対トランジスタＮ
１、Ｎ２のゲートには基準電圧ＶＲＥＦとクロック信号
ＣＬＫが入力され、差動対トランジスタの負荷を構成す
るカレントミラー回路の出力端（ＰｃｈトランジスタＰ
３のドレイン）とトランジスタＮ２のドレインの接続点
から出力が取り出され、ＮｃｈトランジスタＮ４はゲー
トに同期回路活性化信号φを入力し、このカレントミラ
ーアンプの出力と接地間に接続されている。
【００２７】まず、同期回路活性のモードにセットされ
た場合、同期回路活性化信号φ＝ハイレベルとなり、Ｐ
ｃｈトランジスタＰ1がオフすることにより、カレント
ミラーアンプへの電流供給が止められて、カレントミラ
ーアンプが非活性になると同時にＮｃｈトランジスタＮ
4がオンすることで、ＩＣＬＫＰはローレベルに引き抜
かれる。
た場合、同期回路活性化信号φ＝ハイレベルとなり、Ｐ
ｃｈトランジスタＰ1がオフすることにより、カレント
ミラーアンプへの電流供給が止められて、カレントミラ
ーアンプが非活性になると同時にＮｃｈトランジスタＮ
4がオンすることで、ＩＣＬＫＰはローレベルに引き抜
かれる。
【００２８】このとき、セレクタ１０９において、電源
端子と接地端子間に直列に接続され、ゲートにφを入力
とするＰｃｈトランジスタＰ４と、ゲートにＩＣＬＫＰ
を入力とするＰｃｈトランジスタＰ５及びＮｃｈトラン
ジスタＮ５のうち、ＰｃｈトランジスタＰ４がオフする
ため、非活性となる。一方、電源端子と接地端子間に直
列に接続されるＰｃｈトランジスタＰ６、Ｎｃｈトラン
ジスタＮ６、ＰｃｈトランジスタＰ７のうち、ゲートに
φを入力とするＮｃｈトランジスタＮ６がオンすること
により、同期回路出力ＦＣＬＫ￣をゲート入力とするＰ
ｃｈトランジスタＰ６とＮｃｈトランジスタＮ７から成
るインバータが活性化し、同期回路出力がＩＣＬＫとし
て選択出力される。
端子と接地端子間に直列に接続され、ゲートにφを入力
とするＰｃｈトランジスタＰ４と、ゲートにＩＣＬＫＰ
を入力とするＰｃｈトランジスタＰ５及びＮｃｈトラン
ジスタＮ５のうち、ＰｃｈトランジスタＰ４がオフする
ため、非活性となる。一方、電源端子と接地端子間に直
列に接続されるＰｃｈトランジスタＰ６、Ｎｃｈトラン
ジスタＮ６、ＰｃｈトランジスタＰ７のうち、ゲートに
φを入力とするＮｃｈトランジスタＮ６がオンすること
により、同期回路出力ＦＣＬＫ￣をゲート入力とするＰ
ｃｈトランジスタＰ６とＮｃｈトランジスタＮ７から成
るインバータが活性化し、同期回路出力がＩＣＬＫとし
て選択出力される。
【００２９】逆に、同期回路非活性のモードにセットさ
れた場合は、同期回路活性化信号φ＝ローレベルとさ
れ、入力回路のＰｃｈトランジスタＰ1がオン、Ｎｃｈ
トランジスタＮ４がオフすることで、カレントミラーア
ンプが活性化し、同時にセレクタ１０９では、Ｐｃｈト
ランジスタＰ４がオンすることで、ＩＣＬＫＰを入力と
するＰｃｈトランジスタＰ５、ＮｃｈトランジスタＮ５
から成るＣＭＯＳ型のインバータが活性化して、ＩＣＬ
ＫＰがＩＣＬＫとして選択出力される。
れた場合は、同期回路活性化信号φ＝ローレベルとさ
れ、入力回路のＰｃｈトランジスタＰ1がオン、Ｎｃｈ
トランジスタＮ４がオフすることで、カレントミラーア
ンプが活性化し、同時にセレクタ１０９では、Ｐｃｈト
ランジスタＰ４がオンすることで、ＩＣＬＫＰを入力と
するＰｃｈトランジスタＰ５、ＮｃｈトランジスタＮ５
から成るＣＭＯＳ型のインバータが活性化して、ＩＣＬ
ＫＰがＩＣＬＫとして選択出力される。
【００３０】また、セレクタ１０９のＰｃｈトランジス
タＰ6、ＮｃｈトランジスタＮ６、Ｐｃｈトランジスタ
Ｐ７から成る部分では、同期回路非活性モード時はＦＣ
ＬＫ￣がハイレベルに固定されるように制御しておけ
ば、ＰｃｈトランジスタＰ６、ＮｃｈトランジスタＮ６
がオフして非活性となる。
タＰ6、ＮｃｈトランジスタＮ６、Ｐｃｈトランジスタ
Ｐ７から成る部分では、同期回路非活性モード時はＦＣ
ＬＫ￣がハイレベルに固定されるように制御しておけ
ば、ＰｃｈトランジスタＰ６、ＮｃｈトランジスタＮ６
がオフして非活性となる。
【００３１】図３は、セレクタ１０９の別の構成例を示
す図であり、セレクタ１０９をトランスファゲートで構
成したものであり、ＩＣＫＬＰを入力とするＣＭＯＳ型
トランスファゲートＰ７、Ｎ８と、ＦＣＬＫ￣を入力と
するＣＭＯＳ型トランスファゲートＰ８、Ｎ９とを備
え、二つのトランスファゲートの出力が接続されたイン
バータ及びバッファを介して内部クロックＩＣＬＫとし
て出力される。
す図であり、セレクタ１０９をトランスファゲートで構
成したものであり、ＩＣＫＬＰを入力とするＣＭＯＳ型
トランスファゲートＰ７、Ｎ８と、ＦＣＬＫ￣を入力と
するＣＭＯＳ型トランスファゲートＰ８、Ｎ９とを備
え、二つのトランスファゲートの出力が接続されたイン
バータ及びバッファを介して内部クロックＩＣＬＫとし
て出力される。
【００３２】同期回路活性のモードにセットされた場合
には、同期回路活性化信号φ＝ハイレベルにより、信号
φ及びその反転信号をゲート入力とするＰｃｈトランジ
スタＰ７とＮｃｈトランジスタＮ８、Ｎｃｈトランジス
タＮ９とＰｃｈトランジスタＰ８のうち、Ｐ７、Ｎ８が
オフ、Ｐ８、Ｎ９がオンするため、ＦＣＬＫ￣がＩＣＬ
Ｋとして選択出力される。
には、同期回路活性化信号φ＝ハイレベルにより、信号
φ及びその反転信号をゲート入力とするＰｃｈトランジ
スタＰ７とＮｃｈトランジスタＮ８、Ｎｃｈトランジス
タＮ９とＰｃｈトランジスタＰ８のうち、Ｐ７、Ｎ８が
オフ、Ｐ８、Ｎ９がオンするため、ＦＣＬＫ￣がＩＣＬ
Ｋとして選択出力される。
【００３３】また、同期回路非活性のモードにセットさ
れた場合は、同期回路活性化信号φ＝ローレベルとさ
れ、ＰｃｈトランジスタＰ７、及びＮｃｈトランジスタ
Ｎ８がオン、ＰｃｈトランジスタＰ８、及びＮｃｈトラ
ンジスタＮ９がオフすることでＩＣＬＫＰがＩＣＬＫと
して選択出力される。
れた場合は、同期回路活性化信号φ＝ローレベルとさ
れ、ＰｃｈトランジスタＰ７、及びＮｃｈトランジスタ
Ｎ８がオン、ＰｃｈトランジスタＰ８、及びＮｃｈトラ
ンジスタＮ９がオフすることでＩＣＬＫＰがＩＣＬＫと
して選択出力される。
【００３４】次に、モードレジスタセット回路について
説明する。上記従来技術で説明したように、同期回路が
必要となるのは、クロック周波数が高く高速なクロック
アクセスが要求される高いＣＡＳレーテンシーでの使用
の場合のみである。
説明する。上記従来技術で説明したように、同期回路が
必要となるのは、クロック周波数が高く高速なクロック
アクセスが要求される高いＣＡＳレーテンシーでの使用
の場合のみである。
【００３５】したがって、同期回路の使用／不使用をＣ
ＡＳレーテンシーのモード信号とリンク（連結）させ
て、高ＣＡＳレーテンシーの場合のみ自動的に同期回路
を活性化させるようにすれば、ユーザはチップ内に同期
回路が内蔵されているかどうかを意識せずにデバイスを
使用することができる。
ＡＳレーテンシーのモード信号とリンク（連結）させ
て、高ＣＡＳレーテンシーの場合のみ自動的に同期回路
を活性化させるようにすれば、ユーザはチップ内に同期
回路が内蔵されているかどうかを意識せずにデバイスを
使用することができる。
【００３６】図４に、この機能を実現するモードレジス
タセット回路の構成を示す。
タセット回路の構成を示す。
【００３７】図４において、Ａｌ、Ａｍ、Ａｎは、ＣＡ
Ｓレーテンシー選択用のアドレスであり、デコーダ＆ラ
ッチ回路１０５を経て、ＣＡＳレーテンシー１〜４の活
性化信号ＣＬＴ１〜４を出力する。
Ｓレーテンシー選択用のアドレスであり、デコーダ＆ラ
ッチ回路１０５を経て、ＣＡＳレーテンシー１〜４の活
性化信号ＣＬＴ１〜４を出力する。
【００３８】スイッチ１、２は、例えばチップ製造の最
終工程でスイッチングを選択できるアルミマスタスライ
ススイッチ、あるいはヒューズ（Ｆｕｓｅ）によるスイ
ッチである。
終工程でスイッチングを選択できるアルミマスタスライ
ススイッチ、あるいはヒューズ（Ｆｕｓｅ）によるスイ
ッチである。
【００３９】図４においては、ＣＡＳレーテンシーが
「４」の場合、ＣＬＴ４＝ハイレベルとされ、自動的
に、φ＝ハイレベルとなり、同期回路を活性化する。
「４」の場合、ＣＬＴ４＝ハイレベルとされ、自動的
に、φ＝ハイレベルとなり、同期回路を活性化する。
【００４０】また、ＣＡＳレーテンシーが「３」では、
製造時の判断で同期回路の活性化をスイッチ２で選択で
きる。
製造時の判断で同期回路の活性化をスイッチ２で選択で
きる。
【００４１】また、シンクロナスＲＡＭは、世代ごとに
高速化され、スペックが塗りかわっていくため、初期の
段階では高ＣＡＳレーテンシーにおいてもクロック周波
数及びクロックアクセスのスペックが緩く、一部のユー
ザのみが同期回路を必要とする高クロック周波数動作を
要求し、数世代後に同期回路を必要とするスペックに変
わるということが考えられる。
高速化され、スペックが塗りかわっていくため、初期の
段階では高ＣＡＳレーテンシーにおいてもクロック周波
数及びクロックアクセスのスペックが緩く、一部のユー
ザのみが同期回路を必要とする高クロック周波数動作を
要求し、数世代後に同期回路を必要とするスペックに変
わるということが考えられる。
【００４２】図４のＡｉ及びこれをラッチしたＭＤｉに
よるモードセットは、この事情を考慮してサポートする
ためのもので、初期には、スイッチ１をＭＤｉに切替
え、一部の高速品を要求するユーザのみがアドレスＡｉ
を用いたモードレジスタセットにより同期回路を使用で
きるようにし、高速化によるスペックが改まったらスイ
ッチ１を電源電圧ＶＣＣ側に切替るようにする。
よるモードセットは、この事情を考慮してサポートする
ためのもので、初期には、スイッチ１をＭＤｉに切替
え、一部の高速品を要求するユーザのみがアドレスＡｉ
を用いたモードレジスタセットにより同期回路を使用で
きるようにし、高速化によるスペックが改まったらスイ
ッチ１を電源電圧ＶＣＣ側に切替るようにする。
【００４３】図５に、本発明の第２の実施の形態の構成
を示す。図５を参照すると、本発明の第２の実施の形態
は、前記第１の実施の形態に、さらに同期回路をもう１
台追加し、２台の同期回路２０８、２０８′の活性化及
びチップ内部クロックの選択をモードレジスタセット回
路２０５より出力された同期回路１（２０８）の活性化
信号φ1及び同期回路２（２０８′）の活性化信号φ2に
より制御する構成とされている。
を示す。図５を参照すると、本発明の第２の実施の形態
は、前記第１の実施の形態に、さらに同期回路をもう１
台追加し、２台の同期回路２０８、２０８′の活性化及
びチップ内部クロックの選択をモードレジスタセット回
路２０５より出力された同期回路１（２０８）の活性化
信号φ1及び同期回路２（２０８′）の活性化信号φ2に
より制御する構成とされている。
【００４４】同期回路の活性化は、前記第１の実施の形
態において、ＣＡＳレーテンシーとリンクさせたよう
に、例えばＣＡＳレーテンシー１、２では同期回路不使
用、ＣＡＳレーテンシー３では同期回路１（２０８）を
使用、ＣＡＳレーテンシー４では同期回路２（２０
８′）を使用するという具合に制御する。
態において、ＣＡＳレーテンシーとリンクさせたよう
に、例えばＣＡＳレーテンシー１、２では同期回路不使
用、ＣＡＳレーテンシー３では同期回路１（２０８）を
使用、ＣＡＳレーテンシー４では同期回路２（２０
８′）を使用するという具合に制御する。
【００４５】図６に、本発明の第３の実施の形態の構成
を示す。シンクロナスＤＲＡＭでは、特にクロックアク
セスタイムに高速性が要求されるため、データ出力の制
御のみに同期回路を用いた内部クロックを使用し、他の
回路ブロックの制御は通常の入力回路を経てバッファリ
ングした内部クロックを使用するという構成を取ること
が考えられる。
を示す。シンクロナスＤＲＡＭでは、特にクロックアク
セスタイムに高速性が要求されるため、データ出力の制
御のみに同期回路を用いた内部クロックを使用し、他の
回路ブロックの制御は通常の入力回路を経てバッファリ
ングした内部クロックを使用するという構成を取ること
が考えられる。
【００４６】本発明の第３の実施の形態は、かかる構成
を実現するクロック系回路であり、ＣＡＳレーテンシー
を演算する等の処理を行う出力回路制御回路３１０と、
出力回路３１１にのみ同期回路３０８の出力又は同期回
路非動作時用入力回路３０７の出力を、前記第１の実施
の形態と同様に、選択的に入力し制御するセレクタ３０
９′を備えている。これ以外は、通常の入力回路３１２
をクロック信号をチップ内部クロックとして使用する構
成とする。
を実現するクロック系回路であり、ＣＡＳレーテンシー
を演算する等の処理を行う出力回路制御回路３１０と、
出力回路３１１にのみ同期回路３０８の出力又は同期回
路非動作時用入力回路３０７の出力を、前記第１の実施
の形態と同様に、選択的に入力し制御するセレクタ３０
９′を備えている。これ以外は、通常の入力回路３１２
をクロック信号をチップ内部クロックとして使用する構
成とする。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
同期回路の使用・不使用、及び複数の同期回路の使用・
不使用の切り換えを行なう手段を備え、この切り換えを
モードレジスタセットサイクルに決定されたモード信号
により行なう構成としたことにより、同期式メモリが低
周波数で動作時に同期回路自身が消費する余分な電力を
削減することを可能とし、さらに同期式メモリが広い動
作周波数帯域をもつことを可能とするという効果を奏す
る。
同期回路の使用・不使用、及び複数の同期回路の使用・
不使用の切り換えを行なう手段を備え、この切り換えを
モードレジスタセットサイクルに決定されたモード信号
により行なう構成としたことにより、同期式メモリが低
周波数で動作時に同期回路自身が消費する余分な電力を
削減することを可能とし、さらに同期式メモリが広い動
作周波数帯域をもつことを可能とするという効果を奏す
る。
【図１】本発明の第１の実施の形態の構成を示す図であ
る。
る。
【図２】本発明の第１の実施の形態における同期回路非
動作時用入力回路及びセレクタ部の一例を示す図であ
る。
動作時用入力回路及びセレクタ部の一例を示す図であ
る。
【図３】本発明の第１の実施の形態におけるセレクタ部
の別の構成例を示す図である。
の別の構成例を示す図である。
【図４】本発明の第１の実施の形態におけるモード設定
用アドレスデコーダ及びラッチ回路の構成の一例を示す
図である。
用アドレスデコーダ及びラッチ回路の構成の一例を示す
図である。
【図５】本発明の第２の実施の形態の構成を示す図であ
る。
る。
【図６】本発明の第３の実施の形態の構成を示す図であ
る。
る。
【図７】従来技術の構成を示す図である。
【図８】同期回路として用いられるＰＬＬ回路の構成を
示すブロック図である。
示すブロック図である。
【図９】電圧−電流変換回路及び電圧制御発振器の構成
の一例を示す図である。
の一例を示す図である。
【図１０】電圧制御発振器のＬＰＦのレベルに対する発
振周波数の変化を示す図である。
振周波数の変化を示す図である。
【図１１】シンクロナスＤＲＡＭのスペックの一例を示
す図である。
す図である。
１０１、２０１ 入力回路 １０２、２０２ コマンドデコーダ １０３、２０３ アドレスラッチ回路 １０４、２０４ モード設定コマンド １０５、２０５ モード設定用アドレスデコーダ＆ラッ
チ回路 １０６、２０６ 同期回路入力回路 １０７、２０７ 同期回路非動作時入力回路 １０８ 同期回路 １０９ セレクタ ２０８ 同期回路１ ２０８′同期回路２ ２０９ セレクタ１ ２１０ セレクタ２ ３１０ 出力回路制御部 ３１１ 出力回路
チ回路 １０６、２０６ 同期回路入力回路 １０７、２０７ 同期回路非動作時入力回路 １０８ 同期回路 １０９ セレクタ ２０８ 同期回路１ ２０８′同期回路２ ２０９ セレクタ１ ２１０ セレクタ２ ３１０ 出力回路制御部 ３１１ 出力回路
Claims (4)
- 【請求項１】同期回路を具備し、クロック周波数が高く
ＣＡＳレイテンシーが所定値よりも大の時には、前記同
期回路を使用し、クロック周波数が低くＣＡＳレイテン
シーが所定値よりも小の時には前記同期回路を不使用と
する切り換えが行われる半導体記憶装置であって、 前記同期回路を必ずしも必要としない低周波数スペック
では、 モード信号によりユーザが前記同期回路の使用及
び不使用を選択できるようにし、前記同期回路を必要とする高周波数スペックでは、 マス
タスライススイッチまたはヒューズスイッチの設定によ
り、前記同期回路を使用する構成とされてなる、ことを
特徴とする半導体記憶装置。 - 【請求項２】前記同期回路不使用時には、入力回路から
のクロックを内部クロックとして用い、前記同期回路使
用時には、入力回路からのクロックを入力とする前記同
期回路の出力を内部クロックとして用いる、ことを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項３】ＣＡＳレイテンシーのモード信号及び前記
スイッチの設定に基づき、所定値のＣＡＳレイテンシー
である場合に、前記同期回路を活性化する信号を出力す
る手段を備えたことを特徴とする請求項１又は２記載の
半導体記憶装置。 - 【請求項４】前記同期回路の出力クロックと、入力バッ
ファからのクロックとを選択する手段を備え、データ出
力制御回路及びデータ出力回路には、前記同期回路の使
用及び不使用に応じて、前記同期回路からの出力もしく
は前記入力バッファからのクロックが入力される、こと
を特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8175620A JP2924797B2 (ja) | 1996-06-14 | 1996-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8175620A JP2924797B2 (ja) | 1996-06-14 | 1996-06-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH103784A JPH103784A (ja) | 1998-01-06 |
| JP2924797B2 true JP2924797B2 (ja) | 1999-07-26 |
Family
ID=15999278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8175620A Expired - Fee Related JP2924797B2 (ja) | 1996-06-14 | 1996-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924797B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4034886B2 (ja) | 1998-10-13 | 2008-01-16 | 富士通株式会社 | 半導体装置 |
| KR100543934B1 (ko) * | 2000-05-31 | 2006-01-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치 |
| US6658523B2 (en) * | 2001-03-13 | 2003-12-02 | Micron Technology, Inc. | System latency levelization for read data |
| US7161703B2 (en) | 2002-10-30 | 2007-01-09 | Kabushiki Kaisha Toshiba | Image processing system having a storage section being accessed directly |
| JP5687412B2 (ja) * | 2009-01-16 | 2015-03-18 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置 |
-
1996
- 1996-06-14 JP JP8175620A patent/JP2924797B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH103784A (ja) | 1998-01-06 |
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