KR100303777B1 - 지연-펄스-지연을 이용한 지연고정루프 클록발생기 - Google Patents

지연-펄스-지연을 이용한 지연고정루프 클록발생기 Download PDF

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Abstract

본 발명은 클록 발생장치에 관한 것으로, 특히 DDR SDRAM에서 사용되는 DLL(delayed locked loop) 장치에 관한 것으로, 이를 위해 본 발명은 구현하고자 하는 지연시간에 해당하는 펄스폭을 가지는 펄스를 생성하는 펄스발생기; 상기 펄스를 차례로 지연시키는 다수의 지연수단을 포함하는 제1 지연체인; 및 상기 펄스폭에 해당하는 지연시간을 가지는 지연수단의 출력에 응답하여 외부 클록을 지연시키기 위하여 상기 제1 지연체인과 동일한 지연시간을 가지는 제2지연체인을 포함하고, 상기 펄스는 외부 클록이 입력되어 지연된 출력을 제공하는 데이터 패스와 동일한 경로를 가지는 회로를 이용하여 생성되는 것을 특징으로 한다.

Description

지연-펄스-지연을 이용한 지연고정루프 클록발생기
본 발명은 클록 발생장치에 관한 것으로, 특히 DDR SDRAM에서 사용되는 DLL(delayed locked loop) 장치에 관한 것이다.
일반적으로, 메모리 반도체 회로의 각 기능 블록들은 클록에 동기되어 메모리 셀에서 데이터를 읽어 내거나 또는 쓰기동작을 수행하게 된다. 이러한 클록 동기는 클록 발생장치에서 제공되는 클록신호를 사용하여 이루어지게 된다. 또한, 반도체 소자에 클록과 데이터 또는 다른 클록과의 스큐(skew)를 보상하기 위하여 특정 주기를 갖는 클록을 이용하고 있다. 특히, DDR SDRAM에서, 클록에 동기시켜 데이터를 내보내게 되면은 그 클록의 지연 입력에 따른 스큐가 발생하게 된다. 따라서, 이를 보상하기 별도의 내부 클록을 사용하고 있다.
도1을 참조하여 이를 구체적으로 살펴보면 다음과 같다. 클록신호(clk)에 동기시켜 데이터(dout)를 내보내면 td1만큼의 스큐가 발생하게 된다. 이를 보상하기 위해서는 td1만큼 새로운 클록신호에 동기시켜 데이터를 내보낼 수 있는 내부 클록신호가 사용되는데 이것이 DLL클록신호(dll_clock)이다. 따라서, DLL클록신호(dll_clk)에 맞춰서 데이터를 내보내면 도1에 도시된 dout' 처럼 스큐없이 외부 클록신호와 동기되는 결과를 얻을 수 있다.
DLL클록신호(dll_clk)는 외부 클록신호(clock)에 td1만큼 앞서는 클록이지만, 실제로는 외부 클록신호를 td2만큼 지연시켜서 만들게 된다. 즉, td2= tck- td1이므로 뒤쪽에서는 td1만큼 앞선 clock 처럼 보이는 것이다.
그러나, 종래의 DLL은 외부 클록이 입력된 후 상당한 시간(3tck이상)이 지난 이후에야 해당 스큐를 보상하는 내부 클록신호를 생성함으로써 초기 데이터의 지연을 유발하는 문제점을 야기하였다. 또한, 내부 클록신호를 완전히 디지털적으로 생성하지 못하였기 때문에 내부 클록신호를 생성하는데 있어서의 에러 방지를 위한 많은 부가적인 노력이 따랐다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 매우 짧은 록킹(locking) 시간을 가지는 DLL회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 고속 DDR SDRAM을 구현할 수 있는 DLL회로를 제공하는데 그 목적이 있다.
도1은 DLL 클록 생성을 설명하기 위한 클록 파형도.
도2는 본 발명에 따른 DLL 클록 생성을 설명하기 위한 클록 파형도.
도3은 본 발명에 따른 DLL 회로 블록도.
도4는 본 발명의 회로도.
도5는 도4의 부분 확대도.
도6은 도4 및 도5의 쉬프터 회로도.
도7은 도4의 각 신호에 대한 타이밍도.
도8은 도4의 회로 동작 설명을 위한 타이밍도.
도9는 도4의 회로의 시뮬레이션 결과 그래프.
도10 내지 도12는 본 발명에 따른 지연체인의 다른 실시예를 도시한 도면.
도13은 외부 클록 주기를 2배로 한 경우에 있어서의 각 신호 파형도.
도14 및 도15는 본 발명에 따른 지연체인의 또 다른 실시예를 도시한 도면.
도16은 본 발명에 따른 록킹 회로의 다른 실시예를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
40,45: NAND게이트 41,46: 인버터
42: 쉬프터 43: NOR게이트
상기 목적을 달성하기 위하여 본 발명은, 외부로부터 주기(t)의 제1클록을 입력받아 데이터 패스와 동일한 경로를 통해 지연시간(td1)을 갖는 제2클록을 형성하는 제1클록발생기; 상기 제1 및 제2 클록을 입력받아 펄스폭(t-td1)을 갖는 제1제어신호를 형성하는 제어신호 발생기; 및 상기 제1제어신호 및 상기 제1클록을 입력받아 상기 제1제어신호의 펄스폭만큼 지연된 DLL클록을 형성하는 제3클록발생기를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명은, 구현하고자 하는 지연시간에 해당하는 펄스폭을 가지는 펄스를 생성하는 펄스발생기; 상기 펄스를 차례로 지연시키는 다수의 지연수단을 포함하는 제1 지연체인; 및 상기 펄스폭에 해당하는 지연시간을 가지는 지연수단의 출력에 응답하여 외부 클록을 지연시키기 위하여 상기 제1 지연체인과 동일한 지연시간을 가지는 제2지연체인을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
먼저, 도2는 본 발명에 따른 DLL 클록 생성을 설명하기 위한 클록 파형도를 도시하고 있다. 도2에 도시된 바와 같이, 제1클록신호(clk)와 상기 제1클록신호(clk)로부터 생성된 제2클록신호(clk_dout)의 두 클록을 이용하여 td2의 펄스폭을 갖는 제1제어신호(measure)를 생성한다. 제2클록신호(clk_dout)는 데이터(dout)가 출력되는 똑같은 경로(path)를 통해 상기 제1클록신호(clk)를 지연시킨 것으로 데이터 출력과 똑같은 타이밍을 가진다.
상기 제1제어신호(measure) 파형의 펄스폭을 지연체인(delay chain)에 의해 지연된 클록으로 바꿔서 DLL클록신호(dll_clk)를 만든다. 즉, 보상하고자 하는 지연을 펄스로 만들고, 이를 다시 지연 클록으로 바꾸는 지연-펄스-지연 변환 방식을 사용한다.
전술한 도2의 개념을 구체적으로 실현하기 위한 블록도가 도3에 도시되어 있다. 데이터 경로 모델(Dout_Path_Model; 31)은 외부로부터 제1클록신호(clk)를 받아 출력 데이터(dout)와 똑같은 타이밍을 갖는 제2클록신호(clk_dout)를 만들기 위한 기능 블록이다. 제어신호 발생기(32)는 상기 제1 및 제2 클록신호(clk 및 clk_dout)를 입력받아 제1 내지 제3 제어신호(measure, shift 및 shift_reset)를 각각 생성하는데, 도7에 이들 신호의 파형이 도시되어 있다. 또한, DLL 발생기(33)는 상기 제1 내지 제3 제어신호를 각각 입력받아 DLL클록(dll_clk)을 생성한다. 상기 데이터 경로 모델(31)과 제어신호 발생기(32)는 본 발명의 대상이 아니므로 세부 회로는 회로는 생략한다.
한편, 본 발명에 따른 DLL 발생기(33)의 세부 구성이 도4 및 도5에 도시되어 있는데, 도5는 도4의 부분 확대도이다. .
도4를 참조하면, 본 발명에 따른 DLL 발생기(33)는 크게 3 부분(지연체인부, 쉬프트 및 록킹부, 지연체인 복사부)으로 구성된 계층적 구조를 가진다. 이들 각 구성요소가 연결되어 하나의 스테이지를 형성하고, 각 스테이지가 직렬연결된 구조를 가지고 있다.
상기 지연체인부와 쉬프트 및 록킹부는 상기 제1제어신호의 펄스폭을 지연시켜 전파하는 기능을 수행하는 부분으로서, 지연체인과 그것의 각 지연 스테이지의 출력을 저장하고 아래의 3 입력 NOR로 전달하는 쉬프터로 구성되어 있다. 도6에 도시된 바와 같이, 쉬프터는 리셋이 로우레벨인 동안 입력을 받아들여 저장하고, 제2제어신호(shift)가 뜨면 다음 스테이지로 저장한 값을 옮긴다. 한편, 리셋 펄스가 뜨면, 쉬프터의 Ab노드는 하이, A노드는 로우레벨인 상태로 돌아간다. 도4 및 도5의 맨 아래 부분은 맨 위의 지연체인과 똑같은 지연을 갖도록 만들어진 복사지연체인으로 외부 클록이 이 복사지연체인을 통해 얻어지는 것이 DLL클록이 된다.
이를 구체적으로 설명하면, 다수의 스테이지가 직렬로 연결되어 상기 제1제어신호(measure)의 라이징(rising)을 지연시켜 펄스폭을 조절하는 지연체인부가 형성되어 있다. 이 지연체인의 각 스테이지는 2입력 NAND 게이트(40)와 상기 NAND 게이트(40)의 출력을 반전시키는 인버터(41)로 구성되어 있다. 첫 스테이지의 2입력 NAND 게이트(40)는 제1제어신호를 각각 입력받아 그 출력을 인버터(41)로 전달하고, 두 번째 이상의 상위 스테이지의 NAND게이트(40)는 이전의 인버터(41)의 출력과 제1제어신호를 입력받아 부정논리곱한 후 그 결과를 인버터(41)를 통해 반전시킨다.
도8은 상기 지연체인을 통해 하나씩 전파되어 각 스테이지에서 형성된 펄스를 도시하고 있다. 도4의 노드 a1 내지 g1의 출력 파형을 살펴보면, 각 지연체인을 거칠수록 하이레벨로의 천이가 늦어져 결국 펄스폭이 줄어들게 되고 노드 h1 이상의 지연 스테이지에서는 하이레벨이 나타나지 않고 있다. 즉, 제1제어신호 파형은 지연체인 전체를 인에이블/디스인에이블 하면서 각 스테이지의 첫 스테이지부터 차례로 전파되게 된다. 제1제어신호가 로우레벨 일때는 모든 스테이지의 지연출력(a1 내지 I1...)은 모두 로우레벨을 갖는다. 이와는 달리, 상기 제1제어신호가 하이레벨일 경우 지연체인이 인에이블되며, 동시에 하이레벨 신호가 지연체인을 통해 전파되므로 도8과 같이 각 스테이지의 출력단(a1, b1,...)은 차례로 하이레벨로 천이하게 된다.
제1제어신호가 로우레벨로 떨어지면 지연체인은 다시 모두 로우로 리셋(reset) 된다. 따라서, 제1제어신호가 하이레벨인 동안만 지연체인을 통해 하이레벨이 전파되므로, 예를 들어, 도8에서와 같이 주어진 펄스 내에서는 g1출력단(9번째 스테이지) 까지만 하이레벨이 전파되고 h1출력단부터는 계속 로우레벨로 남아 있게 된다.
한편, 각 스테이지는 해당 스테이지의 인버터(41) 출력, 제2 및 제3 제어신호(shift 및 shift_reset) 각각 입력받는 쉬프터(42)와, 외부 클록(clk), 상기 쉬프터(42)의 출력 및 다음 스테이지의 쉬프터(42)의 출력을 부정논리합하는 NOR게이트(43)와, 상기 NOR게이트(43)의 출력을 반전시키는 인버터(44)로 이루어진다.
상기 쉬프터(42)의 세부구성이 도6에 도시되어 있다. 도6에 도시된 바와 같이, 상기 쉬프터(42)는 지연체인의 출력과 상기 제3제어신호를 입력받는 R-S 래치회로를 포함하고 있다. 입력(지연체인의 출력)이 로우일 경우 R-S 래치회로는 이전의 리셋값을 그냥 저장하고 있게 되지만, 입력으로 하이 펄스가 들어오면 R-S 래치회로는 리셋된 값과 반대값을 갖게 된다. 따라서, 제1제어신호가 로우로 떨어진 후 도8과 같이 쉬프트 펄스를 가하면 쉬프터(42)의 출력(outb)(노드 a2, b2, ..., f2, g2, h2, l2, ...)은 제1제어신호의 지연체인 중 하이레벨이 통과한 부분과 그렇지 못한 부분이 다르게 나오게 된다. 한편, 쉬프터(42)의 타 출력(out)은 반대 위상을 가지게 된다.
한편, 쉬프터(42)의 두 출력(out 및 outb)은 3-입력-NOR게이트(43)로 입력된다. 이 3-입력-NOR게이트(43)를 통해 외부 클록(clk)이 나갈 수 있느냐 없느냐는 이 두 입력 값에 따라 정해진다. 도4 및 도5의 원 표시한 3-입력-NOR게이트(43)만이 클록신호(clk)를 통과시킬 수 있게 되는데, 이 지점은 앞서 제1제어신호(measure)가 하이인 동안 하이레벨이 전파되었던 끝 지점(7번째 스테이지)이 된다. 도4에서 1-6 번째 스테이지의 NOR게이트(43)의 입력 값들을 살펴보면, 바로 다음 스테이지에 위치한 쉬프트로부터 하이레벨 출력(out)을 입력받기 때문에 노드(a3 내지 f3)는 클록(clk) 값과는 무관하게 항상 하이레벨을 출력하게 되어 클록전파가 이루어지지 않게 된다. 또한, 8번째 스테이지 이상의 NOR게이트(43)는 바로 다음 스테이지에 위치한 쉬프트로부터 로우레벨 출력(out)을 입력받지만 도8의 타이밍도에 도시된 바와 같이 쉬프터(42)의 출력(outb)이 하이레벨이기 때문에 클록(clk) 값과는 무관하게 항상 하이레벨을 출력하게 되어 클록전파가 이루어지지 않게 된다. 결국, 7번째 스테이지에 위치한 NOR게이트(43)만이 클록을 전파하게 된다. 즉, 7번째 스테이지의 NOR게이트(43)는 외부클록(clk), 로우레벨의 쉬프터 출력(노드 g2) 및 바로 다음 스테이지에 위치한 로우레벨의 쉬프터 출력(out)을 받기 때문에 클록 전파가 이루어지게 된다.
따라서, 이 지점으로부터 들어간 외부 클록은 제1제어신호(measure)의 펄스 폭에 의해 설정된 같은 수의 지연체인을 통과하므로 DLL클록(dll_clk)은 제1제어신호(measure) 펄스폭만큼 즉, td2만큼 클록이 지연되게 된다.
도9는 도4의 회로의 시뮬레이션 결과를 나타낸 그래프이다. DLL이 동작한 지 3클록 후부터 DLL클록을 얻을 수 있다. 이 DLL클록은, 전술한 바와 같이 외부 클록과 쉬프터의 출력(dout) 간의 지연 차에 해당하는 제1제어신호(measure) 펄스의 폭에 해당하는 만큼 외부 클록을 지연체인으로 통과시켜 지연시킨 것이다.
본 발명의 가장 중요한 부분은 펄스폭을 지연체인으로 바꾸는 부분이다. 이는 지연체인의 구성과 입력 신호에 의해 다양화될 수 있는데, 도 10 내지 도15에 다양한 실시예를 도시하였다.
도10은 각 스테이지의 지연체인의 NAND 게이트와 인버터의 순서를 바꾼 것으로 도4의 지연체인과 동일한 기능을 수행한다.
도11 및 도12는 NAND 게이트 대신 NOR 게이트를 사용한 것으로, 이 때는 제1제어신호(measure)가 반전된 신호를 입력한다. 또한, 이 경우는 가 하이레벨일 때 지연체인이 모두 하이 출력을 가지면서 디스에에이블 되고, 가 로우 일때 로우가 전파된다. 따라서, 쉬프터 및 록킹 부분도 등가적으로 바꾸면 된다.
상기 전술한 본 발명은 매 클록마다 제1제어신호(measure)를 만드는 경우이다. 이와는 달리, 2클록마다 상기 제1제어신호(measure)를 만들어 써도 문제없다. 도13에 이 때의 파형을 도시하였다. 즉, 클록(clk2)와 클록(clk_dout2)는 각각 클록(clk)와 클록(clk_dout)의 2배 주기를 갖는다. 따라서, 이 두 펄스로 만든 제1제어신호(measure2) 역시 2배의 주기를 갖게 된다. 제2 및 제3제어신호(shift 및 shift_reset) 역시 같은 식으로 만든다. 이를 이용해서 도14에 도시된 바와같은 지연체인이 사용될 수 있으며, 전술한 변형(도10 내지 도12) 역시 가능하다.
한편, 도15와같이 제1제어신호(measure2) 대신 클록(clk2)와 클록(clk_dout2)을 쓰는 것 역시 가능하다. 이는 도13의 파형에서 보듯이 "measure2 = clk2 AND clk_dou2"라는 논리식이 성립하기 때문이다. 또한, "measure2/ = clk2/ OR clk_dou2/" 라는 논리식 역시 성립하므로 measure2로 가능한 회로는 clk2/와 clk_dout2/로도 가능하다. 따라서, 도10 내지 도12의 변형 역시 가능하다.
같은 원리로 주기가 4배, 또한 그 이상으로 할 수도 있다. 끝으로, 3 입력 NOR 게이트 구성된 록킹은 입력의 배치를 바꿔서 도16과 같이 3입력 NAND 게이트로 등가적으로 변경할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와같이 이루어지는 본 발명은 클록과 데이터, 또는 클록과 다른 클록 간의 스큐를 보상하기 위한 클록 발생 장치로서 DDR SDRAM에서는 tAC를 만족시킬 수 있어 완전 디지털 방식의 빠른 DLL 록킹을 가능하게 하는 효과가 있다.

Claims (7)

  1. 외부로부터 주기(t)의 제1클록을 입력받아 데이터 패스와 동일한 경로를 통해 지연시간(td1)을 갖는 제2클록을 형성하는 제1클록발생기;
    상기 제1 및 제2 클록을 입력받아 펄스폭(t-td1)을 갖는 제1제어신호를 형성하는 제어신호 발생기; 및
    상기 제1제어신호 및 상기 제1클록을 입력받아 상기 제1제어신호의 펄스폭만큼 지연된 DLL클록을 형성하는 제3클록발생기를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 DLL 클록발생기.
  2. 제1항에 있어서,
    상기 제어신호 발생기는 상기 제1제어신호를 쉬프팅 시키기 위한 제2 및 제3제어신호를 발생하는 것을 특징으로 하는 반도체 소자의 DLL 클록발생기.
  3. 제2항에 있어서,
    상기 제3클록발생기는 다수의 스테이지를 포함하여 이루어지고,
    상기 각 스테이지는,
    상기 제1제어신호를 입력받아 소정의 시간만큼 차례로 지연시키는 제1지연체인;
    상기 제1지연체인의 출력을 입력받아 상기 제2 및 제3 제어신호에 응답하여 상기 제1제어신호를 쉬프팅시켜 제1 및 제2 출력을 생성하는 쉬프터;
    상기 쉬프터의 제1출력, 상기 제1클록 및 다음 스테이지에 위치한 쉬프터의 제2출력을 입력받아 상기 제1클록에 상응하는 제3클록을 전파하는 로직 연산수단; 및
    상기 제1지연체인과 동일한 지연시간을 가지고 상기 제3클록을 지연시키는 제2지연체인을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 DLL 클록발생기.
  4. 제3항에 있어서,
    상기 제1지연체인은, 상기 제1제어신호의 라이징 엣지만을 지연시켜 상기 제1제어신호의 펄스폭을 줄이는 것을 특징으로 하는 반도체 소자의 DLL 클록발생기.
  5. 제3항에 있어서,
    상기 제1제어신호는 제1클록의 n(n은 2 이상의 정수)배주기를 가지는 제4클록과 제2클록의 n배주기를 가지는 제5클록을 이용하여 생성되는 것을 특징으로 하는 반도체 소자의 DLL 클록발생기.
  6. 구현하고자 하는 지연시간에 해당하는 펄스폭을 가지는 펄스를 생성하는 펄스발생기;
    상기 펄스를 차례로 지연시키는 다수의 지연수단을 포함하는 제1 지연체인; 및
    상기 펄스 폭에 해당하는 지연시간을 가지는 지연수단의 출력에 응답하여 외부 클록을 지연시키기 위하여 상기 제1 지연체인과 동일한 지연시간을 가지는 제2지연체인을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 DLL 클록발생기.
  7. 제6항에 있어서,
    상기 펄스는 외부 클록이 입력되어 지연된 출력을 제공하는 데이터 패스와 동일한 경로를 가지는 회로를 이용하여 생성되는 것을 특징으로 하는 반도체 소자의 DLL 클록발생기.
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