JPH1186552A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1186552A JPH1186552A JP9239919A JP23991997A JPH1186552A JP H1186552 A JPH1186552 A JP H1186552A JP 9239919 A JP9239919 A JP 9239919A JP 23991997 A JP23991997 A JP 23991997A JP H1186552 A JPH1186552 A JP H1186552A
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Abstract
(57)【要約】
【課題】 出力データ間に存在する無効なデータ領域を
削減して有効なデータ幅を確保（ウインドウ幅を拡大）
し得るアクセス・パス回路を備えた半導体記憶装置を提
供すること。 【解決手段】 この半導体記憶装置では、外部から入力
される基準電圧Ｖref に基づいたクロック信号ＣＬＫに
同期して連続的にデータを入出力するアクセス・パス回
路（初段回路２，１ショットパルス発生回路３，Ｄ−ラ
ッチ回路４）内での電圧依存の影響を防ぐため、メモリ
セルアレイ１のデータを出力する際、電圧変換回路５で
外部から印加された電源電圧ＶCCを変換した定電圧源と
しての内部定電圧ＶBOOTをアクセス・パス回路に印加す
ると共に、この内部定電圧ＶBOOTに従ってメモリセルア
レイ１からのデータの出力を行っているため、Ｄ−ラッ
チ回路４における出力データ間に存在していた無効なデ
ータ領域が削減される。
削減して有効なデータ幅を確保（ウインドウ幅を拡大）
し得るアクセス・パス回路を備えた半導体記憶装置を提
供すること。 【解決手段】 この半導体記憶装置では、外部から入力
される基準電圧Ｖref に基づいたクロック信号ＣＬＫに
同期して連続的にデータを入出力するアクセス・パス回
路（初段回路２，１ショットパルス発生回路３，Ｄ−ラ
ッチ回路４）内での電圧依存の影響を防ぐため、メモリ
セルアレイ１のデータを出力する際、電圧変換回路５で
外部から印加された電源電圧ＶCCを変換した定電圧源と
しての内部定電圧ＶBOOTをアクセス・パス回路に印加す
ると共に、この内部定電圧ＶBOOTに従ってメモリセルア
レイ１からのデータの出力を行っているため、Ｄ−ラッ
チ回路４における出力データ間に存在していた無効なデ
ータ領域が削減される。
Description
【０００１】
【発明の属する技術分野】本発明は、主として外部から
入力されるクロック信号に同期して連続的にデータを入
出力するアクセス・パス回路を備えた半導体記憶装置で
あって、詳しくはバーストモードを有する半導体記憶装
置に関する。
入力されるクロック信号に同期して連続的にデータを入
出力するアクセス・パス回路を備えた半導体記憶装置で
あって、詳しくはバーストモードを有する半導体記憶装
置に関する。
【０００２】
【従来の技術】従来、この種のアクセス・パス回路を備
えた半導体記憶装置としては、例えば図２に示すような
ものが挙げられる。ここでのアクセス・パス回路は、初
段回路２，１ショットパルス発生回路３，及びＤ−ラッ
チ回路４から成るもので、外部からの入力として、所定
の基準電圧Ｖref に基づいたシンクロナス・ダイナミッ
ク・ランダムアクセスメモリ（以下、ＳＤＲＡＭとす
る）のクロック信号ＣＬＫを入力し、このクロック信号
ＣＬＫに同期してデータを入出力するまでの時間推移を
伴うアクセスに関わる回路であり、外部から電源電圧Ｖ
ccが印加されるようになっている。
えた半導体記憶装置としては、例えば図２に示すような
ものが挙げられる。ここでのアクセス・パス回路は、初
段回路２，１ショットパルス発生回路３，及びＤ−ラッ
チ回路４から成るもので、外部からの入力として、所定
の基準電圧Ｖref に基づいたシンクロナス・ダイナミッ
ク・ランダムアクセスメモリ（以下、ＳＤＲＡＭとす
る）のクロック信号ＣＬＫを入力し、このクロック信号
ＣＬＫに同期してデータを入出力するまでの時間推移を
伴うアクセスに関わる回路であり、外部から電源電圧Ｖ
ccが印加されるようになっている。
【０００３】この半導体記憶装置には、アクセス・パス
回路以外にデータを記憶したメモリセルアレイ１と、外
部から印加された電源電圧Ｖccを内部定電圧ＶBOOTに変
換し、この内部定電圧ＶBOOTに従ってデータを出力する
電圧変換回路５とが備えられている。即ち、ここでは電
源変換回路５及びメモリセルアレイ１の間にＤ−ラッチ
回路４が設置された構成となっている。
回路以外にデータを記憶したメモリセルアレイ１と、外
部から印加された電源電圧Ｖccを内部定電圧ＶBOOTに変
換し、この内部定電圧ＶBOOTに従ってデータを出力する
電圧変換回路５とが備えられている。即ち、ここでは電
源変換回路５及びメモリセルアレイ１の間にＤ−ラッチ
回路４が設置された構成となっている。
【０００４】図３は、この半導体記憶装置におけるアク
セス・パス回路の入出力処理動作を説明するために示し
たタイミングチャートである。ここでは、ＳＤＲＡＭの
バースト長をＤ−ラッチ回路４に設定し、メモリセルア
レイ１の或る特定のアドレスからデータを出力する場合
において、外部から入力されるクロック信号ＣＬＫと、
電圧変換回路５の後段の図示しない出力トランジスタの
ＤＱピンから出力される出力データ信号ＤＱとの対比を
示している。
セス・パス回路の入出力処理動作を説明するために示し
たタイミングチャートである。ここでは、ＳＤＲＡＭの
バースト長をＤ−ラッチ回路４に設定し、メモリセルア
レイ１の或る特定のアドレスからデータを出力する場合
において、外部から入力されるクロック信号ＣＬＫと、
電圧変換回路５の後段の図示しない出力トランジスタの
ＤＱピンから出力される出力データ信号ＤＱとの対比を
示している。
【０００５】即ち、クロック信号ＣＬＫが初期的に入力
された時刻Ｔ０の後の時刻Ｔ１，Ｔ２，Ｔ３，Ｔ４にお
いてクロック信号ＣＬＫの立ち上がりエッジから出力デ
ータ信号ＤＱがＤＱピンより出力されるまでの時間（ｔ
ＡＣ）、及び時刻Ｔ２，Ｔ３，Ｔ４，Ｔ５においてクロ
ック信号ＣＬＫの立ち上がりエッジから出力データ信号
ＤＱを保持している時間（ｔＯＨ）は、アクセス・パス
回路にクロック信号ＣＬＫが入力され、その立ち上がり
エッジをトリガーにすることによってメモリセルアレイ
１より出力されたデータをＤ−ラッチ回路４を用いて外
部への出力を制御することによって確保されるようにな
っている。尚、図中の時刻Ｔ５の時間（ｔＨＺ）は時間
（ｔＡＣ）に対応する同じ時間であり、Ｈｉ−Ｚは出力
終了であることを示す。
された時刻Ｔ０の後の時刻Ｔ１，Ｔ２，Ｔ３，Ｔ４にお
いてクロック信号ＣＬＫの立ち上がりエッジから出力デ
ータ信号ＤＱがＤＱピンより出力されるまでの時間（ｔ
ＡＣ）、及び時刻Ｔ２，Ｔ３，Ｔ４，Ｔ５においてクロ
ック信号ＣＬＫの立ち上がりエッジから出力データ信号
ＤＱを保持している時間（ｔＯＨ）は、アクセス・パス
回路にクロック信号ＣＬＫが入力され、その立ち上がり
エッジをトリガーにすることによってメモリセルアレイ
１より出力されたデータをＤ−ラッチ回路４を用いて外
部への出力を制御することによって確保されるようにな
っている。尚、図中の時刻Ｔ５の時間（ｔＨＺ）は時間
（ｔＡＣ）に対応する同じ時間であり、Ｈｉ−Ｚは出力
終了であることを示す。
【０００６】具体的に云えば、この半導体記憶装置にお
いてメモリセルアレイ１のデータを出力する場合、クロ
ック信号ＣＬＫの振幅を初段回路２でフルスイング（０
〜３．３Ｖ）に増幅して増幅クロック信号として出力
し、１ショットパルス発生回路３で増幅クロック信号に
基づいて１ショットパルスを発生させ、Ｄ−ラッチ回路
４において１ショットパルスの立ち上がりエッジをトリ
ガーにしてメモリセルアレイ１のデータを取り込む。Ｄ
−ラッチ回路４で取り込まれたデータは、電圧変換回路
５で電源電圧Ｖccの電圧レベルがハイレベルのときに
４．５Ｖに昇圧されて出力トランジスタのゲートへ入力
され、出力トランジスタのＤＱピンから０〜３．３Ｖの
出力データ信号ＤＱが出力される。
いてメモリセルアレイ１のデータを出力する場合、クロ
ック信号ＣＬＫの振幅を初段回路２でフルスイング（０
〜３．３Ｖ）に増幅して増幅クロック信号として出力
し、１ショットパルス発生回路３で増幅クロック信号に
基づいて１ショットパルスを発生させ、Ｄ−ラッチ回路
４において１ショットパルスの立ち上がりエッジをトリ
ガーにしてメモリセルアレイ１のデータを取り込む。Ｄ
−ラッチ回路４で取り込まれたデータは、電圧変換回路
５で電源電圧Ｖccの電圧レベルがハイレベルのときに
４．５Ｖに昇圧されて出力トランジスタのゲートへ入力
され、出力トランジスタのＤＱピンから０〜３．３Ｖの
出力データ信号ＤＱが出力される。
【０００７】
【発明が解決しようとする課題】上述したアクセス・パ
ス回路を備えた半導体記憶装置の場合、Ｄ−ラッチ回路
によって１ショットパルスの立ち上がりエッジでデータ
を出力し、次の立ち上がりエッジまで保持しているが、
例えば図３を参照すれば、出力データ信号ＤＱとしての
出力データＱ１，Ｑ２，Ｑ３から次の出力データＱ２，
Ｑ３，Ｑ４にデータが切り替わるとき、時間（ｔＡＣ）
と時間（ｔＯＨ）とには差があり、しかもｔＡＣ＞ｔＯ
Ｈなる関係が成立しているため、出力データ間に無効な
データ領域が存在してしまうという問題がある。
ス回路を備えた半導体記憶装置の場合、Ｄ−ラッチ回路
によって１ショットパルスの立ち上がりエッジでデータ
を出力し、次の立ち上がりエッジまで保持しているが、
例えば図３を参照すれば、出力データ信号ＤＱとしての
出力データＱ１，Ｑ２，Ｑ３から次の出力データＱ２，
Ｑ３，Ｑ４にデータが切り替わるとき、時間（ｔＡＣ）
と時間（ｔＯＨ）とには差があり、しかもｔＡＣ＞ｔＯ
Ｈなる関係が成立しているため、出力データ間に無効な
データ領域が存在してしまうという問題がある。
【０００８】このように時間（ｔＡＣ）と時間（ｔＯ
Ｈ）とにバラツキが生じる理由は、アクセス・パス回路
を構成する初段回路，１ショットパルス発生回路，及び
Ｄ−ラッチ回路に印加される電圧が外部からの電源電圧
Ｖccであり、この電源電圧Ｖccが具体的には３．３Ｖ±
１０％と推奨条件が最大０．６Ｖの電位差を生じている
ことによる。
Ｈ）とにバラツキが生じる理由は、アクセス・パス回路
を構成する初段回路，１ショットパルス発生回路，及び
Ｄ−ラッチ回路に印加される電圧が外部からの電源電圧
Ｖccであり、この電源電圧Ｖccが具体的には３．３Ｖ±
１０％と推奨条件が最大０．６Ｖの電位差を生じている
ことによる。
【０００９】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、出力データ間に存
在する無効なデータ領域を削減して有効なデータ幅を確
保（ウインドウ幅を拡大）し得るアクセス・パス回路を
備えた半導体記憶装置を提供することにある。
なされたもので、その技術的課題は、出力データ間に存
在する無効なデータ領域を削減して有効なデータ幅を確
保（ウインドウ幅を拡大）し得るアクセス・パス回路を
備えた半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明によれば、外部か
ら入力される所定の基準電圧に基づいたクロック信号に
同期して連続的にデータを入出力するアクセス・パス回
路を備えた半導体記憶装置であって、アクセス・パス回
路に供給する電源を外部から印加された電源電圧に基づ
いて装置内部で生成した定電圧源とした半導体記憶装置
が得られる。
ら入力される所定の基準電圧に基づいたクロック信号に
同期して連続的にデータを入出力するアクセス・パス回
路を備えた半導体記憶装置であって、アクセス・パス回
路に供給する電源を外部から印加された電源電圧に基づ
いて装置内部で生成した定電圧源とした半導体記憶装置
が得られる。
【００１１】又、本発明によれば、上記半導体記憶装置
において、データを記憶したメモリセルアレイと、電源
電圧を定電圧源としての内部定電圧に変換すると共に、
該内部定電圧に従ってデータを出力する電圧変換回路と
を備えた半導体記憶装置が得られる。
において、データを記憶したメモリセルアレイと、電源
電圧を定電圧源としての内部定電圧に変換すると共に、
該内部定電圧に従ってデータを出力する電圧変換回路と
を備えた半導体記憶装置が得られる。
【００１２】更に、本発明によれば、上記半導体記憶装
置において、アクセス・パス回路は、内部定電圧が印加
されてクロック信号の振幅を増幅して増幅クロック信号
を出力する初段回路と、内部定電圧が印加されて増幅ク
ロック信号に基づいて１ショットパルスを発生する１シ
ョットパルス発生回路と、内部定電圧が印加されて該内
部定電圧に変換されたデータを１ショットパルスに基づ
いてラッチするラッチ回路とを含む半導体記憶装置が得
られる。
置において、アクセス・パス回路は、内部定電圧が印加
されてクロック信号の振幅を増幅して増幅クロック信号
を出力する初段回路と、内部定電圧が印加されて増幅ク
ロック信号に基づいて１ショットパルスを発生する１シ
ョットパルス発生回路と、内部定電圧が印加されて該内
部定電圧に変換されたデータを１ショットパルスに基づ
いてラッチするラッチ回路とを含む半導体記憶装置が得
られる。
【００１３】加えて、本発明によれば、上記半導体記憶
装置において、電圧変換回路は、電源電圧の電圧レベル
がハイレベルのときにデータを内部定電圧として所定の
電圧値に昇圧する半導体記憶装置が得られる。
装置において、電圧変換回路は、電源電圧の電圧レベル
がハイレベルのときにデータを内部定電圧として所定の
電圧値に昇圧する半導体記憶装置が得られる。
【００１４】又、本発明によれば、上記何れかの半導体
記憶装置において、ラッチ回路は、１ショットパルスの
立ち上がりエッジをトリガーにして電圧レベルがロウレ
ベルのときに零電圧値とし、ハイレベルのときに所定の
電圧値としてデータを出力する半導体記憶装置が得られ
る。
記憶装置において、ラッチ回路は、１ショットパルスの
立ち上がりエッジをトリガーにして電圧レベルがロウレ
ベルのときに零電圧値とし、ハイレベルのときに所定の
電圧値としてデータを出力する半導体記憶装置が得られ
る。
【００１５】更に、本発明によれば、上記半導体記憶装
置において、零電圧値又は所定の電圧値とされたデータ
を入力するゲートを含むと共に、電圧レベルがロウレベ
ルのときに零電圧値とし、ハイレベルのときに該所定の
電圧値よりも降下された定電圧値としてＤＱピンより該
データを出力する出力トランジスタを備えた半導体記憶
装置が得られる。
置において、零電圧値又は所定の電圧値とされたデータ
を入力するゲートを含むと共に、電圧レベルがロウレベ
ルのときに零電圧値とし、ハイレベルのときに該所定の
電圧値よりも降下された定電圧値としてＤＱピンより該
データを出力する出力トランジスタを備えた半導体記憶
装置が得られる。
【００１６】
【発明の実施の形態】以下に実施例を挙げ、本発明の半
導体記憶装置について、図面を参照して詳細に説明す
る。
導体記憶装置について、図面を参照して詳細に説明す
る。
【００１７】図１は、本発明の一実施例に係るアクセス
・パス回路を備えた半導体記憶装置の基本構成を示した
回路ブロック図である。この半導体記憶装置の場合も、
基本構成としては図２に示した従来装置と同様に、初段
回路２，１ショットパルス発生回路３，及びＤ−ラッチ
回路４から成るアクセス・パス回路と、このアクセス・
パス回路以外にデータを記憶したメモリセルアレイ１
と、外部からの電源電圧Ｖccを内部定電圧ＶBOOTに変換
する電圧変換回路５とを備えている。
・パス回路を備えた半導体記憶装置の基本構成を示した
回路ブロック図である。この半導体記憶装置の場合も、
基本構成としては図２に示した従来装置と同様に、初段
回路２，１ショットパルス発生回路３，及びＤ−ラッチ
回路４から成るアクセス・パス回路と、このアクセス・
パス回路以外にデータを記憶したメモリセルアレイ１
と、外部からの電源電圧Ｖccを内部定電圧ＶBOOTに変換
する電圧変換回路５とを備えている。
【００１８】但し、ここでは、アクセス・パス回路を回
路内での電圧依存の影響を防ぎ、外部からの入力として
所定の基準電圧Ｖref に基づいたＳＤＲＡＭのクロック
信号ＣＬＫを入力し、このクロック信号ＣＬＫに同期し
てデータを連続的に入出力する構成とするため、電圧変
換回路５は、電源電圧Ｖccから変換した内部定電圧Ｖ
BOOTを定電圧源としてアクセス・パス回路に印加すると
共に、この内部定電圧ＶBOOTに従ってメモリセルアレイ
１からのデータを即時に出力するようになっている。こ
のため、この半導体記憶装置では電源変換回路５がメモ
リセルアレイ１及びＤ−ラッチ回路４の間に設置された
構成になっている。
路内での電圧依存の影響を防ぎ、外部からの入力として
所定の基準電圧Ｖref に基づいたＳＤＲＡＭのクロック
信号ＣＬＫを入力し、このクロック信号ＣＬＫに同期し
てデータを連続的に入出力する構成とするため、電圧変
換回路５は、電源電圧Ｖccから変換した内部定電圧Ｖ
BOOTを定電圧源としてアクセス・パス回路に印加すると
共に、この内部定電圧ＶBOOTに従ってメモリセルアレイ
１からのデータを即時に出力するようになっている。こ
のため、この半導体記憶装置では電源変換回路５がメモ
リセルアレイ１及びＤ−ラッチ回路４の間に設置された
構成になっている。
【００１９】即ち、この半導体記憶装置では、メモリセ
ルアレイ１のデータを出力する際、電圧変換回路５で外
部から印加された電源電圧ＶCCを変換した定電圧源とし
ての内部定電圧ＶBOOTをアクセス・パス回路に印加する
と共に、この内部定電圧ＶBOOTに従ってメモリセルアレ
イ１からのデータの出力を行っているため、Ｄ−ラッチ
回路４における出力データ間に存在していた無効なデー
タ領域が削減され、バーストモードが構築されるものと
なる。
ルアレイ１のデータを出力する際、電圧変換回路５で外
部から印加された電源電圧ＶCCを変換した定電圧源とし
ての内部定電圧ＶBOOTをアクセス・パス回路に印加する
と共に、この内部定電圧ＶBOOTに従ってメモリセルアレ
イ１からのデータの出力を行っているため、Ｄ−ラッチ
回路４における出力データ間に存在していた無効なデー
タ領域が削減され、バーストモードが構築されるものと
なる。
【００２０】具体的に云えば、この半導体記憶装置にお
いてメモリセルアレイ１のデータを出力する場合、クロ
ック信号ＣＬＫの振幅を所定の電圧値４．５Ｖの内部定
電圧ＶBOOTが印加された初段回路２でフルスイング（０
〜３．３Ｖ）に増幅して増幅クロック信号として出力
し、４．５Ｖが印加された１ショットパルス発生回路３
で増幅クロック信号に基づいて１ショットパルスを発生
させる。
いてメモリセルアレイ１のデータを出力する場合、クロ
ック信号ＣＬＫの振幅を所定の電圧値４．５Ｖの内部定
電圧ＶBOOTが印加された初段回路２でフルスイング（０
〜３．３Ｖ）に増幅して増幅クロック信号として出力
し、４．５Ｖが印加された１ショットパルス発生回路３
で増幅クロック信号に基づいて１ショットパルスを発生
させる。
【００２１】そこで、メモリセルアレイ１のデータは、
電圧変換回路５で電源電圧ＶCCの電圧レベルがハイレベ
ルのときに４．５Ｖに昇圧される。４．５Ｖが印加され
たＤ−ラッチ回路４では、１ショットパルスの立ち上が
りエッジをトリガーにして電圧レベルがロウレベルのと
きに０Ｖとし、ハイレベルのときに４．５Ｖとしてデー
タを出力する。Ｄ−ラッチ回路４から出力されたデータ
は出力トランジスタのゲートへ入力され、出力トランジ
スタでは電圧レベルがロウレベルのときに０Ｖとし、ハ
イレベルのときに４．５Ｖよりも電圧降下された定電圧
値３．３ＶとしてＤＱピンからデータ（出力データ信号
ＤＱ）を出力する。
電圧変換回路５で電源電圧ＶCCの電圧レベルがハイレベ
ルのときに４．５Ｖに昇圧される。４．５Ｖが印加され
たＤ−ラッチ回路４では、１ショットパルスの立ち上が
りエッジをトリガーにして電圧レベルがロウレベルのと
きに０Ｖとし、ハイレベルのときに４．５Ｖとしてデー
タを出力する。Ｄ−ラッチ回路４から出力されたデータ
は出力トランジスタのゲートへ入力され、出力トランジ
スタでは電圧レベルがロウレベルのときに０Ｖとし、ハ
イレベルのときに４．５Ｖよりも電圧降下された定電圧
値３．３ＶとしてＤＱピンからデータ（出力データ信号
ＤＱ）を出力する。
【００２２】図３を参照すれば、ＳＤＲＡＭのバースト
長をＤ−ラッチ回路４に設定し、メモリセルアレイ１の
或る特定のアドレスからデータを出力する場合、クロッ
ク信号（ＣＬＫ）の立ち上がりエッジに同期して出力デ
ータＱ１，Ｑ２，Ｑ３，Ｑ４が連続して出力される。
長をＤ−ラッチ回路４に設定し、メモリセルアレイ１の
或る特定のアドレスからデータを出力する場合、クロッ
ク信号（ＣＬＫ）の立ち上がりエッジに同期して出力デ
ータＱ１，Ｑ２，Ｑ３，Ｑ４が連続して出力される。
【００２３】この半導体記憶装置では、出力データＱ１
が時刻Ｔ１においてクロック信号（ＣＬＫ）の立ち上が
りエッジから最低でも時間（ｔＡＣ）後にＤＱピンより
出力される。又、出力データＱ１は時刻Ｔ２においてク
ロック信号（ＣＬＫ）の立ち上がりエッジから少なくと
も時間（ｔＯＨ）の間は保持され、時間（ｔＡＣ）後に
は出力データＱ２がＤＱピンより出力される。
が時刻Ｔ１においてクロック信号（ＣＬＫ）の立ち上が
りエッジから最低でも時間（ｔＡＣ）後にＤＱピンより
出力される。又、出力データＱ１は時刻Ｔ２においてク
ロック信号（ＣＬＫ）の立ち上がりエッジから少なくと
も時間（ｔＯＨ）の間は保持され、時間（ｔＡＣ）後に
は出力データＱ２がＤＱピンより出力される。
【００２４】このとき、ＡＣパス回路に印加する電圧を
内部定電圧ＶBOOTとすると共に、メモリセルアレイ１か
ら出力されるデータを内部変換回路５で内部定電圧Ｖ
BOOTに従って出力しているため、アクセス・パス回路内
での電圧依存の影響が防止され、時間（ｔＯＨ）を延ば
して出力データ間に生じた無効なデータ領域を削減する
ことができる。この結果、装置内部でアドレスを増加さ
せて連続的にデータを読み出すとき、データの出力保持
状態が切れてから次のデータが出力されるまでの時間に
生じる無効なデータ領域が削除されることにより、出力
データの切り替えを高速に制御することが可能になる。
内部定電圧ＶBOOTとすると共に、メモリセルアレイ１か
ら出力されるデータを内部変換回路５で内部定電圧Ｖ
BOOTに従って出力しているため、アクセス・パス回路内
での電圧依存の影響が防止され、時間（ｔＯＨ）を延ば
して出力データ間に生じた無効なデータ領域を削減する
ことができる。この結果、装置内部でアドレスを増加さ
せて連続的にデータを読み出すとき、データの出力保持
状態が切れてから次のデータが出力されるまでの時間に
生じる無効なデータ領域が削除されることにより、出力
データの切り替えを高速に制御することが可能になる。
【００２５】
【発明の効果】以上に述べた通り、本発明の半導体記憶
装置によれば、アクセス・パス回路内での電圧依存の影
響を防ぐため、ｔＡＣ回路の印加する電圧を装置内部の
電圧変換回路により外部から入力される電源電圧から変
換して得た内部定電圧に置き換えるようにし、メモリセ
ルアレイから出力されるデータを電圧変換回路で即時に
内部定電圧にして出力するようにしているので、装置内
部でアドレスを増加させて連続的にデータを読み出す
際、データの出力保持状態が切れてから次のデータが出
力されるまでの時間に生じる無効なデータ領域が削除さ
れることになり、結果として出力データの切り替えを高
速に制御することが可能になる。
装置によれば、アクセス・パス回路内での電圧依存の影
響を防ぐため、ｔＡＣ回路の印加する電圧を装置内部の
電圧変換回路により外部から入力される電源電圧から変
換して得た内部定電圧に置き換えるようにし、メモリセ
ルアレイから出力されるデータを電圧変換回路で即時に
内部定電圧にして出力するようにしているので、装置内
部でアドレスを増加させて連続的にデータを読み出す
際、データの出力保持状態が切れてから次のデータが出
力されるまでの時間に生じる無効なデータ領域が削除さ
れることになり、結果として出力データの切り替えを高
速に制御することが可能になる。
【図１】本発明の一実施例に係るアクセス・パス回路を
備えた半導体記憶装置の基本構成を示した回路ブロック
図である。
備えた半導体記憶装置の基本構成を示した回路ブロック
図である。
【図２】従来のアクセス・パス回路を備えた半導体記憶
装置の基本構成を示した回路ブロック図である。
装置の基本構成を示した回路ブロック図である。
【図３】図１又は図２に示した半導体記憶装置における
アクセス・パス回路の入出力処理動作を説明するために
示したタイミングチャートである。
アクセス・パス回路の入出力処理動作を説明するために
示したタイミングチャートである。
１ メモリセルアレイ ２ 初段回路 ３ １ショットパルス発生回路 ４ Ｄ−ラッチ回路 ５ 電圧変換回路
Claims (6)
- 【請求項１】 外部から入力される所定の基準電圧に基
づいたクロック信号に同期して連続的にデータを入出力
するアクセス・パス回路を備えた半導体記憶装置であっ
て、前記アクセス・パス回路に供給する電源を外部から
印加された電源電圧に基づいて装置内部で生成した定電
圧源としたことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記データを記憶したメモリセルアレイと、前記電
源電圧を前記定電圧源としての内部定電圧に変換すると
共に、該内部定電圧に従って前記データを出力する電圧
変換回路とを備えたことを特徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、前記アクセス・パス回路は、前記内部定電圧が印加
されて前記クロック信号の振幅を増幅して増幅クロック
信号を出力する初段回路と、前記内部定電圧が印加され
て前記増幅クロック信号に基づいて１ショットパルスを
発生する１ショットパルス発生回路と、前記内部定電圧
が印加されて該内部定電圧に変換された前記データを前
記１ショットパルスに基づいてラッチするラッチ回路と
を含むことを特徴とする半導体記憶装置。 - 【請求項４】 請求項２記載の半導体記憶装置におい
て、前記電圧変換回路は、前記電源電圧の電圧レベルが
ハイレベルのときに前記データを前記内部定電圧として
所定の電圧値に昇圧することを特徴とする半導体記憶装
置。 - 【請求項５】 請求項３又は４記載の半導体記憶装置に
おいて、前記ラッチ回路は、前記１ショットパルスの立
ち上がりエッジをトリガーにして電圧レベルがロウレベ
ルのときに零電圧値とし、ハイレベルのときに前記所定
の電圧値として前記データを出力することを特徴とする
半導体記憶装置。 - 【請求項６】 請求項５記載の半導体記憶装置におい
て、前記零電圧値又は前記所定の電圧値とされた前記デ
ータを入力するゲートを含むと共に、電圧レベルがロウ
レベルのときに零電圧値とし、ハイレベルのときに該所
定の電圧値よりも降下された定電圧値としてＤＱピンよ
り該データを出力する出力トランジスタを備えたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9239919A JPH1186552A (ja) | 1997-09-04 | 1997-09-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9239919A JPH1186552A (ja) | 1997-09-04 | 1997-09-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186552A true JPH1186552A (ja) | 1999-03-30 |
Family
ID=17051808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9239919A Pending JPH1186552A (ja) | 1997-09-04 | 1997-09-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1186552A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100338953B1 (ko) * | 1999-12-29 | 2002-05-31 | 박종섭 | 고전압 발생 회로 |
| JP2008071474A (ja) * | 2006-07-25 | 2008-03-27 | Qimonda North America Corp | 半導体メモリ用のブーストされたクロック回路 |
-
1997
- 1997-09-04 JP JP9239919A patent/JPH1186552A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100338953B1 (ko) * | 1999-12-29 | 2002-05-31 | 박종섭 | 고전압 발생 회로 |
| JP2008071474A (ja) * | 2006-07-25 | 2008-03-27 | Qimonda North America Corp | 半導体メモリ用のブーストされたクロック回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000614 |