KR100738958B1 - 반도체 메모리 장치의 데이터 출력 프리드라이버 - Google Patents

반도체 메모리 장치의 데이터 출력 프리드라이버 Download PDF

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Abstract

본 발명은 고속으로 동작하는 반도체 메모리 장치의 데이터 출력시 라이징 클럭 신호 및 폴링 클럭 신호의 타이밍 마진을 안정적으로 확보하도록 하는 반도체 메모리 장치의 데이터 출력 프리드라이버를 제시한다. 본 발명의 반도체 메모리 장치의 데이터 출력 프리드라이버는 라이징 클럭 신호와 폴링 클럭 신호를 일정 시간 지연시켜 라이징 클럭 지연 신호와 폴링 클럭 지연 신호를 출력하는 지연부, 상기 라이징 클럭 신호에 의해 래치되어 생성된 라이징 래치 데이터를 입력 받아 공통 노드에 전달하는 라이징 데이터 입력부 및 상기 폴링 클럭 지연 신호의 인에이블 시점에 상기 폴링 클럭 신호에 의해 래치되어 생성된 폴링 래치 데이터를 입력 받아 상기 공통 노드에 전달하는 폴링 데이터 입력부를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 고속으로 동작하는 반도체 메모리 장치의 데이터 출력이 안정적으로 수행되게 하는 이점이 있다.
반도체 메모리 장치, 프리드라이버, 클럭, 데이터

Description

반도체 메모리 장치의 데이터 출력 프리드라이버{Data Output Predriver of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 데이터 출력 회로의 블록도,
도 2는 도 1에 도시한 프리드라이버의 내부 구성도,
도 3은 도 1 및 도 2에 도시한 프리드라이버의 동작을 설명하기 위한 타이밍도,
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버의 내부 구성도,
도 5는 도 4에 도시한 프리드라이버의 상세 구성도,
도 6은 도 4 및 도 5에 도시한 프리드라이버의 동작을 설명하기 위한 타이밍도, 및
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버의 내부 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 데이터 구동 수단 20 : 데이터 출력 신호 생성 수단
30 : 라이징 클럭 신호 생성 수단 40 : 폴링 클럭 신호 생성 수단
50 : 데이터 출력 수단 52 : 데이터 저장 수단
54 : 프리드라이버 56 : 출력 드라이버
541 : 스위칭부 542 : 라이징 데이터 입력부
543 : 폴링 데이터 레지스터 544 : 폴링 데이터 입력부
545 : 래치부 546 : 지연부
547 : 제 1 플립플롭 548 : 제 2 플립플롭
549 : 제 2 지연부
본 발명은 반도체 메모리 장치의 데이터 출력 프리드라이버에 관한 것으로, 보다 상세하게는 고속으로 동작하는 반도체 메모리 장치의 데이터 출력시 라이징 클럭 신호 및 폴링 클럭 신호의 타이밍 마진을 확보하도록 하는 반도체 메모리 장치의 데이터 출력 프리드라이버에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic RAM)의 데이터 입출력 동작은 클럭의 라이징 에지에 동기되어 수행된다. 그러나 DDR SDRAM(Double Data Rate SDRAM)에서의 데이터 입출력 동작은 클럭의 라이징 에지 뿐만 아니라 폴링 에지에도 동기되어 수행되고 따라서 SDRAM에 비해 두 배의 데이터 입출력 속도를 갖는다. 따라서 DDR SDRAM과 같은 고속의 반도체 메모리 장치는 리드(read) 동작시 데이터 출력을 위해 라이징 클럭과 폴링 클럭을 생성하여 데이터를 처리하며 데이터 출력을 지시하는 데이터 출력 신호를 생성하여 사용한다.
이하, 종래의 기술에 따른 데이터 출력 회로를 도 1 ~ 도 3을 참조하여 설명하면 다음과 같다.
삭제
도 1은 일반적인 반도체 메모리 장치의 데이터 출력 회로의 블록도이다.
도시한 데이터 출력 회로는 DLL 회로와 출력 인에이블 회로로부터 전달되는 데이터를 순차적으로 구동하는 데이터 구동 수단(10), 프리드라이버(54)의 동작을 지시하는 데이터 출력 신호(dout)를 생성하는 데이터 출력 신호 생성 수단(20), 데이터를 구동하는 클럭의 라이징 에지에 동기되어 인에이블 되는 라이징 클럭 신호(rclk)를 생성하는 라이징 클럭 신호 생성 수단(30) 및 데이터를 구동하는 클럭의 폴링 에지에 동기되어 인에이블 되는 폴링 클럭 신호(fclk)를 생성하는 폴링 클럭 신호 생성 수단(40) 및 상기 데이터 출력 신호(dout), 상기 라이징 클럭 신호(rclk) 및 상기 폴링 클럭 신호(fclk)를 입력 받아 상기 데이터를 처리하고 출력하기 위한 복수 개의 데이터 출력 수단(50)으로 구성된다.
여기에서 상기 데이터 출력 수단(50)은 상기 데이터 구동 수단(10)으로부터 데이터를 입력 받아 데이터를 처리하기 전 일시적으로 저장하기 위한 데이터 저장 수단(52), 상기 데이터 출력 신호(dout), 상기 라이징 클럭 신호(rclk) 및 상기 폴링 클럭 신호(fclk)를 입력 받아 클럭의 라이징 에지 타임과 폴링 에지 타임에 상기 데이터의 읽기 동작을 수행하는 프리드라이버(54) 및 상기 프리드라이버(54)에서 출력된 데이터를 구동하여 출력하는 출력 드라이버(56)로 구성된다.
상기 데이터 구동 수단(10)은 DLL 회로와 출력 인에이블 회로로부터 데이터가 전달되면 상기 데이터를 상기 데이터 출력 수단(50)이 처리할 수 있는 단위의 길이로 순차적으로 배열하여 상기 데이터 출력 수단(50)에 전달한다. 이후 상기 데이터 출력 수단(50)의 상기 데이터 저장 수단(52)은 상기 데이터의 길이만큼의 데이터 저장부(522)를 구비하여 순차적으로 전달된 데이터를 각각의 데이터 저장부(522)에 일시 저장한다.
상기 데이터 출력 신호 생성부(20)로부터 데이터 출력 신호(dout)가 인에이블 되어 상기 프리드라이버(54)에 입력되면 상기 프리드라이버(54)는 데이터 읽기 동작을 시작하여 상기 라이징 클럭 신호(rclk)와 상기 폴링 클럭 신호(fclk)의 인에이블 시점에 각각 상기 데이터 저장 수단(52)에 저장된 데이터들을 입력 받는다. 이후 상기 데이터들을 저장하고 상기 출력 드라이버(60)에 전달하여 최종적으로 반도체 메모리 장치의 외부에서 상기 데이터들이 읽혀지도록 한다.
도 2는 도 1에 도시한 프리드라이버의 내부 구성도이다.
상기 프리드라이버(54)는 상기 데이터 출력 신호(dout)가 디스에이블 되면 외부 공급전원(VDD)을 공통 노드(N1)에 전달하고 상기 데이터 출력 신호(dout)가 인에이블 되면 상기 외부 공급전원(VDD)의 상기 공통 노드(N1)로의 공급을 차단하는 스위칭부(541), 상기 라이징 클럭 신호(rclk)의 인에이블 시점에 라이징 데이터(rdata)를 입력 받아 상기 공통 노드(N1)에 전달하는 라이징 데이터 입력부(542), 폴링 데이터(fdata)를 입력 받아 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 폴링 출력 데이터(fdo)를 생성하여 출력하는 폴링 데이터 레지스터(543), 상기 폴링 클럭 신호(fclk)의 인에이블 시점에 상기 폴링 출력 데이터(fdo)를 입력 받아 상기 공통 노드(N1)에 전달하는 폴링 데이터 입력부(544) 및 상기 공통 노드(N1)에 전달된 신호 또는 데이터를 저장 및 출력하는 래치부(545)로 구성된다.
여기에서 상기 라이징 데이터(rdata)는 상기 라이징 클럭 신호(rclk)의 인에이블 시점에 상기 프리드라이버(54)에 입력되는 데이터를 이른다. 마찬가지로 상기 폴링 데이터(fdata)는 상기 폴링 클럭 신호(fclk)의 인에이블 시점에 상기 프리드라이버(54)에 입력되는 데이터를 말한다.
상기 데이터 출력 신호(dout)가 디스에이블 되면 상기 공통 노드(N1)에는 상기 외부 공급전원(VDD)이 전달되어 매우 높은 전압이 인가된다. 이와 같이 매우 높은 공통 노드(N1)의 전압이 상기 래치부(545)를 통해 출력되면 데이터의 읽기 동작은 수행되지 않는다.
그러나 상기 데이터 출력 신호(dout)가 인에이블 되면 상기 공통 노드(N1)에는 더 이상 상기 외부 공급전원(VDD)이 공급되지 않으므로 상기 공통 노드(N1)의 전압 레벨은 강하하여 플로팅(floating) 상태가 된다. 이 때 상기 라이징 클럭 신호(rclk)가 인에이블 되면 상기 공통 노드(N1)에는 상기 라이징 데이터(rdata)가 입력되고 상기 래치부(545)에 저장된 후 출력된다.
상기 폴링 데이터 레지스터(543)는 상기 폴링 데이터(fdata)를 입력 받아 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 동기되어 값을 갖기 시작하는 상기 폴링 출력 데이터(fdo)를 생성하여 출력한다. 이후 상기 폴링 클럭 신호(fclk)가 인에이블 되면 상기 공통 노드(N1)에는 상기 폴링 출력 데이터(fdo)가 입력되고 상기 래치부(545)에 저장된 후 출력된다.
여기에서 상기 폴링 출력 데이터(fdo)가 필요한 이유는 상기 라이징 데이터(rdata)와 상기 폴링 데이터(fdata)는 같은 타이밍에 각각 새로운 값을 갖기 때문에 상기 라이징 클럭 신호(rclk)와 상기 폴링 클럭 신호(fclk)가 서로 같은 시간에 인에이블 되는 것을 방지하기 위함이다. 상기 폴링 출력 데이터(fdo)가 상기 라이징 클럭 신호(rclk)의 라이징 에지에 동기되어 값을 갖기 시작하게 되면 상기 폴링 클럭 신호(fclk)는 상기 라이징 클럭 신호(rclk)가 디스에이블 되고 상기 폴링 출력 데이터(fdo)가 상기 값을 유지하고 있을 때 인에이블 된다.
도 3은 도 1 및 도 2에 도시한 프리드라이버의 동작을 설명하기 위한 타이밍도로서, 입력되는 데이터가 4개라 가정했을 때의 각각의 신호의 동작을 나타낸 것이다.
도면을 보면, 4개의 데이터(data<0>, data<1>, data<2>, data<3>)가 순차적으로 입력되고 상기 4개의 데이터의 라이징 에지 타임에 라이징 데이터(rdata)와 폴링 데이터(fdata)가 각각 값을 갖게 되는 것을 확인할 수 있다. 또한 상기 라이징 데이터(rdata)가 입력되었을 때 상기 라이징 클럭 신호(rclk)가 인에이블 되는 것과 폴링 출력 데이터(fdo)가 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 값을 갖기 시작하는 것도 볼 수 있다. 그리고 폴링 클럭 신호(fclk)는 상기 폴링 출력 데이터(fdo)가 입력되었을 때 인에이블 되는 것도 확인할 수 있다. 결국 상기 라이징 클럭 신호(rclk)와 상기 폴링 클럭 신호(fclk)는 각각 상기 4개의 데이터의 라이징 타이밍과 폴링 타이밍에 동기되어 인에이블 되는 것이다.
그러나 반도체 메모리 장치가 점점 소형화되고 점점 고속화됨에 따라 최근에 생산되는 반도체 메모리 장치의 데이터 및 각종 클럭 신호들은 점점 고주파수의 신호가 되어 가고 있다. 따라서 도 3에 도시한 라이징 클럭 신호(rclk)와 폴링 클럭 신호(fclk)의 타이밍 마진이 점점 줄어들고 있다. 반도체 메모리 장치가 저속 동작을 할 때에는 지연 회로 등을 이용하여 용이하게 각각의 신호의 타이밍 마진을 확보할 수 있었으나 그러한 방법은 고속 동작을 하는 반도체 메모리 장치에는 적용 불가능하다. 타이밍 마진이 줄어들게 되면 상기 라이징 클럭 신호(rclk)와 상기 폴링 클럭 신호(fclk)의 인에이블 타임이 겹치는 부작용이 발생할 수도 있고, 데이터의 라이징 에지 타임 또는 폴링 에지 타임에 데이터 처리를 정상적으로 수행하지 못하게 될 수도 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 고속으로 동작하는 반도체 메모리 장치의 데이터 출력시 라이징 래치 데이터에 동기되는 라이징 클럭 신호와 폴링 래치 데이터에 동기되는 폴링 클럭 신호를 생성함으로써 라이징 클럭 신호와 폴링 클럭 신호 각각의 타이밍 마진을 증가시키는 반도체 메모리 장치의 데이터 출력 프리드라이버를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 프리드라이버는, 라이징 클럭 신호와 폴링 클럭 신호를 일정 시간 지연시켜 라이징 클럭 지연 신호와 폴링 클럭 지연 신호를 출력하는 지연부; 상기 라이징 클럭 신호에 의해 래치되어 생성된 라이징 래치 데이터를 입력 받아 공통 노드에 전달하는 라이징 데이터 입력부; 및 상기 폴링 클럭 지연 신호의 인에이블 시점에 상기 폴링 클럭 신호에 의해 래치되어 생성된 폴링 래치 데이터를 입력 받아 상기 공통 노드에 전달하는 폴링 데이터 입력부;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버의 내부 구성도이다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버(54-1)는 도시한 바와 같이, 데이터 출력 신호(dout)가 디스에이블 되면 외부 공급전원(VDD)을 공통 노드(N1)에 전달하고 상기 데이터 출력 신호(dout)가 인에이블 되면 상기 외부 공급전원(VDD)의 상기 공통 노드(N1)로의 공급을 차단하는 스위칭부(541), 라이징 클럭 신호(rclk)와 폴링 클럭 신호(fclk)를 일정 시간 지연시켜 라이징 클럭 지연 신호(rclk_dly)와 폴링 클럭 지연 신호(fclk_dly)를 출력하는 지연부(546), 상기 라이징 클럭 신호(rclk)의 인에이블 시점에 라이징 데이터(rdata)를 저장하고 라이징 래치 데이터(rdata_lat)를 생성하여 출력하는 제 1 플립플롭(547), 상기 라이징 클럭 지연 신호(rclk_dly)의 인에이블 시점에 상기 라이징 래치 데이터(rdata_lat)를 입력 받아 상기 공통 노드(N1)에 전달하는 라이징 데이터 입력부(542), 폴링 데이터(fdata)를 입력 받아 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 폴링 출력 데이터(fdo)를 생성하여 출력하는 폴링 데이터 레지스터(543), 상기 폴링 클럭 신호(fclk)의 인에이블 시점에 상기 폴링 출력 데이터(fdo)를 저장하고 폴링 래치 데이터(fdata_lat)를 생성하여 출력하는 제 2 플립플롭(548), 상기 폴링 클럭 지연 신호(fclk_dly)의 인에이블 시점에 상기 폴링 래치 데이터(fdata_lat)를 입력 받아 상기 공통 노드(N1)에 전달하는 폴링 데이터 입력부(544), 및 상기 공통 노드(N1)에 전달된 신호 또는 데이터를 저장 및 출력하는 래치부(545)로 구성된다.
여기에서 상기 데이터 출력 신호(dout)는 상기 프리드라이버(54-1)의 동작을 지시하는 신호이다. 또한 상기 라이징 클럭 신호(rclk)는 데이터를 구동하는 클럭의 라이징 에지에 동기되어 인에이블 되는 신호를 이르고, 상기 폴링 클럭 신호(fclk)는 데이터를 구동하는 클럭의 폴링 에지에 동기되어 인에이블 되는 신호를 이른다. 그리고 상기 라이징 데이터(rdata)는 상기 라이징 클럭 신호(rclk)의 인에이블 시점에 상기 프리드라이버(54-1)에 입력되는 데이터이고, 상기 폴링 데이터(fdata)는 상기 폴링 클럭 신호(fclk)의 인에이블 시점에 상기 프리드라이버(54-1)에 입력되는 데이터이다. 또한 상기 라이징 래치 데이터(rdata_lat)는 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에서 새로운 값을 갖는 데이터이며 상기 폴링 래치 데이터(fdata_lat)는 상기 폴링 클럭 신호(fclk)의 라이징 에지 타임에서 새로운 값을 갖는 데이터이다.
이와 같이 구성된 반도체 메모리 장치의 데이터 출력 프리드라이버의 동작은 도 5의 상세 구성도를 보면서 설명하기로 한다.
도 5는 도 4에 도시한 프리드라이버의 상세 구성도이다.
상기 스위칭부(541)는 게이트 단에 상기 데이터 출력 신호(dout)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 공통 노드(N1)와 연결되는 PMOS 트랜지스터(5412)로 구성된다. 상기 데이터 출력 신호(dout)가 인에이블 되었다 함은 상기 데이터 출력 신호(dout)가 하이 레벨(High Level)의 값을 갖는다는 것을 의미한다.
그리고 상기 라이징 데이터 입력부(542)는 라이징 클럭 지연 신호(rclk_dly)가 인에이블 되면 상기 라이징 래치 데이터(rdata_lat)를 상기 공통 노드(N1)에 전달하는 제 1 패스게이트(5422)로 구성된다.
또한 상기 폴링 데이터 입력부(544)는 폴링 클럭 지연 신호(fclk_dly)가 인에이블 되면 상기 폴링 래치 데이터(fdata_lat)를 상기 공통 노드(N1)에 전달하는 제 2 패스게이트(5442)로 구성된다.
그리고 상기 래치부(545)는 래치 구조를 이루는 제 1 및 제 2 인버터(5452, 5454)와 상기 제 1 인버터(5452)에 의해 반전되어 저장되는 데이터를 다시 한 번 반전시켜 출력하는 제 3 인버터(5456)로 구성된다.
상기 제 1 플립플롭에 입력되는 상기 라이징 데이터(rdata)는 상기 라이징 클럭 신호(rclk)가 인에이블 되는 시점인 라이징 에지 타이밍에 새로운 값을 갖는 라이징 래치 데이터(rdata_lat)로 변환되어 출력된다. 그리고 상기 지연부(546)는 상기 라이징 클럭 신호(rclk) 및 상기 폴링 클럭 신호(fclk)를 일정 시간 지연시켜 출력한다. 이후 상기 제 1 패스게이트(5422)는 일정 시간 지연된 신호인 라이징 클 럭 지연 신호(rclk_dly)에 의해 턴 온(turn on) 되므로 상기 라이징 래치 데이터(rdata_lat)는 상기 라이징 클럭 지연 신호(rclk_dly)가 인에이블 될 때 상기 공통 노드(N1)에 전달되고 상기 래치부(545)를 통해 출력된다.
한편 상기 폴링 데이터 레지스터(543)는 상기 폴링 데이터(fdata)를 입력 받아 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 동기되어 새로운 값을 갖는 상기 폴링 출력 데이터(fdo)를 생성하여 출력한다. 이후 상기 제 2 플립플롭에 입력되는 상기 폴링 데이터(fdata)는 상기 폴링 클럭 신호(fclk)가 인에이블 되는 시점인 라이징 에지 타이밍에 새로운 값을 갖는 폴링 래치 데이터(fdata_lat)로 변환되어 출력된다. 이후 상기 제 2 패스게이트(5442)는 일정 시간 지연된 신호인 폴링 클럭 지연 신호(fclk_dly)에 의해 턴 온 되므로 상기 폴링 래치 데이터(fdata_lat)는 상기 폴링 클럭 지연 신호(fclk_dly)가 턴 온 될 때 상기 공통 노드(N1)에 전달되고 상기 래치부(545)를 통해 출력된다.
도 6은 도 4 및 도 5에 도시한 프리드라이버의 동작을 설명하기 위한 타이밍도이다.
도면을 보면 상기 라이징 데이터(rdata)가 임의의 값을 갖고 있을 때 상기 라이징 클럭 신호(rclk)가 인에이블 되는 것을 확인할 수 있는데, 이는 종래의 기술과 동일하다. 그러나 본 발명에서는 상기 제 1 플립플롭(547)을 구비하여 상기 라이징 래치 데이터(rdata_lat)가 생성된다. 도면을 통해 상기 라이징 래치 데이터(rdata_lat)가 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 동기되어 새로운 값을 갖게 되는 것을 확인할 수 있다. 상기 라이징 래치 데이터(rdata_lat)는 상기 라이징 클럭 지연 신호(rclk_dly)가 인에이블 될 때에 출력되어 정상적인 데이터 읽기 동작이 수행된다.
또한 상기 폴링 데이터 레지스터(543)에서 출력된 상기 폴링 출력 데이터(fdo)가 인에이블 되는 동안 상기 폴링 클럭 신호(fclk)가 인에이블 되고 상기 폴링 클럭 신호(fclk)의 라이징 에지 타임에 동기되어 상기 폴링 래치 데이터(fdata_lat)가 새로운 값을 입력 받는 것을 도면을 통해 확인할 수 있다. 상기 폴링 래치 데이터(fdata_lat)는 상기 폴링 클럭 지연 신호(fclk_dly)가 인에이블 될 때에 출력되어 정상적인 데이터 읽기 동작이 수행된다.
종래 기술에서의 라이징 클럭 신호(rclk)와 폴링 클럭 신호(fclk)의 기능은 본 발명에서 라이징 클럭 지연 신호(rclk_dly)와 폴링 클럭 지연 신호(fclk_dly)가 대신하고 있다. 종래의 기술과는 달리 상기 라이징 클럭 지연 신호(rclk_dly) 및 상기 폴링 클럭 지연 신호(fclk_dly)는 각각 상기 라이징 래치 데이터(rdata_lat) 및 상기 폴링 래치 데이터(fdata_lat)를 안정적으로 읽어들이고 있음을 확인할 수 있다. 즉 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 새로운 값을 갖기 시작하는 상기 라이징 래치 데이터(rdata_lat)를 구비하여 일정 시간 지연된 라이징 클럭 신호(rclk)인 상기 라이징 클럭 지연 신호(rclk_dly)가 읽어들이게 하고 상기 폴링 클럭 신호(fclk)의 라이징 에지 타임에 새로운 값을 갖기 시작하는 상기 폴링 래치 데이터(fdata_lat)를 구비하여 일정 시간 지연된 상기 폴링 클럭 신호(fclk)인 상기 폴링 클럭 지연 신호(fclk_dly)가 읽어들이게 함으로써 데이터의 라이징 및 폴링 에지에 동기되어 인에이블 되는 클럭 신호가 안정적으로 타이밍 마진을 확 보할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버의 내부 구성도이다.
도 6을 보면 상기 폴링 출력 데이터(fdo)는 상기 폴링 데이터(fdata)와 같은 파형을 갖는 신호이나 상기 폴링 데이터(fdata)의 동작 약간 이후에 동작한다는 것을 알 수 있다. 따라서 상기 폴링 데이터 레지스터(543) 대신에 제 2 지연부(549)를 구비하여 상기 제 2 지연부(549)에 의해 부여되는 지연 시간 이후 상기 폴링 출력 데이터(fdo)가 생성되는 구성을 구현해 보았다. 상기 제 2 지연부(549)를 구비하여도 본 발명에 의해 데이터 출력시 확보되는 타이밍 마진은 변화하지 않도록 할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 출력 프리드라이버는 고속으로 동작하는 반도체 메모리 장치의 데이터 출력시 래치된 라이징 데이터 에 동기되는 라이징 클럭 신호와 래치된 폴링 데이터에 동기되는 폴링 클럭 신호를 생성함으로써 라이징 클럭 신호와 폴링 클럭 신호 각각의 타이밍 마진을 증가시키는 효과가 있다.

Claims (11)

  1. 삭제
  2. DLL 회로부에서 제공된 라이징 클럭 신호와 폴링 클럭 신호를 일정 시간 지연시켜 라이징 클럭 지연 신호와 폴링 클럭 지연 신호를 출력하는 지연부;
    상기 라이징 클럭 신호에 의해 래치되어 생성된 라이징 래치 데이터를 입력 받아 공통 노드에 전달하는 라이징 데이터 입력부;
    상기 폴링 클럭 지연 신호의 인에이블 시점에 상기 폴링 클럭 신호에 의해 래치되어 생성된 폴링 래치 데이터를 입력 받아 상기 공통 노드에 전달하는 폴링 데이터 입력부; 및
    폴링 데이터를 입력 받아 상기 라이징 클럭 신호의 라이징 에지 타임에 동기되어 폴링 출력 데이터를 생성하여, 이를 상기 폴링 데이터 입력부에 제공하는 폴링 출력 데이터 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 2 항에 있어서,
    상기 폴링 출력 데이터 생성부는,
    상기 폴링 데이터를 입력 받아 저장하는 제 1 래치부;
    상기 라이징 클럭 신호의 라이징 에지 타임에 턴 온 되어 상기 제 1 래치부의 데이터를 통과시키는 패스게이트; 및
    상기 패스게이트로부터 전달되는 데이터를 저장 및 출력하는 제 2 래치부;
    로 구성되는 폴링 데이터 레지스터인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  9. 제 2 항에 있어서,
    상기 폴링 출력 데이터 생성부는,
    상기 폴링 데이터에 지연 시간을 부여하여 상기 폴링 데이터가 새로운 값을 갖는 시점이 상기 라이징 클럭 신호의 라이징 에지 타임이 되도록 하는 제 2 지연부인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  10. 삭제
  11. 삭제
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040095890A (ko) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 고속 데이터 출력을 위한 동기식 메모리 장치
KR100522425B1 (ko) 2003-04-29 2005-10-20 주식회사 하이닉스반도체 고속 데이터 출력을 위한 동기식 메모리 장치

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