TWI224793B - Semiconductor memory device for providing address access time and data access time at a high speed - Google Patents

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TWI224793B
TWI224793B TW090115461A TW90115461A TWI224793B TW I224793 B TWI224793 B TW I224793B TW 090115461 A TW090115461 A TW 090115461A TW 90115461 A TW90115461 A TW 90115461A TW I224793 B TWI224793 B TW I224793B
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Jong-Hee Han
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Hynix Semiconductor Inc
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Description

1224793 A7 B7 五、發明説明（ 發明領域 本發明為有關半導體記憶裝置，以及，特別是用以提供 高速位址存取與高速資料存取之半導體記憶裝置。 發明背景 為了在半導體記憶裝置中執行高速存取，已經發展出同 步動悲隨機存取記憶體（SDRAM )，SDRAM與外部時脈信號 同步操作。SDRAM包括一單向資料率（SDR) SDRAM，雙向 資料率（DDR) SDRAM以及等等。 參考圖1 ’傳統半導體記憶裝置包括時脈緩衝與產生器 1 〇 〇，具有控制信號緩衝器11 1與位址緩衝器丨〗2之控制/位 址區塊1 1 0，以及指令解碼器i 2 〇。時脈緩衝與產生器1 Q 〇 接收外部時脈EXT一CLK，以產生内部時脈INT—CLK，其中 内部日守脈輸入至控制信號緩衝器1 1 1並進入位址緩衝器1 1 2 。控制信號緩衝器1 1 1接收控制信號CNTL，以產生與内部 時脈INT —CLK同步之緩衝控制信號BUF —CNTL。指令解 碼器120解譯緩衝控制信號buF — CNTL，以輸出指令信號 CMD 〇 在相同的方式下，位址緩衝器1 1 2接收位址信號A D D R ， 以產生與内部時脈INT —CLK同步之緩衝位址信號 buf_addr。 如圖2所示，介於外部時脈EXT_CLK與内部時脈 INT —CLK間之時間間距值約為1.5毫微秒（ns)(ns為十億分 之一秒）。也就是說，内部時脈INT —CLK的開始產生於外 部時脈EXT_CLK開始後之1.5毫微秒（ns)，這使得指令信 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
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，CMD也同樣擁有依據該時間間距值之 半導體記憶裝晋夕# ^ 、遊因此， 位址存取時間（tAA)與資料存取時 (t AC)兩者一起減少。 1 曼置摘要 、根據本舍明的論點，提供-半導體記憶裝置，包括： 乂緩衝外㈣脈之時脈緩衝器；用以產生與外部時脈杏 :二：：:脈之延遲鎖定迴路(DLL);用以接收和: 工t唬，以便產生與dll時脈實 信號之控制信號緩衝器；以及一 之内札 =接收和緩衝外部位址或CAS信號，以便產生與DLL時 “際同步之内部位址或C AS信號之位址或CAS緩衝器。 •根據本I明的另一論點，提供一半導體記憶裝置，包括 二用以接收延遲鎖定迴路（DLL)關閉信號、〇1^重新設定 ^ 啟動彳"唬、自動更新要求信號以及自動更新信號， 以便產生DLL控制信號與時脈選擇信號之時脈控制單元； m妾收外部時脈與啟動信號，以便產生内部時脈之時脈 產^單元；使用外部時脈用以產生DLL時脈之DLL時脈緩 衝早7L ;用以接收與緩衝DLL控制信號、外部信號與 參考電壓信號，用以產生内部CAS信號與反轉的内部CAS 信號之縱列位址偵測（CAS)緩衝單元；以及用以接收與閃 =内部CAS信號、反轉的内部CAS信號、内部時脈、dll 柃脈、DLL控制信號、外部CAS信號與參考電壓信號，用 以產生一最後C AS信號與反轉的最後CAS信號。 根據本發明的另一論點，提供一透過半導體記憶裝置傳
裝 訂
1224793 A7 B7 五、發明説明 送信號之方法。此方法包括之步驟為：提供一外部時脈； 緩衝外部時脈；產生一延遲鎖定迴路（DLL);產生一與外 部時脈實際同步之延遲鎖定迴路（DLL)時脈；以及提供 D L L時脈給控制信號緩衝器與位址緩衝器。 表簡單描诫 參考以下圖表以便描述標準裝置與方法，其中·· 圖1為由内部時脈控制之傳統半導體記憶裝置之方塊圖； 圖2為介於外部時脈與圖丨中内部時脈間之時間間距值之 時間圖； 圖3為根據本發明内容構成以及經由延遲鎖定迴路（d l l ) 時脈所控制之標準半導體記憶裝置之架構方塊圖； 圖4為介於外部時脈與圖3中dLL時脈間之時間間距值之 時間圖； 圖5為圖3所示之半導體記憶裝置更為詳細之方塊圖； 圖ό為圖5所示之時脈控制單元之電路圖； 圖7為圖5所示之時脈產生單元之電路圖； 圖8為圖5所示之時脈驅動單元之電路圖； 圖9為圖5所示之縱列位址偵測（C A S)緩衝單元之電路圖 ;以及 圖10為圖5所示之CAS閂鎖單元之電路圖。 例之詳細描述 圖3圖示出根據本發明内容構成之標準半導體記憶裝置。 圖3之裝置包括時脈緩衝與產生器300、延遲鎖定迴路 (DLL)緩衝器3 1 〇、具有控制信號緩衝器32 1與位址缓衝器 本紙張尺度適用中國國家^?^) A4規格(21〇X297公釐)
1224793 A7 B7 五、發明説明（ 3 2 2之控制/位址方塊3 2 0，以及指令解碼器3 3 〇。 時脈緩衝與產生器300緩衝外部時脈Εχτ一 CLKZ)，以便產生一緩衝的時脈CLKP2。一個時間間距值 存在於外部時脈EXT-CLK與緩衝的時脈之間，為了減少 間距值，DLL緩衝器310產生DLL時脈DLL — CLKC也就是 與緩衝的時脈CLKP2相當之DLL時脈信號DLL —CLKP2) 以及DLL控制信號DLL —CTRLZ。DLL時脈DLL CLK幾 乎與外部時脈EXT — CLK，如圖4所示。 控制“號緩衝器3 2 1接收與緩衝外部控制信號c n T L Z， 以便產生内部控制信號。同時，控制信號緩衝器3 2 1閂鎖 緩衝的内部控制信號BUF_CNTL，並與DLL時脈 DLL — CLK同步地將其輸出。指令解碼器3 3 〇解譯緩衝的内 部控制信號BUF —CNTL，以便輸出一指令信號CMD。位 址緩衝裔3 2 2接收與緩衝外部位址信號a d D R，以便產生 内部位址信號。同時，位址緩衝器322閂鎖緩衝的内部位 址信號BUF —ADDR，並與DLL時脈DLL —CLK同步地將 其輸出。 圖4圖示外部時脈ext —CLK與DLL時脈DLL — CLK間之、 關係。如圖所示，DLL時脈DLL —CLK幾乎與外部時脈 EXT_CLK同步。因此，既然與DLL時脈DLL· 一 CLK同步 地提供緩衝的内部控制信號BUF — CNTL與緩衝的内部位址 信號BUF —ADDR給内部方塊，未揭露的半導體記憶裝置 之位址存取時間與資料存取時間比傳統半導體記憶裝置大 幅地改善。- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ 297公釐)
1224793 A7 B7 五、發明説明（ 下列描述與附圖說明了未揭露的半導體記憶裝置其他有 關DLL時脈DLL —CLK之使用。 圖5為圖3中半導體記憶裝置更為詳細之方塊圖。然而， 圖3中位址緩衝器322替換成Cas緩衝器54〇與CAS閃鎖 5 50。此替換依據設計者之選擇，而替換的意圖為本發明 是可應用於C A S以及/或是位址信號處理。從此位址緩衝器 322將可參考當作CAS緩衝器322。更進一步，由於控制信 號緩衝器321中之參考數字540,與550,具有與CAS緩衝器 322中之參考數540與5 5 0之相同架構，本發明將僅針對 C A S緩衝器3 2 2作更多詳細說明。前述各點將於下列__ 詳細說明。 參考圖6，時脈控制單元5〇〇接收DLL關閉信號DIS DLL 、DLL重置信號DLL—RESETZ、啟動信號PWRUP、自動更 新要求信號SREFREQ以及自動更新信號Sr，以便產生dll 控制信號D L L — C T R L Z與時脈選擇信號s E L — C L K Z。 時脈控制單元5 0 0包括輸入單元6 〇 〇與閂鎖單元6 1 〇。輸 入單元600經由或閘門604執行DLL關閉信號DIS —DLL、 DLL重置信·號DLL —RESET，以及自動更新要求信號 SREFREQ之邏輯整合。經由第二個或閘門6〇5，它同時也 執行DLL關閉信號DIS — DLL以及自動更新信號SR之邏輯 整合。特別的是，假如DLL —RESET、SREFREQ與 DIS-DLL任何一個為邏輯上地高，第一電晶體6〇ι關閉且 第二電晶體602經由或閘門604而啟動。同時假如 DIS —DLL或是SR為邏輯上地高，第三電晶體603經由或閘 本紙痕尺度適用中國國家標準(CNS) A4規格(210X297公釐) ' 1224793 A7 B7 五、發明説明（ 門603而切換，電晶體6〇1、602、603之狀態決定輸入單 元600之輸出狀態。在閂鎖6〇6中閂鎖單元61〇閂鎖輸入單 元600之輸出，以回應啟動信號pWRup，並經由延遲與反 轉電路607輸出時脈選擇信號sEL_cLKZ。來自時脈選擇 信號SEL —CLKZ經由延遲電路608發展成1)1^控制信號 DLL —CTRLZ。 。 參考圖7，時脈產生單元3〇〇接收時脈CLK、反轉的時脈 CLKZ與啟動信號PWRUP以產生第二時脈CLKP2，第二 時脈CLKP2用來控制時脈驅動單元53〇與CAS閂鎖單元 550 〇 更特別的是，時脈產生單元300包括緩衝單元7〇〇以及脈 衝產生單元710。緩衝單元7〇〇緩衝與放大時脈CLK與反轉 的呀脈CLKZ間之電壓差，以便回應啟動信號pWRUp。使 用電流映射型放大器以執行緩衝單元7 〇 〇，脈衝產生單元 710接收緩衝單元700之輸出，以便經由反相器7ιι、反相 器與延遲電路TU'NAND閘門713，以及輸出反相器714 產生第二時脈CLKP2。 圖5中DLL·時脈緩衝單元52〇接收外部時脈信號，並延遲 與緩衝上升的DLL時脈RCLK — DLL，以便產生第二dll 時脈DLL —CLKP2，使用造成延遲電路之偶數個反相器以 執行DLL時脈緩衝單元520。本發明中DLL時脈緩衝單元 520之延遲架構與其他電路中所使用的架構是相同的，因 此DLL時脈緩衝單元520之延遲架構將省略。 參考圖8，時脈驅動單元53〇接收第二時脈CLKp2、第 I紙張尺度適用巾關家鮮(CNS) A4規格(21GX 297公羞)- --—-- 1224793 A7 B7 五、發明説明（7 二DLL時脈DLL —CLKP2，以及時脈選擇信號SEL —CLKZ ，以便產生第三時脈CLKP4。 時脈驅動單元5 3 0包括第一三重狀態緩衝器9 〇 〇，以回應 第二DLL時脈DLL一CLKP2與時脈選擇信- SEL—CLKZ ; 第一二重狀態緩衝器9 1 〇，以回應第二時脈CLKp2與時脈 選擇#號SEL —CLKZ ;用以接收第二三重狀態缓衝器9 j 〇 之輸出單元930，以便產生第三時脈CLKp4 ;以及用以接 收第二時脈CLKP4之延遲單元92 0，以便決定第三時脈 CLKP4之脈衝寬度。時脈選擇信號SEL —CLKZ輸入至兩 個串聯的反相器，以便提供SET —CLKP2當作進入第一三 重狀恶緩衝器9 0 0，以及第二三重狀態緩衝器9丨〇之輸入。 PMOS電晶體940用來減少切換電流，例如假設來自延遲單 元9 2 0之輸出化號為兩電壓位準，經由執行完全操作之 NMOS電晶體950輸出節點為低電壓位準。同時pM〇s電 晶體940啟動，因此位於輸出單元93〇中之完全操作電晶體 以70全操作而啟動。因此，這兩個電晶體完成電流的降低 以及南速切換操作。 參考圖9，C A S緩衝單元5 4 0接收與緩衝L控制信號 DLL —CTRLZ、外部CAS信號CASZ與參考電壓信號 VREF以便產生内部CAS信號CAS2與反轉的内部cas 信號CAS2Z。 C AS緩衝單元540包括用以緩衝參考電壓信號VREF與外 部C A S #號C A S Z間之電位差，以回應D L L控制信號 DLL —CTRLZ之緩衝單元丨000 ;以及用以接收緩衝單元
1224793 A7 B7 -gaa-^m「m··師·Μ»ι· IMIIi _·, ,ιιιιηι. ----------- —f. „ |. ______ _______________ 五、發明説明（ ） 8 1 000之輸出，以便產生内部CAS信號CAS2與反轉的内部 CAS信號CAS2Z之輸出單元1〇1〇。使用電流映射型差分 放大器執行緩衝單元1 000，而使用多個反相器執行輸出單 元 1 0 1 0。
參考圖1 0，C A S閂鎖單元5 5 0接收與閂鎖内部c A S信號 CAS2、反轉的内部CAS信號CAS2Z、第二時脈CLKP2、 第二 DLL 時脈 DLL — CLKP2、DLL 控制信號 DLL — CTRLZ 、外部CAS信號CASZ以及參考電壓信號VREF，以便產 生最後CAS信號CAS4以及反轉的最後CAS信號CAS4Z。
C A S閂鎖單元5 5 0包括控制單元1 1 〇〇以及閂鎖單元丨丨】〇 。控制單元1 1 00在DLL控制信號DLL_CTRLZ、第二 DLL時脈DLL —CLKP2以及第二時脈CLKP2上執行邏輯整 合，以便產生控制信號DLLON—CLKP4、COM_CLKP4以及 DLLOFF CLKP4。特別的是，DLL控制信號DLL CTRLZ 以及第二時脈CLKP2輸入至NAND閘門1101。由一反相器 1 102所輸出之控制信號DLLOFF —CLKP4只在作支如DLL控 制信號DLL —CTRLZ以及第二時脈CLKPZ兩者皆為高時才 在雨狀態中。 經由反相器1 1 03反轉DLL控制信號dll —CTRLZ，以及 透過使用NAND閘門1104在反轉的DLL控制信號 DLL-CTRLZ與第二DLL時脈DLL —CLKPZ上執行邏輯操 作’以便產生控制信號DLL ON —CLKPZ。經由反相器 1105反轉之輸出，以便產生控制信號DLLON — CLKP4， 其中假如DLL時脈DLL —CLKPZ為高而DLL控制信號 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公羞) 1224793 A7 B7 五、發明説明（ DLL —CTRLZ為低時，控制信號DLLON—CLKP4只在高 狀恶中。控制信號C0M — CLKP4為NAND邏輯電路1 106 在NAND閘門1 1〇1與1 1〇4之輸出上操作之結果。 問鎖單元1 1 10接收與閂鎖控制信號DLLON — CLKP4、 COM 一 CLKP4 與 DLLOFF —CLKP4、内部 CAS 信號 CAS2 與反轉的内部CAS信號CAS2Z。經由差分放大器閂鎖單元 1 1 1 〇可使用地更妤。 從前述可得知，業界中一般的技術人員將能瞭解已有了 半導體記憶裝置之提供。在高速狀態下，已揭露的記憶體 裝置能夠提供位址存取時間與資料存取時間。 雖然較佳範例已透過圖示方式揭露，在業界中習於本技 術人士將能瞭解本發明之範圍並未侷限在此。相反地，本 發明包含所有符合申請專利範圍與精神之裝置與方法。 -12 - I紙張尺度適财酬轉準(CNS)A4规格(210 x 297公羞)

Claims (1)

1224793 申請專利範圍 κ 一種半導體記憶裝置，包括： 用以緩衝外部時脈之時脈緩衝器； ^用以產生與外部時脈實際同步之DLL時脈之延遲鎖 定迴路（DLL); :用以接收與緩衝外部控制信號，以便產生與Dll時 脈貝際同步之内部控制信號之控制信號缓衝器；以及 用以接收與緩衝外部位址或C A s信號，以便產生與 dll時脈實際同步之内部位址或cas信號之位址或cas 緩衝器。 2 ·如申明專利範圍第j項之半導體記憶裝置，進一步包括 用以解#内部控制信號，以便產生指令信號之指令解 碼器。 3·如申請專利範圍第丨項之半導體記憶裝置，其中半導體 記憶裝置之存取時間低於丨· 5亳微秒（ns)。 4 · 一種半導體記憶裝置，包括·· 一用以接收延遲鎖定迴路（DLL)關閉信號、Dll重置 L號啟動彳5號、自動更新要求信號以及自動更新信 號以便產生D L L控制信號與時脈選擇信號之時脈控制 單元； 用以接收外部時脈與啟動信號，以便產生内部時脈 之時脈產生單元； 一經由使用外部時脈用以產時脈2DLL時脈緩 衝單元； ' 一用以接收與緩衝DLL控制信號、外部cas信號與參 1224793 A8 B8 C8
考電壓信號，以便產生内部CAS信號與反轉的内部CAS 信號之縱列位址偵測（CAS);以及 口一用以接收與問鎖内部CAS信號、反轉的内部cas信 號、内部時脈、DLL時脈、DLL控制信號、外部CAM 號與參考電壓信號，以便產生最後CAS信號與反轉的最 後CAS信號之CAS閂鎖單元。 5·如申請專利範圍第4項之半導體記憶裝置，進一步包括 一用以接收内部時脈、DLL時脈以及時脈選擇信號，以 便產生第三時脈之時脈驅動單元。 6·如申請專利範圍第4項之半導體記憶裝置，進一步包 括： 用以接收與緩衝D L L控制信號、外部位址信號與參 考電壓信號’以便產生内部位址信號與反轉的内部位址 信號之位址信號緩衝單元；以及 用以接收與閂鎖内部位址信號、反轉的内部位址信 號、内部時脈、DLL·時脈、控制信號、外部位址信 號與參考電壓信號，以便產生最後位址信號與反轉的最 後位址信號之位址閂鎖單元。 7·如申請專利範圍第4項之半導體記憶裝置，其中時脈控 制單元包括： 一用以執行邏輯整合DLL關閉信號、dll重置信號、 自動更新要求信號與自動更新信號之輸入單元；以及 一用以閂鎖輸入單元之輸出，以便回應啟動信號與輸 出時脈選擇信號之閂鎖單元。 本紙張尺度it用中目目緖準(CNS) A4»T21〇X297^y ^4793 、申請專利範 A8 B8 C8 D8 圍 如申請專利範圍第4項之半導體記憶裝置，其中時脈產 生單元包括： 一用以緩衝與放大時脈與反轉的時脈間之電壓差，以 便回應啟動信號之緩衝單元；以及 一用以接收緩衝單元之輸出，以便產生D L L時脈之脈 衝產生單元。 9· 10. 11. 如申請專利範圍第8項之半導體記憶裝置，其中緩衝單 元包括電流鏡型放大器。 如申請專利範圍第4項之半導體記憶裝置，其中DLL時 脈緩衝單元包括偶數個反相器。 如申請專利範圍第5項之半導體記憶裝置，其中時脈驅 動單元包括： .一回應DLL·時脈與時脈選擇信號之第一三重狀態緩衝 器； 一回應内部時脈與時脈選擇信號之第二三重狀態緩衝 器； 一用以接收第二三重狀態緩衝器之輸出，以便產生驅 動時脈之輸出單元；以及 用以接收第二時脈，以便決定驅動時脈之脈衝寬度 之延遲單元。 12·如申請專利範圍第4項之半導體記憶裝置，其中€八3緩 衝單元包括： 、，用以緩衝參考電壓信號與外部C AS信號間之電壓 差，以便回應DLL控制信號之緩衝單元；以及 本紙張尺度_ t «®ii?(cNS) A4^(21〇X297^) 六、申請專利範圍 一甩以接收緩衝單元之輪出，以便產生内部CAS信號 與反轉的内部CAS信號之輪出單元。 13·如申請專利範圍第12項之半導體記憶裝置，其中緩衝單 元包括電流鏡差動放大器。 14.如申請專利範圍第12項之半導體記憶裝置，其中輸出單 元包括多個反相器。 15·如申請專利範圍第4項之半導體記憶裝置，其中cas閃 鎖單元包括： 一用以接收DLL控制信號、ΟΕΐ時脈、内部時脈，以 便產生控制信號之控制單元；以及 一用以接收與閂鎖控制信號、内部CAS信號以及反相 的内部CAS信號之閂鎖單元。 16· 士申明專利範圍弟1 5項之半導體記憶裝置，其中閃鎖單 元包括一差動放大器。 17.如申請專利範圍第4項之半導體記憶裝置，其中半導體 記憶裝置之存取時間低於丨.5毫微秒（ns)。 18· —種經由半導體記憶裝置傳送信號之方法，包括的步驟 為· 提供一外部時脈； 緩衝一外部時脈； 產生與一外部時脈實際同步之延遲鎖定迴路（DLL)時 脈；以及 提供該DLL時脈給一控制信號緩衝器與一位址鍰衝 器。 本紙張尺度適用中國國家標準(CNS) A4規格^210X297公ίΐ 申請專利範圍 申明專利I巳圍第18項之方法，進一步包括提供DLL時 脈給C A S緩衝器之步驟。 20.如申請專利範圍第18項之方法，進—步包括產生與dll 時脈實際同步之内部控制信號的步驟。 如:明專利圍第2 G項之方法，其中經由該控制信號緩 衝态執仃產生内部控制信號之步驟，以便回應接收dll 時脈與外部控制信號。 泣如申請專利範圍第18項之方法，其中進—步包括的步驟 為產生與D L L時脈實際同步之内部位址信號。 23.=申請專利範ffi第22項之方法，其中經由位址缓衝器執 仃產生内部位址信號之步驟，以便回應接收時脈與 外部位址信號。 24·如申請專利範圍第2；1項之方法，進一步包括的步驟為： 解碼該内部控制信號；以及 產生一指令信號以便回應該解碼步驟。 25·如申睛專利範圍第丨8項之方法，其中半導體記憶裝置具 有低於1 · 5亳微秒（n s)之存取時間。 本紙張尺度適用中·國國家標準(CNS) A4規格(210X297公菱) 公告本j
A4 C4 中文說明書替換本(92年10月） 發明
專利説明書1224793
—、爹明 % !稱 英 文 SEMICONDUCTOR MEMORY DEVICE FOR PROVIDING mGSEADCCESS ™E AN〇 〇ATA ACCESS ΉΜΕ AT A 姓 名 1. 柳濟薰 JE-HUNRYU 2. 韓鍾熙 JONG-HEEHAN 、發明， 中請人 國 籍 住、居所 姓 名 (名稱) 國 精 名 1·南韓2.南韓 1·大韓民國京畿道利川市夫钵邑牙美里山 2.大韓民國京畿道利川市夫钵邑牙美里山136-1 韓商海力士半導體股份有限公司 HYNIX SEMICONDUCTOR INC· 南韓 大韓民國京畿道利川市夫钵邑牙美里山136_i 鄭東洙 DONG-SOO CHUNG 國國家榛準(CNS)A4規格(210 X 297公釐） 裝 訂 線
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543934B1 (ko) * 2000-05-31 2006-01-23 주식회사 하이닉스반도체 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치
KR100401490B1 (ko) * 2000-10-31 2003-10-11 주식회사 하이닉스반도체 로오 버퍼를 내장한 반도체 메모리 장치
US6889336B2 (en) * 2001-01-05 2005-05-03 Micron Technology, Inc. Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal
US6988218B2 (en) * 2002-02-11 2006-01-17 Micron Technology, Inc. System and method for power saving delay locked loop control by selectively locking delay interval
US6795365B2 (en) * 2002-08-23 2004-09-21 Micron Technology, Inc. DRAM power bus control
DE102004011732B4 (de) * 2003-03-04 2010-04-01 Samsung Electronics Co., Ltd., Suwon Integrierter Speicherbaustein mit Verzögerungsregelkreis
KR100493054B1 (ko) 2003-03-04 2005-06-02 삼성전자주식회사 지연동기 루프를 구비하는 반도체 장치 및 지연동기 루프제어방법
US6839301B2 (en) * 2003-04-28 2005-01-04 Micron Technology, Inc. Method and apparatus for improving stability and lock time for synchronous circuits
KR100522433B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 도메인 크로싱 회로
US7280401B2 (en) * 2003-07-10 2007-10-09 Telairity Semiconductor, Inc. High speed data access memory arrays
KR100535649B1 (ko) * 2004-04-20 2005-12-08 주식회사 하이닉스반도체 디디알 메모리 소자의 디큐에스 신호 생성 회로 및 생성방법
US7078950B2 (en) * 2004-07-20 2006-07-18 Micron Technology, Inc. Delay-locked loop with feedback compensation
KR100610439B1 (ko) * 2004-09-08 2006-08-09 주식회사 하이닉스반도체 반도체 메모리 장치
US7466783B2 (en) * 2004-12-13 2008-12-16 Lexmark International, Inc. Method and system to implement a double data rate (DDR) interface
US7277357B1 (en) * 2006-06-05 2007-10-02 Micron Technology, Inc. Method and apparatus for reducing oscillation in synchronous circuits
US20080137470A1 (en) * 2006-12-07 2008-06-12 Josef Schnell Memory with data clock receiver and command/address clock receiver
KR100868251B1 (ko) 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
KR100868252B1 (ko) 2007-03-29 2008-11-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100920843B1 (ko) * 2008-05-09 2009-10-08 주식회사 하이닉스반도체 반도체 메모리 장치의 오토리프레쉬 동작 제어회로
KR100996194B1 (ko) 2009-04-30 2010-11-24 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 동작방법
CN102238776B (zh) * 2010-04-21 2014-04-23 通嘉科技股份有限公司 校准装置、方法及其多信道驱动电路及电流平衡方法
US9431089B2 (en) 2012-06-12 2016-08-30 Rambus Inc. Optimizing power in a memory device
KR102091394B1 (ko) 2013-03-04 2020-03-20 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US11049543B2 (en) 2019-09-03 2021-06-29 Micron Technology, Inc. Apparatuses and methods for deactivating a delay locked loop update in semiconductor devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3592386B2 (ja) * 1994-11-22 2004-11-24 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP3893167B2 (ja) * 1996-04-26 2007-03-14 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP2924797B2 (ja) * 1996-06-14 1999-07-26 日本電気株式会社 半導体装置
KR100222035B1 (ko) * 1996-08-06 1999-10-01 윤종용 램버스 동적 반도체 메모리 장치
KR100225954B1 (ko) * 1996-12-31 1999-10-15 김영환 전력 절감용 반도체 메모리 소자
KR100243903B1 (ko) * 1997-08-30 2000-02-01 김영환 반도체 소자의 내부클럭 발생장치
JP4006072B2 (ja) * 1997-12-16 2007-11-14 富士通株式会社 半導体集積回路装置
JPH11316617A (ja) * 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置
KR100303777B1 (ko) 1998-12-30 2001-11-02 박종섭 지연-펄스-지연을 이용한 지연고정루프 클록발생기
JP4268726B2 (ja) * 1999-05-31 2009-05-27 株式会社ルネサステクノロジ 半導体装置
JP4397076B2 (ja) 1999-08-20 2010-01-13 株式会社ルネサステクノロジ 半導体装置
KR100543934B1 (ko) * 2000-05-31 2006-01-23 주식회사 하이닉스반도체 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치

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