KR100920843B1 - 반도체 메모리 장치의 오토리프레쉬 동작 제어회로 - Google Patents

반도체 메모리 장치의 오토리프레쉬 동작 제어회로 Download PDF

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Abstract

본 발명은 리프레쉬 신호 및 프리차지 신호를 입력 받아 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부; 상기 리프레쉬 신호를 입력 받고, 리프레쉬 동작모드에 따라 인에이블 여부가 결정되는 모드신호를 생성하는 모드신호 생성부; 상기 뱅크 액티브 신호를 입력 받고 상기 모드신호에 응답하여, 상기 뱅크 액티브 신호의 지연을 수행하여 리프레쉬 프리차지 신호를 생성하는 지연시간 결정부; 상기 리프레쉬 프리차지 신호를 입력 받아 상기 프리차지 신호를 생성하는 프리차지 신호 생성부; 및 상기 뱅크 액티브 신호 및 상기 모드신호에 응답하여 오버드라이브 동작신호를 생성하는 센스엠프 신호 생성부; 를 포함하고, 상기 오버드라이브 동작신호는 상기 리프레쉬 동작모드에 따라 인에이블 여부가 결정되는 것을 특징으로 한다.
Figure R1020080043617
리프레쉬, 오토 리프레쉬, RAS

Description

반도체 메모리 장치의 오토리프레쉬 동작 제어회로 {Auto Refresh Operation Control Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치의 설계에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로에 관한 것이다.
일반적으로 반도체 메모리 장치가 액티브 명령을 받게 되면 센싱 속도를 좋게 하기 위하여 일정구간 동안 오버드라이브 동작을 하게 된다. 상기 오버드라이브 동작을 수행하면 반도체 메모리 장치의 비트라인 또는 비트바라인이 목표 전압 레벨로 빠르게 센싱되는 장점이 있지만 반대로 전류소모가 커지는 문제점이 있다.
도 1은 종래 기술에 따른 오토리프레쉬 동작 제어회로의 블록도이다. 종래 기술에 따르면 리프레쉬 동작임을 알리는 리프레쉬 동작신호(ACTR)를 입력으로 하여 리프레쉬 신호(REF)를 생성하는 리프레쉬 신호 생성부(10), 리프레쉬 동작 펄스신호(ACTRD)를 생성하는 펄스 생성부(20), 뱅크 액티브 신호(BA)를 생성하는 뱅크액티브 신호 생성부(30), 뱅크 액티브 신호(BA)를 입력으로 하는 RAS 타임 결정부(tRAS 결정부, 40)와 1차 센스엠프 신호 생성부(60), RAS 타임 결정부(40)의 출력(PCGR)을 입력 받아 프리차지 신호(PCG)를 생성하는 프리차지 신호 생성부(50) 및 1차 센스엠프 신호 생성부(60)의 출력(PE, NE)을 입력 받아 오버드라이브 동작신호(SAE1B) 등을 생성하는 오버드라이브 지연부(80)와 2차 센스엠프 신호 생성부(70)로 구성되어 있다.
도 2는 종래 기술에 따른 2차 센스엠프 신호 생성부의 상세한 구성을 나타내는 회로도이다.
도 2에 나타나 있는 종래 기술에 따른 2차 센스엠프 신호 생성부(70)는 1차 센스엠프 신호 생성부(60)로부터 피모스 인에이블 신호(PE)와 오버드라이브 지연부(80)로부터 생성된 지연신호(OVDb)를 입력으로 하는 낸드게이트(71)와 낸드게이트(71)의 출력을 반전시키는 제 1 인버터(73), 제 1 인버터(73)의 출력을 입력으로 하고 오버드라이브 동작신호(SAE1B)를 출력으로 하는 제 2 인버터(74), 상기 피모스 인에이블 신호(PE)를 입력으로 하는 제 3 인버터(75), 제 1 인버터(73)와 제 3 인버터(75)의 출력을 입력으로 하는 노어게이트(72), 노어게이트(72)의 출력을 입력 받아 내부 코어전압(VCORE)으로 센싱하기 위한 신호(센스엠프 래치 피모스 인에이블 신호, S/A Latch Pmos Enable)인 SAE2B 신호를 생성하는 제 4 인버터(76) 및 1차 센스엠프 신호 생성부(60)로부터 엔모스 인에이블 신호(NE)를 입력으로 하고 센스엠프 래치 엔모스 인에이블 신호(S/A Latch Nmos Enable)인 SAENB 신호를 생성하는 제 5 인버터(77), 제 6 인버터(78) 및 제 7 인버터(79)로 구성되어 있다.
도 3에 도시된 타이밍도를 참조하여 종래기술의 동작을 살펴보면 다음과 같다. 외부에서 리프레쉬 명령이 들어오면 명령해독기에서 리프레쉬 동작임을 알리는 리프레쉬 동작신호(ACTR)를 발생시키게 되고, 상기 리프레쉬 동작신호(ACTR)가 리 프레쉬 신호 생성부(10)에 입력되어 리프레쉬 신호(REF)가 생성된다. 상기 리프레쉬 신호(REF)는 펄스 발생부(20)로 입력되어 펄스신호(ACTRD)를 발생하고, 상기 펄스신호(ACTRD)를 입력 받아 뱅크 액티브 신호 생성부(30)에서 뱅크 액티브 신호(BA)가 하이로 인에이블 된다. 상기 뱅크 액티브 신호(BA)는 RAS 타임 결정부(40)를 통해 지연되어 인에이블 되는 리프레쉬 동작시 프리차지 신호(PCGR)를 생성하고, 상기 리프레쉬 동작시 프리차지 신호(PCGR)가 프리차지 신호 생성부(50)로 입력된다. 상기 프리차지 신호 생성부는(50)는 프리차지 신호(PCG)를 생성하고, 상기 프리차지 신호(PCG)가 뱅크 액티브 신호 생성부(30)로 입력되어 뱅크 액티브 신호(BA)를 디스에이블 시킨다. 이러한 과정을 통해 생성된 뱅크 액티브 신호(BA)는 1차 센스엠프 신호 생성부(60)입력되어 피모스 인에이블 신호(PE) 및 엔모스 인에이블 신호(NE)를 인에이블 시키고, 2차 센스엠프 신호 생성부(70)는 상기 인에이블 신호들을 입력 받아 오버드라이브 동작을 하도록 하는 오버드라이브 동작신호(SAE1B) 등을 생성하게 된다.
오토리프레쉬 동작모드에서 리프레쉬 사이클링 타임(tRFC) 동안에는 리드 명령이 들어오지 않기 때문에, 오버드라이브 동작을 통해 빠르게 센싱할 필요가 없다. 하지만 종래 기술에서는 오버드라이브 동작을 하여 전류소모가 커지는 문제점이 있었다.
본 발명의 상기와 같은 문제점을 해결하기 위해서, 오토리프레쉬 동작모드에서 오버드라이브 동작을 하지 않고 전류를 저감할 수 있는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로를 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 오토리프레쉬 동작 제어회로는, 리프레쉬 신호 및 프리차지 신호를 입력 받아 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부; 상기 리프레쉬 신호를 입력 받고, 리프레쉬 동작모드에 따라 인에이블 여부가 결정되는 모드신호를 생성하는 모드신호 생성부; 상기 뱅크 액티브 신호를 입력 받고 상기 모드신호에 응답하여, 상기 뱅크 액티브 신호의 지연을 수행하여 리프레쉬 프리차지 신호를 생성하는 지연시간 결정부; 상기 리프레쉬 프리차지 신호를 입력 받아 상기 프리차지 신호를 생성하는 프리차지 신호 생성부; 및 상기 뱅크 액티브 신호 및 상기 모드신호에 응답하여 오버드라이브 동작신호를 생성하는 센스엠프 신호 생성부; 를 포함하고, 상기 오버드라이브 동작신호는 상기 리프레쉬 동작모드에 따라 인에이블 여부가 결정되는 것을 특징으로 한다.
본 발명에 의하면, 오토리프레쉬 동작모드에서 오버드라이브 동작을 행하지 않음으로써 전류 소모를 줄일 수 있고, 종래의 오토리프레쉬 동작모드일 때보다 RAS 타임을 길게 하여 셀에 데이터가 충분히 쓰여질 수 있도록 하는 효과가 있다.
본 발명의 실시예에 따른 오토리프레쉬 동작 제어회로의 블록도는 도 4에 도시되어 있다.
도 4에 도시된 바와 같이 본 발명에 따른 반도체 메모리 장치의 오토리프레쉬 동작 제어회로는 뱅크 액티브 신호 생성부(30), 모드신호 생성부(400), 지연시간 결정부(500), 프리차지 신호 생성부(50) 및 센스엠프 신호 생성부(600)를 포함한다.
상기 뱅크 액티브 신호 생성부(30)는 리프레쉬 신호(REF)를 입력 받아 뱅크 액티브 신호(BA)를 인에이블 시키고, 프리차지 신호 생성부(50)의 출력인 프리차지 신호(PCG)를 입력 받아 상기 뱅크 액티브 신호(BA)를 디스에이블 시킨다.
상기 모드신호 생성부(400)는 상기 리프레쉬 신호(REF)와 클럭인에이블 신호(CKE)를 입력 받는다. 상기 클럭인에이블 신호(CKE)는 오토리프레쉬 동작모드일 때 하이 레벨의 신호, 셀프리프레쉬 동작모드일 때 로우 레벨의 신호이다. 상기 모드신호 생성부(400)는 리프레쉬 동작모드에 따라서 구분되는 오토리프레쉬 모드신호(REF5)와 셀프리프레쉬 모드신호(REF6)를 생성한다. 즉, 오토리프레쉬 동작모드일 경우에는 오토리프레쉬 모드신호(REF5)를 인에이블 시키고 셀프리프레쉬 신호(REF6)를 디스에이블 시킨다. 반면에 셀프리프레쉬 동작모드일 경우에는 오토리프레쉬 모드신호(REF5)를 디스에이블 시키고 셀프리프레쉬 모드신호(REF6)를 인에이블 시킨다.
RAS 타임은 반도체 메모리 장치의 센스엠프가 활성화 되고 다시 안정화 상태 로 되는데 걸리는 시간을 말하는데, 상기 지연시간 결정부(500)는 리프레쉬 동작모드에 따라 구분되는 모드신호와 뱅크 액티브 신호(BA)를 입력 받아 오토리프레쉬 동작모드일 경우에 RAS 타임이 충분히 길어지도록 지연을 수행하여 리프레쉬 프리차지 신호(PCGR)를 생성한다. 오토리프레쉬 동작모드에서 오버드라이브 동작을 행하지 않는 대신에, RAS 타임을 길게 해주어 셀에 데이터가 충분히 저장될 수 있도록 하기 위함이다.
오토리프레쉬 동작모드에서 RAS 타임을 더 길게 하기 위해서, 상기 지연시간결정부(500)는 오토리프레쉬 모드신호(REF5)와 뱅크 액티브 신호(BA)를 입력 받는 제 1 선택부(510), 제 1 선택부(510)의 출력을 입력으로 하는 제 1 지연부(550), 상기 제 1 지연부(550)의 출력을 입력으로 하는 제 2 선택부(520), 셀프리프레쉬 모드신호(REF6)와 뱅크 액티브 신호(BA)를 입력 받는 제 3 선택부(530), 제 3 선택부(530)의 출력을 입력 받는 제 2 지연부(560), 및 제 2 지연부(560)의 출력을 입력으로 하는 제 4 선택부(540)로 구성된다. 제 1 선택부(510)와 제 3 선택부(530), 제 2 선택부(520)와 제 4 선택부(540)는 각각 동일한 구성을 갖는다.
오토리프레쉬 동작모드인 경우에, 오토리프레쉬 모드신호(REF5)가 인에이블 되고 셀프리프레쉬 모드신호(REF6)는 디스에이블 된다. 상기 제 1 선택부(510)는 뱅크 액티브 신호(BA)와 오토리프레쉬 모드신호(REF5)가 모두 인에이블 될 때만 인에이블 되는 신호를 출력하고, 상기 출력 신호를 제 1 지연부(550)를 통해 RAS 타임이 길어지도록 충분히 지연시킨다. 제 2 선택부(520)는 상기 지연된 신호를 리프레쉬 프리차지 신호(PCGR)로 프리차지 신호 생성부(50)로 입력되게 한다. 상기 제 3 선택부(530)는 인에이블 된 뱅크 액티브 신호(BA)를 입력 받지만 셀프리프레쉬 모드신호(REF6)가 디스에이블 되므로 디스에이블 된 신호를 출력하게 된다.
한편 셀프리프레쉬 동작모드인 경우에는, 셀프리프레쉬 모드신호(REF6)가 인에이블 되고 오토리프레쉬 모드신호(REF5)가 디스에이블 된다. 따라서 상기 제 1 선택부(510)는 디스에이블 된 신호를 출력하고, 상기 제 3 선택부(530)는 인에이블 된 신호를 출력한다. 상기 인에이블 된 제 3 선택부(530)의 출력을 입력 받는 제 2 지연부(560)는 제 1 지연부(550)가 지연하는 길이보다 더 짧은 시간 동안만 지연을 수행한다. 오토리프레쉬 동작모드에서 RAS 타임을 더 확보해 주기 위해서이다.
상기 지연된 신호가 제 4 선택부(540)를 통해 리프레쉬 프리차지 신호(PCGR)로 생성되고, 상기 리프레쉬 프리차지 신호(PCGR)가 프리차지 신호 생성부(50)로 입력된다.
상기 프리차지 신호 생성부(50)는 지연시간 결정부(500)의 제 2 선택부(520) 또는 제 4 선택부(540)의 출력인 리프레쉬 프리차지 신호(PCGR)를 입력 받아 프리차지 신호(PCG)를 생성하고, 상기 프리차지 신호(PCG)가 뱅크 액티브 신호 생성부(30)로 입력되어 뱅크 액티브 신호(BA)를 디스에이블 시킨다.
상기 센스엠프 신호 생성부(600)는 뱅크 액티브 신호(BA)와 상기 모드신호 중 오토리프레쉬 모드신호(REF5)를 입력 받고, 상기 오토리프레쉬 모드신호(REF5)가 인에이블 될 때 디스에이블 되는 오버드라이브 동작신호(SAE1B)를 생성하게 된다.
상기 센스엠프 신호 생성부(600)는 뱅크 액티브 신호(BA)를 입력으로 하여 피모스 인에이블 신호(PE)와 엔모스 인에이블 신호(NE)를 생성하는 1차 센스엠프 신호 생성부(60) 및 상기 피모스 인에이블 신호(PE), 상기 엔모스 인에이블 신호(NE) 및 상기 오토리프레쉬 모드신호(REF5)를 입력 받아 복수개의 센스엠프 신호(SAE1B, SAE2B, SAENB)를 생성하는 2차 센스엠프 신호 생성부(610)로 구성된다. 상기 2차 센스엠프 신호 생성부(610)는 오토리프레쉬 모드신호(REF5)가 인에이블 되면 복수개의 센스엠프 신호 중 오버드라이브 동작신호(SAE1B)를 디스에이블 시킨다.
본 발명의 실시예에 따른 반도체 메모리 장치의 오토리프레쉬 동작 제어회로는 리프레쉬 신호(REF)를 생성하는 리프레쉬 신호 생성부(10)를 추가로 더 포함한다.
상기 리프레쉬 신호 생성부(10)는 리프레쉬 동작신호(ACTR) 및 상기 뱅크 액티브 신호(BA)를 입력 받아 리프레쉬 신호(REF)를 생성한다. 상기 리프레쉬 동작신호(ACTR)가 인에이블 될 때 상기 리프레쉬 신호(REF)를 인에이블 시키고, 상기 뱅크 액티브 신호(BA)가 디스에이블 될 때 리프레쉬 신호(REF)를 디스에이블 시킨다. 또 상기 리프레쉬 신호 생성부(10)에는 리셋신호(RST)가 추가로 입력될 수 있다. 상기 리셋신호(RST)는 초기에 상기 리프레쉬 신호(REF)를 디스에이블 시키는 하이 레벨의 펄스 신호이다.
본 발명의 실시예에 따른 반도체 메모리 장치의 오토리프레쉬 동작 제어회로의 상세한 회로 구성을 살펴보면 다음과 같다.
리프레쉬 신호 생성부(10)의 상세한 회로의 구성은 도 5에 도시되어 있다.
리프레쉬 신호 생성부(10)는 리프레쉬 동작신호(ACTR)를 입력으로 하는 제 1 펄스 발생부(11), 뱅크 액티브 신호(BA)를 반전시키는 인버터(13), 상기 인버터(13)의 출력을 입력으로 하는 제 2 펄스 발생부(12) 및 상기 제 1 펄스 발생부(11)의 출력을 셋(Set) 단자의 입력으로 하고 상기 제 2 펄스 발생부(12)의 출력을 리셋(Reset) 단자의 입력으로 하는 RS 플립플롭(14)으로 구성된다.
하이 레벨의 펄스인 리프레쉬 동작신호(ACTR)가 상기 리프레쉬 신호 생성부(10)로 입력되면 상기 제 1 펄스 발생부(11)를 통해 하이 레벨의 펄스가 상기 RS 플립플롭의 셋 단자로 입력되어 하이로 천이하는 리프레쉬 신호(REF)가 생성되며, 프리차지 신호(PCG)에 의해 뱅크 액티브 신호가 디스에이블 되면 상기 인버터(13)와 제 2 펄스 발생부(12)에 의해 하이 레벨의 펄스가 상기 RS 플립플롭(14)의 리셋 단자로 입력되므로 상기 리프레쉬 신호(REF)는 디스에이블 된다.
뱅크 액티브 신호 생성부(30)의 상세한 회로의 구성은 도 6에 도시되어 있다.
뱅크 액티브 신호 생성부(30)는 활성화 신호 생성부(31) 및 제 1 래치부(32)로 구성되어 있다. 상기 활성화 신호 생성부(31)는 리프레쉬 신호(REF), 노멀 액티브 신호(ACTN), 프리차지 신호(PCG)및 리셋신호(RST)를 입력 받아 뱅크 액티브 신호(BA)의 활성화 여부를 결정하는 신호를 출력한다. 상기 활성화 신호 생성부(31)의 출력이 상기 래치부(32)를 통해 뱅크 액티브 신호(BA)를 생성하게 된다.
상기 활성화 신호 생성부(31)는 게이트로 리프레쉬 신호(REF)가 인가되고 소스 단으로 외부전압(VDD)이 인가되는 제 1 피모스 트랜지스터(P1), 게이트로 노멀 액티브 신호(ACTN)가 인가되고 한 쪽 단이 상기 제 1 피모스 트랜지스터(P1)의 드레인 단과 연결되며 다른 한 쪽 단이 공통노드 1(node1)에 연결되는 제 2 피모스 트랜지스터(P2), 게이트로 상기 노멀 액티브 신호(ACTN)가 인가되고 소스 단이 접지전압(VSS) 단과 연결되며 드레인 단이 상기 공통노드 1과 연결되는 제 1 엔모스 트랜지스터(N1), 게이트로 상기 리프레쉬 신호(REF)가 인가되고 소스 단이 접지전압 단과 연결되며 드레인 단이 상기 공통노드 1(node1)과 연결되는 제 2 엔모스 트랜지스터(N2), 상기 공통노드 1(node1)과 연결되는 제 2 래치부(31-1), 게이트 단이 상기 공통노드 1(node1)과 연결되고 소스 단으로 외부전압이 인가되며 드레인 단이 공통노드 2(node2)와 연결되는 제 3 피모스 트랜지스터(P3), 게이트로 프리차지 신호(PCG)가 인가되고 소스 단이 접지전압 단과 연결되며 드레인 단이 공통노드 2(node2)와 연결되는 제 3 엔모스 트랜지스터(N3) 및 게이트로 리셋신호(RST)가 인가되고 소스 단이 접지전압 단과 연결되며 드레인 단이 상기 공통노드 2(node2)와 연결되는 제 4 엔모스 트랜지스터(N4)로 구성된다.
리프레쉬 신호(REF)가 하이로 인에이블 되면 제 1 피모스 트랜지스터(P1)는 턴-오프 되고 제 2 엔모스 트랜지스터(N2)는 턴-온 된다. 따라서 접지전압이 제 3 피모스 트랜지스터(P3)의 게이트 단으로 인가되고 제 3 피모스 트랜지스터(P3)는 턴-온 되어 외부전압이 공통노드 2(node2)에 인가된다. 결국 제 1 래치부(32))를 통해 뱅크 액티브 신호(BA)가 인에이블 된다.
노멀 액티브 명령(리프레쉬 동작시 액티브 명령을 제외한 그 외의 액티브 명령)이 있는 경우 노멀 액티브 신호가 하이로 인에이블 되면 제 2 피모스 트랜지스 터(P2)는 턴-오프 되고 제 1 엔모스 트랜지스터(N1)는 턴-온 되어 접지전압이 제 3 피모스 트랜지스터(P3)의 게이트로 인가되고, 제 3 피모스 트랜지스터가 턴-온 되어 제 1 래치부(32)를 통해 상기 뱅크 액티브 신호가 하이로 인에이블 된다.
반면 프리차지 신호(PCG)가 하이로 인에이블 되는 경우에는 제 3 엔모스 트랜지스터(P3)가 턴-온 되어 접지전압이 공통노드 2(node2)에 인가되어 뱅크 액티브 신호(BA)를 디스에이블 시키게 된다.
뱅크 액티브 신호를 초기에 디스에이블 상태로 리셋시키기 위한 하이 펄스의 신호인 리셋신호(RST)가 인가되는 경우에도 제 4 엔모스 트랜지스터(N4)를 턴-온 시켜 접지전압을 상기 공통노드 2(node2)에 인가함으로써 상기 뱅크 액티브 신호(BA)를 디스에이블 시키게 된다.
프리차지 신호 생성부(50)의 상세한 회로의 구성은 도 7에 도시되어 있다.
프리차지 신호 생성부(50)는 리프레쉬 프리차지 신호(PCGR)를 반전시키는 제 1 인버터(51), 노멀 프리차지 신호(PCGN)를 반전시키는 제 2 인버터(52), 상기 제 1 인버터(51)의 출력과 상기 제 2 인버터(52)의 출력을 입력으로 하는 낸드게이트(53) 및 게이트 단이 상기 낸드게이트(53)의 출력 단과 연결되고 소스 단으로 외부전압(VDD)이 인가되며 드레인 단이 제 2 인버터(52)의 출력 단과 연결되는 피모스 트랜지스터(P4)로 구성된다.
리프레쉬 프리차지 신호(PCGR)가 하이로 인에이블 되면 제 1 인버터(51)와 낸드게이트(53)를 통해 하이로 인에이블 되는 프리차지 신호(PCG)가 생성되며, 노멀 프리차지 명령(리프레쉬 동작시 프리차지 명령을 제외한 그 외의 프리차지 명 령)이 있는 경우에도 노멀 프리차지 신호(PCGN)가 인에이블 되면 제 2 인버터(52) 및 낸드게이트(53)를 통해 하이로 인에이블 되는 프리차지 신호(PCG)가 생성된다. 상기 프리차지 신호 생성부(50)에서 상기 피모스 트랜지스터(P4)는 래치(Latch) 기능을 수행한다.
1차 센스엠프 신호 생성부(60)는 종래 기술로 상세한 회로의 구성 및 설명은 생략하기로 한다.
도 8은 본 발명의 실시예에 따른 모드신호 생성부(400)의 상세 회로도이다.
도 8에 도시된 모드신호 생성부(400)는 리프레쉬 신호(REF)와 클럭인에이블 신호(CKE)를 입력으로 하는 제 1 낸드게이트(401), 제 1 낸드게이트(401)의 출력을 반전시켜 오토리프레쉬 동작모드일 때의 모드신호인 오토리프레쉬 모드신호(REF5)를 출력하는 제 1 인버터(403), 클럭인에이블 신호(CKE)를 반전시키는 제 2 인버터(404), 리프레쉬 신호(REF)와 제 2 인버터(404)의 출력을 입력으로 하는 제 2 낸드게이트(402) 및 제 2 낸드게이트(402)의 출력을 반전시켜 셀프리프레쉬 동작모드일 때의 모드신호인 셀프리프레쉬 모드신호(REF6)를 출력하는 제 3 인버터(405)로 구성된다.
모드신호 생성부(400)는 리프레쉬 신호(REF)와 클럭인에이블 신호(CKE)를 입력 받는다. 상기 클럭인에이블 신호(CKE)는 오토 리프레쉬 동작모드일 때에는 하이 레벨의 신호이고 셀프리프레쉬 동작모드일 때에는 로우 레벨의 신호이다. 상기 리프레쉬 신호(REF)와 상기 클럭인에이블 신호(CKE)를 입력 받은 모드신호 생성부(400)는 리프레쉬 동작모드에 따라서 구분되는 오토리프레쉬 모드신호(REF5)와 셀프리프레쉬 모드신호(REF6)를 생성하게 된다. 리프레쉬 신호(REF)가 하이로 인에이블 되고, 오토리프레쉬 모드일 때는 클럭인에이블 신호(CKE)가 하이가 된다. 따라서 하이 레벨의 리프레쉬 신호(REF)와 클럭인에이블 신호(CKE)를 입력 받는 제 1 낸드게이트(401)는 로우 레벨의 신호를 출력하게 되고 제 1 인버터(403)를 통해 반전되어 하이 레벨로 인에이블 되는 오토리프레쉬 모드신호(REF5)가 생성된다. 또 제 2 인버터(404)를 통해 반전된 클럭인에이블 신호(CKE)와 리프레쉬 신호(REF)를 입력 받는 제 2 낸드게이트(402)는 하이 레벨의 신호를 출력하게 되고 제 3 인버터(405)를 통해 반전된 로우 레벨로 디스에이블 되는 셀프리프레쉬 모드신호(REF6)를 생성한다.
셀프리프레쉬 동작모드일 경우에는 클럭인에이블 신호(CKE)는 로우 레벨이고 오토리프레쉬 모드신호(REF5)는 로우 레벨로 디스에이블 되며 셀프리프레쉬 모드신호(REF6)는 하이 레벨로 인에이블 된다.
리프레쉬 신호(REF)가 로우 레벨의 신호인 경우에는 오토리프레쉬 모드신호(REF5) 및 셀프리프레쉬 모드신호(REF6) 모두 로우 레벨로 디스에이블 된다.
도 9은 본 발명의 실시예에 따른 지연시간 결정부(500)의 제 1 선택부(510)의 상세 회로도이다.
도 9에 도시된 제 1 선택부(510)는 뱅크 액티브 신호(BA)와 오토리프레쉬 모드신호(REF5)를 입력으로 하는 낸드게이트(511)와 상기 낸드게이트의 출력을 반전시키는 인버터(512)로 구성된다. 제 3 선택부(530)도 제 1 선택부(510)와 동일하게 구성되며 뱅크 액티브 신호(BA)와 셀프리프레쉬 모드신호(REF6)를 입력으로 한다. 따라서 상기 제 1 선택부(510) 및 제 3 선택부(530)는 뱅크 액티브 신호(BA)와 모드신호(REF5 또는 REF6)가 모두 인에이블 되면 인에이블 되는 신호를 출력하여 각 선택부가 연결된 제 1, 제 2 지연부(550, 560)에 입력되게 한다.
도 10은 본 발명의 실시예에 따른 지연시간 결정부(500)의 제 2 선택부(520)의 상세 회로도이다.
도 10에 도시된 제 2 선택부(520)는 제 1 지연부(550)의 출력신호(PCG5)와 오토리프레쉬 모드신호(REF5)를 입력으로 하는 패스게이트(PG)로 구성된다. 제 4 선택부(540)도 제 2 선택부(520)와 동일하게 구성되며 제 2 지연부(560)의 출력신호(PCG6)와 셀프리프레쉬 모드신호(REF6)를 입력으로 한다.
뱅크 액티브 생성부(30)에 입력되는 신호는 리프레쉬 신호(REF), 피드백 된 프리차지 신호(PCG), 노멀 액티브 명령이 들어오면 인에이블 되는 하이 레벨의 신호인 액티브 노멀 신호(ACTN) 및 뱅크 액티브 신호 생성부(30)를 초기화 시켜주는 하이 펄스 신호인 리셋신호(RST)를 포함한다. 상기 신호들을 입력 받은 뱅크 액티브 신호 생성부(30)는 뱅크 액티브 신호(BA)를 인에이블 시키고, 상기 뱅크 액티브 신호(BA)와 모드신호 생성부(400)에서 생성된 오토리프레쉬 모드신호(REF5)와 셀프리프레쉬 모드신호(REF6)는 지연시간 결정부(500)를 이루는 제 1 선택부(510) 및 제 3 선택부(530)로 입력된다.
상기 언급한 바와 같이 지연시간 결정부(500)는 제 1 선택부(510) 내지 제 4 선택부(540), 제 1 지연부(550) 및 제 2 지연부(560)로 구성된다 뱅크 액티브 신호(BA)와 오토리프레쉬 모드신호(REF5)가 제 1 선택부(510)로 입력되고, 뱅크 액티 브 신호(BA)와 셀프리프레쉬 모드신호(REF6)가 제 3 선택부(530)로 입력된다. 제 1 지연부(550)는 오토리프레쉬 모드신호(REF5)를 입력 받는 제 1 선택부(510)의 출력을 입력으로 하고, 제 2 지연부(560)는 셀프리프레쉬 모드신호(REF6)를 입력 받는 제 3 선택부(530)의 출력을 입력으로 한다.
뱅크 액티브 신호(BA)가 하이 레벨로 인에이블 되고 오토리프레쉬 동작모드인 경우, 하이 레벨로 인에이블 되는 오토리프레쉬 모드신호(REF5)가 제 1 선택부(510)에 입력되고 제 1 선택부(510)는 하이 레벨로 인에이블 되는 신호를 출력하게 된다. 상기 하이 레벨로 인에이블 되는 신호는 제 1 지연부(550)를 통과하면서 지연된다.
상기 지연된 신호(PCG5)는 제 2 선택부(520)에 입력되고 상기 지연된 신호(PCG5)가 제 2 선택부(520)의 패스게이트(PG)를 통과한다. 한편 디스에이블 된 셀프리프레쉬 모드신호(REF6)가 입력되는 제 3 선택부(530)는 로우 레벨의 신호를 출력하게 된다. 상기 로우 레벨의 신호는 제 2 지연부(560)를 통과한다. 제 2 지연부(560)를 통과한 신호(PCG6)는 제 4 선택부(540)에 입력되지만 로우 레벨의 셀프리프레쉬 모드신호(REF6)가 입력되는 패스게이트(PG)는 활성화 되지 않으므로 상기 로우 레벨의 신호(PCG6)는 제 4 선택부(540)를 통과하지 못한다. 따라서 하이 레벨의 오토리프레쉬 모드신호(REF5)를 입력 받아 제 2 선택부(520)를 통과한 지연되어 하이 레벨로 인에이블 되는 리프레쉬 프리차지 신호(PCGR)가 프리차지 신호 생성부(50)에 입력된다.
뱅크 액티브 신호(BA)가 인에이블 되고 셀프리프레쉬 동작모드인 경우에는 오토리프레쉬 모드신호(REF5)가 디스에이블 되고 셀프리프레쉬 모드신호(REF6)가 하이 레벨로 인에이블 된다. 뱅크 액티브 신호(BA)와 오토리프레쉬 모드신호(REF5)를 입력 받는 제 1 선택부(510)는 로우 레벨의 신호를 출력하고 제 1 지연부(550)를 거치지만 제 2 선택부(520)의 패스게이트(PG)를 통과하지 못한다. 뱅크액티브 신호(BA)와 셀프리프레쉬 모드신호(REF6)를 입력 받는 제 3 선택부(530)는 하이 레벨로 인에이블 되는 신호를 출력하여 제 2 지연부(560) 및 제 4 선택부(540)를 통과하여 리프레쉬 프리차지 신호(PCGR)를 생성하고, 상기 리프레쉬 프리차지 신호(PCGR)가 프리차지 신호 생성부(50)로 입력된다.
RAS 타임을 결정하는 제 1 지연부(550)와 제 2 지연부(560)는 신호의 지연 정도에 있어서 차이가 난다. 오토리프레쉬 동작모드일 경우에 관여하는 제 1 지연부(550)는 본 발명이 의도하는 바를 실현하도록 신호의 지연을 수행한다. 다시 말해서, 제 1 지연부(550)는 RAS 타임이 충분히 길도록 신호를 지연시켜 줌으로써 셀에 데이터를 충분히 쓸 수 있도록 해준다. 반면 셀프리프레쉬 동작모드일 경우에 관여하는 제 2 지연부(560)는 제 1 지연부(550)의 신호 지연보다 더 짧은 신호 지연만을 수행한다. 즉, 오토리프레쉬 동작모드와 셀프리프레쉬 동작모드를 구분하여 RAS 타임을 결정할 수 있도록 구성되는 것이 특징이다.
도 11은 본 발명의 실시예에 따른 2차 센스엠프 신호 생성부의 상세한 구성을 나타내는 도면이다.
센스엠프 신호 생성부(600)를 구성하는 2차 센스엠프 신호 생성부(610)는 피모스 인에이블 신호(PE)를 입력 받아 조합신호(SAE)를 생성하는 신호 조합부(611), 상기 조합신호(SAE)를 입력 받아 오버드라이브 동작신호(SAE1B)를 생성하는 오버드라이브 동작신호 생성부(612), 상기 피모스 인에이블 신호(PE) 및 상기 조합신호(SAE)를 입력 받아 제 1 센스엠프 신호(SAE2B)를 생성하는 제 1 센스엠프 신호 생성부(613) 및 상기 엔모스 인에이블 신호(NE)를 입력 받아 제 2 센스엠프 신호(SAENB)를 생성하는 제 2 센스엠프 신호 생성부(614)로 구성된다.
상기 신호 조합부(611)는 상기 피모스 인에이블 신호(PE)를 입력 받는 펄스 발생부(611-1) 및 상기 펄스 발생부(611-1)의 출력과 상기 오토리프레쉬 모드신호(REF5)를 입력 받는 노어게이트(611-2)로 구성된다.
상기 오버드라이브 동작신호 생성부(612)는 상기 신호 조합부(611)의 출력인 조합신호(SAE)를 반전시키는 제 1 인버터(INV1)로 구성되고, 오버드라이브 동작신호(SAE1B)를 생성한다.
상기 제 1 센스엠프 신호 생성부(613)는 상기 피모스 인에이블 신호(PE)를 입력 받아 이를 반전시키는 제 2 인버터(INV2), 상기 조합신호(SAE) 및 상기 제 2 인버터(INV2)의 출력을 입력으로 하는 노어게이트(613-1) 및 상기 노어게이트(613-1)의 출력을 반전시켜 제 1 센스엠프 신호(SAE2B)를 생성하는 제 3 인버터(INV3)로 구성된다.
상기 제 2 센스엠프 신호 생성부(614)는 상기 엔모스 인에이블 신호를 순차적으로 반전 지연시켜 제 2 센스엠프 신호(SAENB)를 생성하는 제 4, 제 5 및 제 6 인버터(INV4, INV5, INV6)로 구성된다.
상기 2차 센스엠프 신호 생성부(610)는 상기 신호 조합부(611)의 노어게이 트(611-2)를 통해서 오토리프레쉬 모드신호(REF5)가 인에이블 되면 조합신호(SAE)를 로우로 디스에이블 시키고, 상기 조합신호(SAE)를 상기 오버드라이브 동작신호 생성부(612)의 제 1 인버터(IVN1)가 반전시켜 상기 오버드라이브 신호(SAE1B)를 하이 레벨로 고정시킴으로써 오버드라이브 동작을 행하지 않도록 한다.
본 발명의 실시예에 따른 오토리프레쉬 동작 제어회로의 동작에 대하여 도 12에 도시된 동작 타이밍도를 참조하여 설명하면 다음과 같다.
리프레쉬 동작이 수행되면 리프레쉬 동작임을 알리는 리프레쉬 동작신호(ACTR)가 리프레쉬 신호 생성부(10)에 입력되고. 리프레쉬 신호 생성부(10)는 리프레쉬 신호(REF)를 인에이블 시킨다. 상기 리프레쉬 신호(REF)는 뱅크 액티브 신호 생성부(30)에 입력되어 뱅크 액티브 신호(BA)를 인에이블 시킨다. 상기 리프레쉬 신호(REF)는 모드신호 생성부(400)에 입력되고, 오토리프레쉬 동작모드에서 오토리프레쉬 모드신호(REF5)를 인에이블 시키고 셀프리프레쉬 모드신호(REF6)를 디스에이블 시킨다. 뱅크 액티브 신호(BA)와 오토리프레쉬 모드신호(REF5)를 입력 받는 제 1 선택부(510)는 하이로 인에이블 되는 신호를 제 1 지연부(550)를 통해 지연시킨다. 상기 지연된 신호(PCG5)는 제 2 선택부(520)를 통과하여 리프레쉬 프리차지 신호(PCGR)로 프리차지 신호 생성부(50)로 입력된다. 프리차지 신호 생성부(50)는 상기 리프레쉬 프리차지 신호(PCGR)가 인에이블 될 때 인에이블 되는 프리차지 신호(PCG)를 생성하고, 상기 프리차지 신호(PCG)가 뱅크 액티브 신호 생성부(30)로 피드백 되어 뱅크 액티브 신호(BA)를 디스에이블 시킨다. 상기 뱅크 액티브 신호(BA)가 디스에이블 되면 상기 뱅크 액티브 신호(BA)가 리프레쉬 신호 생성 부(10)로 입력되어 리프레쉬 신호(REF)를 디스에이블 시킨다. 뱅크 액티브 신호(BA)는 1차 센스엠프 신호 생성부(60)에 입력되어 피모스 인에이블 신호(PE)와 엔모스 인에이블 신호(NE)의 인에이블 여부와 디스에이블 여부를 결정한다. 즉 뱅크 액티브 신호(BA)가 인에이블 되면 상기 피모스 인에이블 신호(PE) 및 상기 엔모스 인에이블 신호(NE)는 인에이블 되고, 뱅크 액티브 신호(BA)가 디스에이블 되면 상기 피모스 인에이블 신호(PE) 및 상기 엔모스 인에이블 신호(NE)는 디스에이블 된다. 피모스 인에이블 신호(PE), 엔모스 인에이블 신호(NE) 및 오토리프레쉬 모드신호(REF5)를 입력 받는 2차 센스엠프 신호 생성부(610)는 상기 오토리프레쉬 모드신호(REF5)가 하이 레벨일 때, 즉 오토리프레쉬 동작모드일 경우에 신호 조합부(611)의 노어게이트(611-2)를 통해 로우 레벨의 신호를 출력하고 오버드라이브 동작신호 생성부(612)의 제 1 인버터(INV1)가 상기 로우 레벨의 신호를 반전시켜 하이 레벨의 고정된 신호로 출력하여 오버드라이브 동작신호(SAE1B)를 디스에이블 시킨다. 즉 오토리프레쉬 동작모드일 때 오버드라이브 동작을 수행하지 않도록 한다. 2차 센스엠프 신호 생성부(610)는 디스에이블 된 오버드라이브 동작신호(SAE1B)를 출력하고, 종래 기술과 동일하게 내부 코어전압으로 센싱하기 위한 신호인 제 1 센스엠프 신호(SAE2B) 및 제 2 센스엠프 신호(SAENB)도 출력한다.
한편, 셀프리프레쉬 동작모드일 때 본 발명의 실시예에 따른 오토리프레쉬 동작 제어회로의 동작을 살펴보면 다음과 같다.
셀프리프레쉬 동작모드일 때는 리프레쉬 동작신호(ACTR)에 의해 뱅크 액티브 신호(BA)가 인에이블 되고, 상기 모드신호 생성부(400)는 오토리프레쉬 모드신 호(REF5)를 디스에이블 시키고 셀프리프레쉬 모드신호(REF6)를 인에이블 시킨다. 상기 뱅크 액티브 신호(BA)와 상기 모드신호를 입력 받는 지연시간 결정부(500)는 인에이블 된 셀프리프레쉬 모드신호(REF6)를 입력 받는 제 3 선택부(530)와 제 2 지연부(560) 및 제 4 선택부(540)을 통해 리프레쉬 프리차지 신호(PCGR)를 생성하게 된다. 상기 셀프리프레쉬 모드신호(REF6)는 센스엠프 신호 생성부(600)에 입력되지 않으므로, 상기 센스엠프 신호 생성부(600)는 뱅크 액티브 신호(BA)를 입력 받아 종래 기술과 동일하게 인에이블 되는 오버드라이브 동작신호(SAE1B), 제 1 센스앰프 신호(SAE2B) 및 제 2 센스엠프 신호(SAENB)를 생성한다. 따라서 셀프리프레쉬 동작모드에서는 오버드라이브 동작을 수행하고, 제 2 지연부가 종래 기술과 동일하게 지연을 수행하여 RAS 타임을 별도로 길게 해주지 않음으로써 종래의 리프레쉬 동작 제어회로와 동일하게 동작하도록 한다.
따라서 오토리프레쉬 동작모드의 경우에, 오버드라이브 동작을 수행하지 않도록 하여 전류 소모를 줄이고 지연시간 결정부에서 오토리프레쉬 동작모드일 때와 셀프리프레쉬 동작모드일 때를 구분하여 오토리프레쉬 동작모드일 때 보다 긴 신호의 지연을 수행하여 RAS 타임을 길게 해줌으로써 셀에 충분한 데이터를 쓸 수 있도록 한 것으로 본 발명의 효과를 이해할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 오토리프레쉬 동작 제어회로의 블록도,
도 2는 도 1의 종래기술에 따른 2차 센스엠프 신호 생성부의 상세 회로도,
도 3은 종래 기술의 동작 타이밍도,
도 4는 본 발명에 따른 반도체 메모리 장치의 오토리프레쉬 동작 제어회로의 블록도,
도 5는 도 4의 리프레쉬 신호 생성부의 상세 회로도,
도 6은 도 4의 뱅크 액티브 신호 생성부의 상세 회로도,
도 7은 도 4의 프리차지 신호 생성부의 상세 회로도,
도 8은 도 4의 모드신호 생성부의 상세 회로도
도 9는 도 4의 제 1 선택부의 상세 회로도,
도 10은 도 4의 제 2 선택부의 상세 회로도,
도 11은 본 발명에 따른 2차 센스엠프 신호 생성부의 상세 회로도,
도 12는 본 발명의 동작 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 리프레쉬 신호 생성부 30: 뱅크 액티브 신호 생성부
50: 프리차지 신호 생성부 60: 1차 센스엠프 신호 생성부
400: 모드신호 생성부 500: 지연시간 결정부
510: 제 1 선택부 520: 제 2 선택부
530: 제 3 선택부 540: 제 4 선택부
550: 제 1 지연부 560: 제 2 지연부
600: 센스엠프 신호 생성부 610: 2차 센스엠프 신호 생성부

Claims (21)

  1. 리프레쉬 신호 및 프리차지 신호를 입력 받아 뱅크 액티브 신호를 생성하는 뱅크 액티브 신호 생성부;
    상기 리프레쉬 신호를 입력 받고, 리프레쉬 동작모드에 따라 인에이블 여부가 결정되는 모드신호를 생성하는 모드신호 생성부;
    상기 뱅크 액티브 신호를 입력 받고 상기 모드신호에 응답하여, 상기 뱅크 액티브 신호의 지연을 수행하여 리프레쉬 프리차지 신호를 생성하는 지연시간 결정부;
    상기 리프레쉬 프리차지 신호를 입력 받아 상기 프리차지 신호를 생성하는 프리차지 신호 생성부; 및
    상기 뱅크 액티브 신호 및 상기 모드신호에 응답하여 오버드라이브 동작신호를 생성하는 센스엠프 신호 생성부;
    를 포함하고, 상기 오버드라이브 동작신호는 상기 리프레쉬 동작모드에 따라 인에이블 여부가 결정되는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  2. 제 1 항에 있어서,
    상기 모드신호는, 오토리프레쉬 모드신호 및 셀프리프레쉬 모드신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  3. 제 2 항에 있어서,
    상기 모드신호 생성부는, 오토리프레쉬 동작모드일 때 상기 오토리프레쉬 모드신호를 인에이블 시키고 상기 셀프리프레쉬 모드신호를 디스에이블 시키며, 셀프리프레쉬 동작모드일 때 상기 오토리프레쉬 모드신호를 디스에이블 시키고 상기 셀프리프레쉬 모드신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  4. 제 1 항에 있어서,
    상기 지연시간 결정부는, 상기 리프레쉬 동작모드에 따라 지연 정도를 다르게 수행하는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  5. 제 2 항에 있어서,
    상기 지연시간 결정부는, 상기 뱅크 액티브 신호와 상기 오토리프레쉬 모드신호를 입력으로 하는 제 1 선택부;
    상기 제 1 선택부의 출력을 입력으로 하는 제 1 지연부;
    상기 제 1 지연부의 출력을 입력으로 하여 상기 리프레쉬 프리차지 신호를 생성하는 제 2 선택부;
    상기 뱅크 액티브 신호와 상기 셀프리프레쉬 모드신호를 입력으로 하는 제 3 선택부;
    상기 제 3 선택부의 출력을 입력으로 하는 제 2 지연부; 및
    상기 제 2 지연부의 출력을 입력으로 하여 상기 리프레쉬 프리차지 신호를 생성하는 제 4 선택부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  6. 제 5 항에 있어서,
    상기 제 1 선택부는, 상기 뱅크 액티브 신호와 상기 오토리프레쉬 모드신호가 모두 인에이블 될 때 인에이블 되는 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  7. 제 5 항에 있어서,
    상기 제 3 선택부는, 상기 뱅크 액티브 신호와 상기 셀프리프레쉬 모드신호가 모두 인에이블 될 때 인에이블 되는 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  8. 제 5 항에 있어서,
    상기 제 1 지연부는, 상기 제 2 지연부가 수행하는 것보다 더 긴 지연을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  9. 제 5 항에 있어서,
    상기 제 2 선택부는, 상기 오토리프레쉬 모드신호가 인에이블 될 때 제 1 지연부의 출력을 상기 리프레쉬 프리차지 신호로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  10. 제 5 항에 있어서,
    상기 제 4 선택부는, 상기 셀프리프레쉬 모드신호가 인에이블 될 때 상기 제 2 지연부의 출력을 상기 리프레쉬 프리차지 신호로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  11. 제 2 항에 있어서,
    상기 센스엠프 신호 생성부에 입력되는 상기 모드신호는, 상기 오토리프레쉬 모드신호인 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  12. 제 2 항에 있어서,
    상기 센스엠프 신호 생성부는, 상기 뱅크 액티브 신호를 입력 받아 피모스 인에이블 신호 및 엔모스 인에이블 신호를 생성하는 1차 센스엠프 신호 생성부;
    상기 피모스 인에이블 신호, 상기 엔모스 인에이블 신호 및 상기 오토리프레 쉬 모드신호에 응답하여 상기 오버드라이브 동작신호를 생성하는 2차 센스엠프 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  13. 제 1 항에 있어서,
    상기 센스엠프 신호 생성부는, 센스앰프에 구동전원을 공급하기 위한 제 1 센스엠프 신호 및 제 2 센스엠프 신호를 더 생성하는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  14. 제 2 항에 있어서,
    상기 센스엠프 신호 생성부는, 상기 오토리프레쉬 모드신호가 인에이블 되면 상기 오버드라이브 동작신호를 디스에이블 시키는 것을 특징으로 하는 오토리프레쉬 동작 제어회로.
  15. 제 12 항에 있어서,
    상기 2차 센스엠프 신호 생성부는,
    상기 피모스 인에이블 신호 및 상기 오토리프레쉬 모드신호를 입력 받아 조합신호를 출력하는 신호 조합부;
    상기 조합신호를 입력 받아 오버드라이브 동작신호를 출력하는 오버드라이브 동작신호 생성부;
    상기 피모스 인에이블 신호 및 상기 조합신호를 입력 받아 제 1 센스엠프 신호를 생성하는 제 1 센스엠프 신호 생성부; 및
    상기 엔모스 인에이블 신호를 입력 받아 제 2 센스엠프 신호를 생성하는 제 2 센스엠프 신호 생성부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  16. 제 15 항에 있어서,
    상기 신호 조합부는, 상기 오토리프레쉬 모드신호가 인에이블 되면 디스에이블 되는 상기 조합신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  17. 제 15 항에 있어서,
    상기 신호 조합부는, 상기 피모스 인에이블 신호를 입력으로 하는 펄스 발생부; 및
    상기 펄스 발생부의 출력과 상기 오토리프레쉬 모드신호를 입력으로 하는 노어게이트;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  18. 제 1 항에 있어서,
    리프레쉬 동작신호 및 상기 뱅크 액티브 신호를 입력 받아 상기 리프레쉬 신호를 생성하는 리프레쉬 신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  19. 제 18 항에 있어서,
    상기 리프레쉬 신호 생성부는, 상기 리프레쉬 동작신호가 입력되는 제 1 펄스 발생부;
    상기 뱅크 액티브 신호를 반전시키는 인버터;
    상기 인버터의 출력을 입력으로 하는 제 2 펄스 발생부; 및
    상기 제 1 펄스 발생부의 출력을 셋(Set) 단자의 입력으로 하고, 상기 제 2 펄스 발생부의 출력을 리셋(Reset) 단자의 입력으로 하는 RS 플립플롭;
    으로 구성된 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  20. 제 1 항에 있어서,
    상기 뱅크 액티브 신호 생성부에 리셋신호가 추가로 입력되는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
  21. 제 1 항에 있어서,
    상기 뱅크 액티브 신호 생성부는,
    상기 리프레쉬 신호, 노멀 액티브 신호, 리셋신호 및 상기 프리차지 신호를 입력으로 하여 상기 뱅크 액티브 신호의 인에이블 여부를 결정하는 활성화 신호 생성부; 및
    상기 활성화 신호 생성부의 출력을 입력 받아 상기 뱅크 액티브 신호를 출력하는 제 1 래치부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 동작 제어회로.
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