JPH11316617A - 半導体回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力バッファおよび出力バッファへ与えられ
るクロック信号のスキューをなくす。 【解決手段】 データ入出力を行なうＤＱパッド群（３
ａ）および外部信号を入力する周辺パッド群（４ａ）に
含まれる入力バッファに対してツリー状に配列される複
数のクロック伝送ノードを有するクロック分配回路（３
０）を介して同期化回路（７）からのクロック信号を伝
達する。この同期化回路（７）は、クロック分配回路
（３０）の最も近接するノード（３２ｐ）からの信号と
外部からのクロック信号の位相同期を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体回路装置
に関し、特にクロック信号に同期して動作する回路装置
における内部クロック信号を分配するための構成に関す
る。より特定的には、外部から与えられるクロック信号
に同期して外部信号およびデータの取込ならびにデータ
の出力を行なうクロック同期型半導体記憶装置における
内部クロック信号の分配の構成に関する。

【０００２】

【従来の技術】図３２は、従来のクロック同期型半導体
記憶装置の全体の構成を概略的に示す図である。図３２
において、クロック同期型半導体記憶装置は、行列状に
配列される複数のメモリセルを有するメモリアレイ９０
０と、外部から与えられるクロック信号ＥＸＣＬＫを受
け、この外部クロック信号ＥＸＣＬＫに同期した内部ク
ロック信号ＩＮＣＬＫを生成する同期化回路９０２と、
同期化回路９０２からの内部クロック信号ＩＮＣＬＫに
同期して外部から与えられるアドレス信号ＡＤを取込み
内部アドレス信号を生成するアドレス入力回路９０４
と、内部クロック信号ＩＮＣＬＫに同期して外部からの
コマンドφＣを取込み内部制御信号を発生する制御信号
入力回路９０６と、制御信号入力回路９０６からの内部
制御信号に従って指定された動作モードに必要な各種制
御信号を発生する制御回路９０８と、制御回路９０８の
制御の下に動作し、アドレス入力回路９０４から与えら
れた内部アドレス信号に従ってメモリアレイ９００のメ
モリセルを選択するセル選択回路９１０と、制御回路９
０８の制御の下に動作し、内部クロック信号ＩＮＣＬＫ
に同期してセル選択回路９１０により選択されたメモリ
セルへのデータの入出力を行なうデータ入出力回路９１
２を含む。

【０００３】コマンド信号φＣは、複数の外部からの制
御信号、たとえばロウアドレスストローブ信号ＺＲＡ
Ｓ、コラムアドレスストローブ信号およびライトイネー
ブル信号ＺＷＥなどを含み、内部クロック信号ＩＮＣＬ
Ｋの立上がりエッジにおけるこれらの複数の外部制御信
号の状態の組合せにより、動作モードを指定するコマン
ドが形成される。

【０００４】図３３は、この図３２に示すクロック同期
型半導体記憶装置の動作を示すタイミングチャート図で
ある。以下、図３３を参照して、この図３２に示すクロ
ック同期型半導体記憶装置の動作について説明する。

【０００５】外部クロック信号ＥＸＣＬＫのサイクル♯
ａの前のサイクルにおいて、アクティブコマンドが与え
られ、メモリアレイ９００においては、アドレス指定さ
れた行に対応するメモリセルが選択状態へ駆動されて保
持されている。

【０００６】クロックサイクル♯ａにおいて、コマンド
信号φＣが所定の状態に設定され、データ書込を指定す
るライトコマンドが与えられる。このクロックサイクル
♯ａにおいては、外部クロック信号ＥＸＣＬＫの立上が
りに同期して、アドレス入力回路９０４が、この外部か
らのアドレス信号ＡＤを取込み内部アドレス信号を生成
する。また、データ入出力回路９１２は、ライトコマン
ドに従って、外部から与えられる書込データｄ０を外部
クロック信号ＥＸＣＬＫに同期して取込む。セル選択回
路９１０は、アドレス入力回路９０４から与えられたア
ドレス信号に従ってメモリセルを選択する。

【０００７】このクロックサイクル♯ａ以降の連続する
クロックサイクルにおいて書込データｄ１、ｄ２および
ｄ３がそれぞれ外部クロック信号ＥＸＣＬＫの立上がり
に同期して取込まれる。これらの書込データｄ０〜ｄ３
が、所定のシーケンスで、メモリアレイ９００のセル選
択回路９１０により選択されたメモリセルへ書込まれ
る。１つのコマンドが与えられたとき、連続的に書込ま
たは読出されるデータの数を、バースト長と呼ぶ。図３
３においては、バースト長４の場合のデータ書込動作が
一例として示される。

【０００８】外部クロック信号ＥＸＣＬＫのサイクル♯
ｂにおいて、コマンド信号φＣが所定の状態に設定さ
れ、データ読出を示すリードコマンドが与えられる。こ
のリードコマンドに従って、アドレス入力回路９０４
は、外部クロック信号ＥＸＣＬＫの立上がりに同期して
外部からのアドレス信号ＡＤを取込み内部アドレス信号
を生成する。セル選択回路９１０は、メモリアレイ９０
０のアドレス指定されたメモリセルを選択し、この選択
メモリセルのデータがデータ入出力回路９１２へ与えら
れる。セル選択回路９１０によるメモリセルの選択から
データ入出力回路９１２への選択メモリセルのデータ転
送までにはある期間が必要となる。外部クロック信号Ｅ
ＸＣＬＫのサイクル♯ｃの前のサイクルにおいてデータ
入出力回路９１２から有効データが出力されてクロック
サイクル♯ｃの外部クロック信号ＥＸＣＬＫの立上がり
エッジで、この読出データｑ０が確定し、外部装置によ
り、サンプリングされる。以降、バースト長のデータが
順次外部クロック信号ＥＸＣＬＫに同期して読出され
る。このクロックサイクル♯ｂからクロックサイクル♯
ｃまでのクロックサイクル期間は、通常、ＣＡＳレイテ
ンシと呼ばれ、図３３において、ＣＡＳレイテンシが３
の場合の読出動作が一例として示される。

【０００９】図３２に示すようなクロック同期型半導体
記憶装置においては、外部からのアドレス信号およびコ
マンド信号は、外部クロック信号ＥＸＣＬＫ（内部クロ
ック信号ＩＮＣＬＫ）に同期して取込まれる。したがっ
て、制御信号同士のスキューを考慮する必要がなく、内
部回路の動作開始タイミングを早くすることができ、高
速アクセスが実現される。

【００１０】また、データの入出力も、外部クロック信
号ＥＸＣＬＫに同期して行なわれているため、データ転
送速度は、実効的に外部クロック信号ＥＸＣＬＫの速度
と同じとなり、高速のデータ転送が実現される。

【００１１】同期化回路９０２は、外部から与えられる
クロック信号ＥＸＣＬＫに同期した内部クロック信号Ｉ
ＮＣＬＫを生成し、アドレス入力回路９０４および制御
信号入力回路９０６の信号取込タイミングを決定する。
したがって、これらのアドレス入力回路９０４および制
御信号入力回路９０６においては、正確な外部信号の取
込および早いタイミングでの内部信号の発生を実現する
ことができる。また、データ入出力回路９１２において
も、外部クロック信号ＥＸＣＬＫに従ってデータの入出
力を行なうことができ、正確なデータの入出力および高
速データ転送を実現することができる。

【００１２】

【発明が解決しようとする課題】図３４（Ａ）は、図３
２に示す同期化回路の概略構成を示す図である。図３４
（Ａ）に示す同期化回路９０２は、位相同期回路（ＰＬ
Ｌ）などのフィードバックループを有する同期回路で構
成される。この同期化回路９０２は、外部から与えられ
る外部クロック信号ＥＸＣＬＫと内部クロック信号ＩＮ
ＣＬＫの位相が等しくなるように内部クロック信号ＩＮ
ＣＬＫの位相を調整する。したがって、図３４（Ｂ）に
示すように、内部クロック信号ＩＮＣＬＫの位相は、外
部クロック信号ＥＸＣＬＫの位相と一致する。

【００１３】外部からの制御信号およびアドレス信号
は、この外部クロック信号ＥＸＣＬＫを基準として発生
される。したがって、半導体記憶装置において、外部ク
ロック信号ＥＸＣＬＫに対するコマンド信号φＣのスキ
ューは極めて小さく（信号伝送方向は同じ）、十分なセ
ットアップ時間Ｔｓおよびホールド時間Ｔｈを確保する
ことができる。しかしながら、この同期化回路９０２
は、内部クロック信号ＩＮＣＬＫの位相を外部クロック
信号ＥＸＣＬＫに一致させる機能は有しているが、この
内部クロック信号ＩＮＣＬＫが、半導体記憶装置内部で
伝達される際に生ずるスキューを調整する機能は有して
いない。

【００１４】図３５（Ａ）は、同期化回路９０２からの
内部クロック信号の分配態様を概略的に示す図である。
図３５（Ａ）においては、同期化回路９０２からの内部
クロック信号は、入力回路♯ａｉ、♯ｂｉおよび♯ｃｉ
にそれぞれクロック伝送路（信号線）Ｌ１、Ｌ２および
Ｌ３を介して伝達される。これらのクロック伝送路Ｌ
１、Ｌ２およびＬ３は、配線容量および配線抵抗が異な
り、信号伝搬遅延が異なる。ここで、図３５（Ａ）にお
いては、同期化回路９０２から、クロック伝送路Ｌ１、
Ｌ２およびＬ３へ、それぞれ内部クロックＩＮＣＬＫ
ａ、ＩＮＣＬＫｂおよびＩＮＣＬＫｃが伝達されるよう
に示される。クロック伝送路Ｌ１、Ｌ２およびＬ３は、
この順に、その信号伝搬遅延が大きくなる。入力回路♯
ａｉ〜♯ｃｉは、図３２に示す各入力回路９０４、９０
６および９１２のいずれであってもよい。

【００１５】図３５（Ｂ）は、この図３５（Ａ）に示す
各クロック信号と入力回路へ与えられる信号ＳＩＧの時
間関係を概略的に示す図である。図３５（Ｂ）におい
て、外部クロック信号ＥＸＣＬＫのサイクル♯ｃａにお
いて、信号ＳＩＧが与えられる。このとき、内部クロッ
ク信号ＩＮＣＬＫａ、ＩＮＣＬＫｂ、およびＩＮＣＬＫ
ｃの時間差が小さく、クロックスキューが小さい場合に
は、この外部クロック信号ＥＸＣＬＫの立上がりエッジ
で信号ＳＩＧを、各入力回路♯ａｉ〜♯ｃｉで取込ん
で、内部信号を生成することはできる。信号ＳＩＧは、
入力回路♯ａｉ〜♯ｃｉそれぞれに与えられる信号群を
代表的に表わす。しかしながら、この場合においても、
クロックスキューを考慮して内部動作開始タイミングを
決定する必要があり、内部動作開始タイミングが遅れ
る。また、信号ＳＩＧのホールド時間が不十分な場合、
正確な内部信号を生成することができなくなる。

【００１６】一方、図３５（Ｂ）の外部クロック信号Ｅ
ＸＣＬＫのサイクル♯ｃｂに示すように、この外部クロ
ック信号ＥＸＣＬＫが高速（高い周波数）のクロック信
号であると、内部クロック信号ＩＮＣＬＫａ〜ＩＮＣＬ
Ｋｃの時間差が相対的に大きく、クロックスキューが大
きくなった場合には、外部クロック信号ＥＸＣＬＫの立
上がりエッジにおいて取込まれるべき信号ＳＩＧは、入
力回路♯ｃｉへ与えられる内部クロック信号ＩＮＣＬＫ
ｃでは取込むことができない。したがって、このような
クロックスキューが大きくなった場合、指定された動作
を実行することができない。したがって、この半導体記
憶装置の動作周波数は、クロックスキューにより決定さ
れることになり、高速動作を実現することができなくな
る。すなわち、クロックスキューの大きさが外部クロッ
ク信号のサイクル時間に対して占める割合が大きくなる
と、正確な動作を行なうことができなくなるため、半導
体記憶装置の動作周波数は、クロックスキューにより大
きく制限を受けることになる。

【００１７】図３６（Ａ）は、図３２に示すデータ入出
力回路９１２のデータ出力部の構成を概略的に示す図で
ある。図３６（Ａ）において、複数のデータ出力回路Ｏ
Ｂ♯０〜ＯＢ♯ｎが並列に設けられる。これらのデータ
出力回路ＯＢ♯０〜ＯＢ♯ｎへ、同期化回路９０２から
クロック伝送路Ｌ４を介して内部クロック信号ＩＮＣＬ
Ｋが伝達される。データ出力回路ＯＢ♯０〜ＯＢ♯ｎ
は、このクロック伝送路Ｌ４を介して与えられる内部ク
ロック信号ＩＮＣ（ＩＮＣ０〜ＩＮＣｎ）に同期してデ
ータの転送および出力を行なう。このクロック伝送路Ｌ
４においても配線の長さの相違によるクロックスキュー
が存在する。

【００１８】図３６（Ｂ）は、この図３６（Ａ）に示す
データ出力部の動作を示すタイミング図である。データ
出力回路ＯＢ♯０は、同期化回路９０２に最も近接して
おり、このクロック伝送路Ｌ４の長さが最も短く、内部
クロック信号ＩＮＣ０の外部クロック信号ＥＸＣＬＫに
対する遅延が最も小さい。一方、データ出力回路ＯＢ♯
ｎは、同期化回路９０２から最も遠く離れており、クロ
ック伝送路Ｌ４の長さが最も長く、その伝搬遅延が最も
大きくなる。

【００１９】データ出力回路ＯＢ♯０〜ＯＢ♯ｎは、デ
ータ読出時、この与えられる内部クロック信号ＩＮＣ０
〜ＩＮＣｎに従ってデータの転送および出力を行なう。
したがって、データ出力回路ＯＢ♯０から出力されるデ
ータＱ０が最も早いタイミングで確定状態となり、一
方、データ出力回路ＯＢ♯ｎから出力されるデータＱｎ
が最も遅いタイミングで確定状態となる。

【００２０】したがって、このデータ出力回路ＯＢ♯０
〜ＯＢ♯ｎは、内部クロック信号ＩＮＣ０〜ＩＮＣｎの
遅延により、そのデータ出力タイミングも遅延するた
め、外部クロック信号ＥＸＣＬＫに対するデータＱ０〜
Ｑｎのセットアップ時間が内部クロック信号の遅延時間
分短くなり、出力データのマージンが小さくなる（外部
装置は外部クロック信号ＥＸＣＬＫの立上がりエッジで
データをサンプリングする）。

【００２１】また、この図３６（Ｂ）のデータＱｎにお
いて破線で示すように、クロックスキューが大きくなっ
て、データＱｎの確定タイミングが、外部クロック信号
ＥＸＣＬＫの立上がりエッジよりも遅くなった場合に
は、正確なデータの読出を行なうことができない。した
がって、データ出力動作時においても、このクロック伝
送路Ｌ４におけるクロックスキュー、すなわち内部クロ
ック信号ＩＮＣ０〜ＩＮＣｎの遅延時間差により、デー
タ出力の動作周波数が決定される。特に、近年の半導体
記憶装置においては、たとえば１６ビットと多ビットデ
ータが出力されており、このデータ出力回路ＯＢ♯０〜
ＯＢ♯ｎの数が大きくなり、応じてクロック伝送路Ｌ４
におけるクロックスキューも、大きくなる傾向にあり、
高速のクロック信号に同期して正確にデータを出力する
ことができなくなるという問題が生じる。

【００２２】図３７は、従来の半導体回路装置の他の構
成を示す図である。図３７においては、同期化回路９２
０からの内部クロック信号ＩＮＣＬＫに同期して内部回
路ＮＫ♯０〜ＮＫ♯ｎが動作する。これらの内部回路Ｎ
Ｋ♯０〜ＮＫ♯ｎは、同一の処理内容を実行する必要は
ない。クロック伝送路ＬＫを介して与えられる内部クロ
ック信号ＩＮＣＬＫによりその動作サイクルが規定され
て、所定の処理を行なう構成であればよい。すなわち、
この半導体回路装置は、通常の演算処理装置であっても
よい。

【００２３】この図３７に示すような半導体回路装置の
場合においても、同期化回路９２０から、内部クロック
信号ＩＮＣＬＫがクロック伝送路ＬＫを介して内部回路
ＮＫ♯０〜ＮＫ♯ｎに伝達される。内部回路ＮＫ♯０〜
ＮＫ♯ｎには、最小遅延量の内部クロック信号を受ける
内部回路と、最大遅延量の内部クロック信号を受ける内
部回路とが存在する。したがって、この場合において
も、内部回路ＮＫ♯０〜ＮＫ♯ｎは、クロック伝送路Ｌ
５を介して伝送される内部クロック信号ＩＮＣＬＫのス
キューを見込んで動作する必要があり、高速動作を行な
うことができなくなるという問題が生じる。

【００２４】特に、半導体回路装置が大規模となり、ク
ロック伝送路Ｌ１〜Ｌ５に接続される回路の数が増加す
ると、応じてクロック伝送路の負荷も大きくなり、この
内部クロック伝送路における信号伝搬遅延が大きくな
り、クロックスキューの問題がより顕著となる。

【００２５】図３５（Ａ）、図３６（Ａ）および図３７
に示すような半導体回路装置におけるクロックスキュー
の問題を解消するために、各クロック遅延量に応じて、
遅延時間を調整するダミー遅延を配置する構成が行なわ
れる。

【００２６】図３８は、従来の半導体回路装置における
クロックスキュー対策の一例を示す図である。図３８に
おいては、内部回路が、複数の内部回路群ＮＧ♯０〜Ｎ
Ｇ♯ｍに分割される。内部回路群ＮＧ♯０〜ＮＧ♯（ｍ
−１）に対し、遅延時間を調整するためのダミー遅延Ｄ
ＤＬ♯０〜ＤＤＬ♯（ｍ−１）がそれぞれ配設される。
同期化回路９２５からの内部クロック信号ＩＮＣＬＫ
は、クロック伝送路Ｌ６を介して伝達され、内部回路群
ＮＧ♯０〜ＮＧ♯（ｍ−１）へは、それぞれ対応のダミ
ー遅延ＤＤＬ♯０〜ＤＤＬ♯（ｍ−１）を介して内部ク
ロック信号が伝達され、内部回路群ＮＧ♯ｍには、クロ
ック伝送路Ｌ６からの内部クロック信号ＩＮＣＬＫが伝
達される。

【００２７】ダミー遅延ＤＤＬ♯０〜ＤＤＬ♯（ｍ−
１）の各々は、たとえば抵抗とキャパシタを有するＲＣ
遅延回路または、インバータを用いた遅延回路で構成さ
れ、クロック伝送路Ｌ６における遅延時間を補償する遅
延量に設定される。すなわち、最小遅延地点に設けられ
た内部回路群ＮＧ♯０に対応して設けられるダミー遅延
ＤＤＬ♯０の遅延時間は、このクロック伝送路Ｌ６全体
に付随する負荷に起因するクロック遅延と同程度の大き
さを有する。一方、ダミー遅延ＤＤＬ♯（ｍ−１）は、
最大遅延量の内部回路群ＮＧ♯ｍに対する遅延を補償す
るようにその遅延量が設定される。

【００２８】内部回路群ＮＧ♯０〜ＮＧ♯ｍそれぞれに
おいては、複数の内部回路が存在し、共通に、内部クロ
ック信号が与えられる。

【００２９】この図３８に示す構成の場合、内部回路群
ＮＧ♯０〜ＮＧ♯（ｍ−１）それぞれに対してダミー遅
延ＤＤＬ♯０〜ＤＤＬ♯（ｍ−１）を設ける必要があ
り、クロック信号を伝達するための回路部分の占有面積
が大きくなり、高集積化に対する１つの障害となる。

【００３０】また、ダミー遅延ＤＤＬ♯０〜ＤＤＬ♯
（ｍ−１）は、このクロック伝送路Ｌ６における後段
（下流）側の遅延時間を補償するような遅延時間に設定
されるが、正確な遅延時間を設定するのは困難であり、
正確に内部回路群ＮＧ♯０〜ＮＧ♯ｍに、同じ位相の内
部クロック信号を与えるのは困難である。さらに、内部
回路群ＮＧ♯０〜ＮＧ♯ｍそれぞれにおいては、与えら
れた内部クロック信号がその内部に含まれる内部回路に
分配されるが、各内部回路に対するクロックの伝搬遅延
が一定ではなく、内部回路群ＮＧ♯０〜ＮＧ♯ｍそれぞ
れにおいて、内部に含まれる内部回路に対するクロック
スキューが存在するという問題が生じる。

【００３１】また、上述のような、内部クロック信号の
スキューによる動作周波数の低下の問題は、単一半導体
チップ上に集積化される半導体集積回路装置において生
じるのみならず、ボード上に複数の集積回路装置が配置
される構成においても、ボード上配線の信号伝搬遅延に
より、各半導体集積回路装置の動作タイミングにずれが
生じ、同様の問題が生じる。

【００３２】それゆえ、この発明の目的は、内部クロッ
ク信号のスキューの生じることのない半導体回路装置を
提供することである。

【００３３】この発明の他の目的は、位相の揃った内部
クロック信号を各内部回路へ与えることのできるクロッ
ク分配回路を備えた半導体回路装置を提供することであ
る。

【００３４】

【課題を解決するための手段】請求項１に係る半導体回
路装置は、クロック信号を発生するクロック発生回路
と、与えられたクロック信号に従って動作する複数の内
部回路とを含む。これら複数の内部回路は、クロック発
生回路に物理的に最も近接する最小遅延の第１のノード
と、このクロック発生回路から物理的に最も遠く離れた
最大遅延の第２のノードとの間に配置される。

【００３５】請求項１に係る半導体回路装置は、さら
に、この第１のノードと第２のノードの中央点に対応す
るノードを出発ノードとして、ツリー状に配置されかつ
各ノードが互いに反対方向に延在するクロック伝送路に
接続される複数のノードと、各ノードに対応して配置さ
れ、対応のノードに与えられたクロック信号を対応のク
ロック伝送路に伝達するクロックドライバとを有するク
ロック分配回路を備える。このクロック分配回路は、ク
ロック発生回路からのクロック信号を複数の内部回路へ
伝達する。

【００３６】請求項２に係る半導体回路装置は、請求項
１のツリーの各ノードの互いに反対方向に延在するクロ
ック伝送路が、互いに実質的に同じクロック伝搬遅延を
有する。クロック伝送路は、ノードがツリーの末端にい
くにつれてその伝搬遅延が実質的に１／２ずつ低減され
る。

【００３７】請求項３に係る半導体回路装置は、請求項
１または２のクロック発生回路が、外部から与えられる
外部クロック信号に対応する内部クロック信号を発生し
てクロック分配回路へ与える手段を含む。

【００３８】請求項４に係る半導体回路装置は、請求項
３の装置が、さらに、ツリーの末端の複数のノードのう
ちの第１のノードに最も近接する特定のノードのクロッ
ク信号をクロック発生回路へ伝達するフィードバック回
路を備える。

【００３９】クロック発生回路は、このフィードバック
回路からの信号とクロック発生回路へ与えられた外部ク
ロック信号とが位相同期するようにその内部クロック信
号の位相を調節する手段を含む。

【００４０】請求項５に係る半導体回路装置は、請求項
４の装置が、さらに、外部クロック信号を受け、バッフ
ァ処理してクロック発生回路へ与えるクロック入力バッ
ファを備える。フィードバック回路は、このクロック入
力バッファと同じ構成を有しかつツリーの特定のノード
から受けてバッファ処理するレプリカバッファを備え
る。

【００４１】請求項６に係る半導体回路装置は、請求項
４の装置が、外部クロック信号を受けてクロック発生回
路へ伝達するクロック入力手段を備える。フィードバッ
ク回路は、このクロック入力手段と実質的に同じ信号伝
達特性を有し、最も近接するツリー末端の特定のノード
からクロック信号を受けてバッファ処理してクロック発
生回路へ与える手段を含む。

【００４２】請求項７に係る半導体回路装置は、クロッ
ク信号を発生するためのクロック発生回路と、このクロ
ック発生回路からのクロック信号をこのクロック発生回
路には物理的に最も近接する最近接点から物理的に最も
離れた最遠点を有する領域にわたって伝達するためのク
ロック分配回路を備える。このクロック分配回路は、最
近接点と最遠点との間の中点を出発ノードとしてツリー
状に配設される複数のノードを有する。各ノードには、
与えられた信号を伝達するためのドライバと、互いに反
対方向に延在しかつ遅延が実質的に同じでありかつドラ
イバからの信号を受ける信号伝送路とが接続される。信
号伝送路の遅延は、ツリーの末端に近づくにつれて単調
に減少される。

【００４３】請求項８に係る半導体回路装置は、外部か
ら与えられる外部クロック信号に同期した内部クロック
信号を往路および復路を有するループ状クロック伝送路
へ伝達するクロック発生回路を備える。このループ状ク
ロック伝送路は、折返し点で往路および復路に区分され
る。

【００４４】この請求項８に係る半導体回路装置は、さ
らに、クロック伝送路の往路の中央点に結合され、この
往路上を伝達される内部クロック信号をクロック発生回
路へフィードバックするフィードバック経路を備える。
このフィードバック経路の遅延時間は、実質的に往路の
中央点から折返し点までの遅延時間に実質的に等しい。

【００４５】このクロック発生回路は、フィードバック
経路を介して伝達される信号と外部クロック信号との位
相が等しくなるように内部クロック信号の位相を調整す
る手段を含む。

【００４６】請求項９に係る半導体回路装置は、外部ク
ロック信号を受けてクロック発生回路へ与えるクロック
入力バッファと、フィードバック経路に設けられ、かつ
クロック入力バッファと同じ構成を有し、このフィード
バック経路を介して伝達されたクロック信号を受けてク
ロック発生回路へ与えるレプリカバッファをさらに備え
る。

【００４７】請求項１０に係る半導体回路装置は、外部
クロック信号を受けてクロック発生回路へ与えるクロッ
ク入力手段と、フィードバック経路に設けられ、かつク
ロック入力手段と同じ信号伝達特性を有し、このフィー
ドバック経路を介して伝達された信号を受けてクロック
発生回路へ伝達するレプリカ手段をさらに備える。

【００４８】請求項１１に係る半導体回路装置は、この
ループ状クロック伝送路の折返し点は、ループ状クロッ
ク伝送路の全体の伝搬遅延の実質的に１／２の伝送遅延
を与える点である。

【００４９】請求項１２に係る半導体回路装置は、ルー
プ状クロック伝送路は、複数の内部回路へクロック信号
を伝達し、折返し点はこれら複数の内部回路のうち、ク
ロック発生回路から物理的に最も遠く離れた内部回路に
対応して設けられる。

【００５０】請求項１３に係る半導体回路装置は、請求
項８の装置が、さらに、折返し点に関して互いに対称な
位置にある往路および復路上のノードの内部クロック信
号を合成して第２の内部クロック信号を生成する手段を
備える。

【００５１】請求項１４に係る半導体回路装置は、複数
の内部回路に対応して往路上に設けられる複数の第１の
ノードと、折返し点に関して複数の第１のノード各々と
対称な位置に配置される複数の第２のノードと、往路お
よび復路の互いに対称な位置に配置された第１および第
２のノードの対各々に設けられ、対応の第１および第２
のノード上の内部クロック信号の中間の位相を有する第
２の内部クロック信号を生成して対応の内部回路へ与え
る複数のクロック再生回路をさらに備える。

【００５２】クロック伝送路を、最近接点と最遠点の遅
延量の最小および最大の地点の中央の地点に対応する点
を中心に対称的にツリー状にノードを配設して順次伝達
することにより、また各ノードへの信号伝送路を、ほぼ
同じ遅延量の伝送路とすることになり、同じ遅延量を有
するノードの数が順次増加して、最近接点および最遠点
の内部回路へクロック信号を伝達する。このツリーの末
端のノードにおいては、同じ遅延であり、各内部回路
へ、同じ遅延を有するクロック信号を伝達することがで
きる。

【００５３】また、ループ状のクロック伝送路を形成
し、往路の中央点からフィードバック経路を介してクロ
ック発生回路へクロック信号をフィードバックすること
により、折返し点におけるクロック信号の位相が外部ク
ロック信号に同期し、この折返し点のクロック信号に対
し、対称な遅延を有する内部クロック信号を生成するこ
とができる。これらの対称なノードのクロック信号を合
成することにより、折返し点のクロック信号と同じ位相
のクロック信号を生成して内部回路へ与えることがで
き、クロックスキューを低減することができる。

【００５４】

【発明の実施の形態】［全体の構成］図１は、この発明
が適用される半導体回路装置の全体の構成を概略的に示
す図である。図１においては、半導体回路装置として、
半導体記憶装置が示される。図１において、半導体記憶
装置１は、この半導体記憶装置１が形成されるチップの
長辺方向に沿って延在する中央領域１０の両側に配置さ
れる１６個のメモリマット２ａ〜２ｐを含む。これらの
メモリマット２ａ〜２ｐは、メモリセルが行列状に配列
されるメモリセルアレイおよびメモリセルを選択するた
めのロウデコーダ、ワード線ドライバ、およびコラムデ
コーダを含む。これらのメモリマット２ａ〜２ｐのう
ち、メモリマット２ａおよび２ｅがバンクＢＡ♯０を構
成し、メモリマット２ｂおよび２ｆがバンクＢＡ♯１を
構成し、メモリマット２ｃおよび２ｇがバンクＢＡ♯２
を構成し、メモリマット２ｄおよび２ｈがバンクＢＡ♯
３を構成する。

【００５５】また、メモリマット２ｉおよび２ｍがバン
クＢＡ♯４を構成し、メモリマット２ｊおよび２ｎがバ
ンクＢＡ♯５を構成し、メモリマット２ｋおよび２ｏが
バンクＢＡ♯６を構成し、メモリマット２ｌおよび２ｐ
がバンクＢＡ♯７を構成する。バンクＢＡ♯０〜ＢＡ♯
７は、それぞれ互いに独立に、メモリセルアレイ行を選
択状態へ駆動することができる。

【００５６】中央領域１０において、長辺方向における
外側に、データの入出力を行なうためのＤＱパッド（デ
ータ入出力パッド）が複数個配列されるＤＱパッド群３
ａおよび３ｂが配設される。これらのＤＱパッド群３ａ
および３ｂの間に、アドレス信号および制御信号を入力
するためのアドレスパッドおよび制御信号入力パッドを
含む周辺パッド群４ａおよび４ｂが配置される。

【００５７】これらの周辺パッド群４ａおよび４ｂの間
の領域に、主制御回路を配置するための制御回路配置領
域５が設けられる。この制御回路形成領域５において
は、外部からのクロック信号を受けるクロック入力パッ
ド部６と、このクロック入力パッド部６からのクロック
信号に従って内部クロック信号を発生する同期化回路７
が設けられる。ここで、「パッド部」は、パッドと、そ
のパッドに与えられる信号をバッファ処理するバッファ
回路両者を含む。同期化回路７は、一例として、ＤＬＬ
（ディレイド・ロックド・ループ）が示される。この同
期化回路７からの内部クロック信号が、ＤＱパッド群３
ａおよび３ｂならびに周辺パッド群４ａおよび４ｂのパ
ッドそれぞれに対応して設けられるバッファ回路（特に
入力バッファ回路）へ与えられる（この経路は図示せ
ず）。

【００５８】ＤＱパッド群３ａは、この図１において線
分１Ａで示す領域の左側のバンクＢＡ♯０〜ＢＡ♯３お
よびＢＡ♯４〜ＢＡ♯７に対するデータの入出力を行な
い、ＤＱパッド群３ｂは、この線分１Ａの右側のバンク
ＢＡ♯０〜ＢＡ♯７に対するデータの入出力を行なう。
周辺パッド群４ａおよび４ｂを中央領域１０の中心部に
近く配設し、その両側外部にＤＱパッド群３ａおよび３
ｂを配置することにより、メモリセルのデータの伝達経
路を短くすることができ、また制御回路配置領域５内に
主制御回路を配置することにより、周辺パッド群４ａお
よび４ｂからの配線長が短くなる。また主制御回路から
各バンク（メモリマット）に対する制御信号の伝達経路
をこの制御回路配置領域５を中心として対称的なレイア
ウトとすることができ、レイアウトが容易となる。この
中央領域１０において外側にＤＱパッド群を配置し、そ
の内側に周辺パッド群を配置する構成は、ＯＤＩＣ（ア
ウタＤＱ・インナークロック）配置と呼ばれる。

【００５９】この半導体記憶装置１は、線分１Ａを対称
軸として、その内部構成および配線が対称な構成を有し
ている。したがって、以下の説明においては、片側のＤ
Ｑパッド群３ａおよび周辺パッド群４ａに対するクロッ
ク分配経路の構成について説明する。周辺パッド群４ｂ
およびＤＱパッド群３ｂに対しても、同じ構成のクロッ
ク分配回路が設けられる。

【００６０】図２は、図１に示す半導体記憶装置１のよ
り詳細な構成を示す図である。図２においては、ＤＱパ
ッド群３ａおよび周辺パッド群４ａおよびメモリマット
２ａ〜２ｄおよび２ｉ〜２ｌの部分の構成を示す。メモ
リマット２ａ〜２ｈおよび２ｍ〜２ｐの部分も同様の構
成を備える。

【００６１】メモリマット２ａ〜２ｄおよび２ｉ〜２ｌ
の各々は、奇数列のブロックＭＡＯおよび偶数列のブロ
ックＭＡＥに分割される。偶数列ブロックＭＡＥおよび
奇数列ブロックＭＡＯそれぞれから、同数個のメモリセ
ル列が選択される。図示しないコラムプリデコーダから
のプリデコード信号に従って、２ビットプリフェッチ方
式で列選択を行なう。偶数列ブロックおよび奇数列ブロ
ックに分割することにより、列選択態様を偶数列ブロッ
クおよび奇数列ブロックで同じとして、２ビットプリフ
ェッチ方式のデータ読出／書込制御の簡略化を図る。

【００６２】メモリマット２ａ〜２ｄおよび２ｉ〜２ｌ
それぞれに対し、対応のメモリブロックＭＡＯおよびＭ
ＡＥからアドレス指定された列を選択するためのＹデコ
ーダ（カラムデコーダ）１１ａ〜１１ｄおよび１１ｉ〜
１１ｌが設けられる。

【００６３】メモリマット２ａおよび２ｂ共通に、ロウ
アドレス信号をデコードするロウデコーダ（Ｘデコー
ダ）１２ａが設けられ、メモリマット２ｃおよび２ｄに
共通にロウデコーダ１２ｂが設けられ、メモリマット２
ｉおよび２ｊに共通にロウデコーダ１２ｃが設けられ、
メモリマット２ｋおよび２ｌに共通にロウデコーダ１２
ｄが設けられる。

【００６４】さらに、ロウデコーダ１２ａ〜１２ｄそれ
ぞれに対応して、この対応のロウデコーダからのロウ指
定信号に従って、アドレス指定された行を選択状態へ駆
動するためのワード線ドライバ１３ａ〜１３ｄが設けら
れる。ワード線ドライバ１３ａ〜１３ｄの各々は、自身
に隣接するバンクにより共有され、アドレス指定された
バンクの行（ワード線（メイン／サブワード線））を選
択状態へ駆動する。

【００６５】ＤＱパッド群３ａは、チップ中央領域１０
に整列して配置される複数のデータ入出力用のＤＱパッ
ド部３ａａ〜３ａｎを含む。これらのＤＱパッド部３ａ
ａ〜３ａｎは、中央領域１０において行方向に沿って延
在し、メモリマット２ａ〜２ｄ（バンクＢＡ♯０〜ＢＡ
♯３）とデータの授受を行なうデータバス１４ａおよび
チップ中央領域１０に行方向に沿って延在してメモリマ
ット２ｉ〜２ｌ（バンクＢＡ♯４〜ＢＡ♯７）に共通に
設けられるデータバス１４ｂに結合される。

【００６６】周辺パッド群４ａは、アドレス信号（Ａ
ｄ）を受けるアドレスパッド部４ａｄａ、４ａｄｂ、…
と、外部からの制御信号（コマンド信号ＣＭ）を受ける
制御入力パッド部４ａｃａを含む。これらのパッド部４
ａｄａ、４ａｄｂ、…、４ａｃａも、同様、この中央領
域１０においてＤＱパッド部３ａａ〜３ａｎと整列して
配置される。

【００６７】アドレスパッド部４ａｄａ、４ａｄｂ、…
からの内部アドレス信号は、ドライバ１５ａおよび１５
ｂを介してアドレスバス１６ａおよび１６ｂ上に伝達さ
れる。アドレスバス１６ａは、その中央部に、リピータ
１７ａが設けられており、アドレスバスドライバ１５ａ
から伝達される小振幅なアドレス信号を高速で、バンク
ＢＡ♯０〜ＢＡ♯３へ伝達する。アドレスバス１６ｂに
も、また同様、リピータ１７ｂが設けられており、アド
レスバスドライバ１５ｂからの小振幅のアドレス信号を
高速で、バンクＢＡ♯４〜ＢＡ♯７へ伝達する。中央部
にアドレス信号入力パッド部４ａｄａ、４ａｄｂ、…を
設け、各バンクに対し、中央領域からアドレスバスドラ
イバ１５ａおよび１５ｂを介してアドレス信号を伝達す
ることにより、アドレスバス配線が、すべて直線形状と
なり、同一配線長のバスを介して最短距離でアドレス信
号を高速で伝達することができる。また、アドレス信号
伝搬遅延も同一配線長のため同じとなる。

【００６８】外部からのクロック信号を受けるクロック
入力パッド部６からのクロック信号は、同期化回路（Ｄ
ＬＬ）７へ与えられる。この同期化回路（ＤＬＬ）７
は、後に詳細に説明するクロック分配系を介してこの中
央領域１０に配置されたＤＱパッド群３ａおよび周辺パ
ッド群４ａに設けられたバッファ回路へ信号取込タイミ
ングを与えるクロック信号を伝達する。

【００６９】図３は、図２に示すメモリマット２ａおよ
び２ｂのＹデコーダおよびＸデコーダの部分の構成を概
略的に示す図である。図３において、Ｙデコーダ１１ａ
は、アドレスバス１６ａ上のアドレス信号をラッチしか
つプリデコードするコラムラッチ／プリデコーダ１１ａ
ａと、このコラムラッチ／プリデコーダ１１ａａからの
プリデコード信号をさらにデコードしてバンクＢＡ♯０
のブロックＭＡＯおよびＭＡＥに対する列選択信号を出
力するコラムデコーダ１１ａｂを含む。

【００７０】Ｙデコーダ１１ｂは、アドレスバス１６ａ
上のアドレス信号をラッチしかつプリデコードするコラ
ムラッチ／プリデコーダ１１ｂａと、このコラムラッチ
／プリデコーダ１１ｂａからのプリデコード信号をさら
にデコードして、バンクＢＡ♯１のブロックＭＡＯおよ
びＭＡＥに対する列選択信号を生成するコラムデコーダ
１１ｂｂを含む。

【００７１】Ｘデコーダ１２ａは、このアドレスバス１
６ａ上のアドレス信号をラッチし、プリデコードしてプ
リデコード信号をワード線ドライバ１３ａへ与えるロウ
ラッチ／プリデコーダ１２ａａを含む。これらのデコー
ダにおいて、ロウラッチおよびコラムラッチを設けるこ
とにより、バンク単位でのアクセスが可能となる。

【００７２】他のメモリマット２ｃ〜２ｌに対しても、
同様の構成が設けられる。図４は、図２に示すＤＱパッ
ド部３ａａ〜３ａｎの構成を概略的に示す図である。図
４において、ＤＱパッド部２３（３ａａ〜３ａｎ）は、
外部との電気的接続をとるためのパッド２３ａと、パッ
ド２３ａから与えられる信号を、図示しないクロック信
号に同期して取込みラッチする入力バッファ２３ｂと、
パッド２３ａに対し、クロック信号に同期してデータを
伝達する出力バッファ２３ｃを含む。これら入力バッフ
ァ２３ｂおよび出力バッファ２３ｃは、データバス１４
ａおよび１４ｂに結合される。

【００７３】図５は、図１に示す周辺パッド群４ａに含
まれる周辺パッド部（図２のパッド部４ａｄａ、４ａｄ
ｂ、…、４ａｃａ）の構成の一例を示す図である。図５
において、周辺パッド部２５は、外部からの信号を受け
るパッド２５ａと、このパッド２５ａに与えられた信号
を、クロック信号ＣＫに同期して取込みかつラッチする
入力ラッチ２５ｂを含む。入力ラッチ２５ｂは、クロッ
ク信号ＣＫがＨレベルのときに活性化され、パッド２５
ａに与えられた信号を反転するトライステートインバー
タ２５ｂａと、補のクロック信号ＺＣＫがＨレベルのと
き導通し、トライステートインバータバッファ２５ｂａ
の出力信号を通過させる転送ゲート２５ｂｂと、転送ゲ
ート２５ｂｂからの信号を反転するインバータ２５ｂｃ
と、クロック信号ＣＫがＬレベルのときに活性化され、
インバータ２５ｂｃの出力信号を反転してインバータ２
５ｂｃの入力部へ伝達するトライステートインバータバ
ッファ２５ｂｄを含む。

【００７４】図５に示す入力バッファ２５ｂは、クロッ
ク信号ＣＫの立上がりに同期して、外部からの信号を取
込み、かつクロック信号ＣＫの立下がりに同期してこの
外部からの信号をラッチする。図４に示す入力バッファ
２３ｂも、この図５に示す入力バッファ２５ｂと同様の
構成を備える。ここで、クロック信号の極性は逆であっ
てもよい。

【００７５】周辺パッド部２５ｂからの信号は、チップ
中央領域に設けられた周辺回路配置領域５に設けられた
マスタラッチ５ａへ与えられる。このマスタラッチ５ａ
は、補の遅延クロック信号ＺＣＫＤに応答して、与えら
れた信号をラッチする。これらのクロック信号ＣＫが、
図１および２に示す同期化回路（ＤＬＬ）７からクロッ
ク分配回路を介して伝達される。

【００７６】［実施の形態１］図６（Ａ）は、この発明
の実施の形態１におけるクロック分配系の構成を概略的
に示す図である。図６（Ａ）において、同期化回路（Ｄ
ＬＬ）７は、クロック入力パッド部６からのクロック信
号を受けて、最小遅延ノードのクロック発生ノード３４
を介して内部クロックＣＬＫｏを生成してクロック分配
回路３０へ与える。クロック分配回路３０は、このＤＱ
パッド群３ａおよび周辺パッド群４ａに含まれる入力バ
ッファそれぞれに対応して設けられる出力ノード３１ａ
〜３１ｎおよび３２ａ〜３２ｐを含み、これらの出力ノ
ードからクロック信号をＤＱパッド群３ａおよび周辺パ
ッド群４ａへ与える。

【００７７】このクロック分配回路３０は、以下に詳細
にその構成を説明するが、左右対称形状のツリー状に配
列されたノードを有し、各ノードにクロックドライバを
配置し、出力ノード３１ａ〜３２ｐに対するクロック信
号の伝搬遅延をすべて等しくする。このクロック分配回
路の出力ノード３２ｐから出力されるクロック信号は、
フィードバック経路３３を介して同期化回路（ＤＬＬ）
７へ与えられる。したがって、この同期化回路（ＤＬ
Ｌ）７は、ＤＱパッド群３ａおよび周辺パッド群４ａに
与えられるクロック信号の位相をクロック入力パッド部
６から与えられるクロック信号ＣＬＫに同期させる。こ
れにより、ＤＱパッド群３ａおよび周辺パッド群４ａ
は、外部クロック信号に対する遅延のないクロック信号
に従って動作し、入力信号に対するマージンが確保され
る。また、クロック分配回路３０の出力ノード３１ａ〜
３１ｎおよび３２ｎ〜３２ｐからのクロック信号は、同
じ遅延時間を有する信号伝搬経路を介して伝達されてお
り、これらの位相は揃っており、ＤＱパッド群３ａおよ
び周辺パッド群４ａそれぞれに与えられるクロック信号
に対するスキューを考慮する必要がなく、動作マージン
が拡大される。また、高速動作が可能となる。

【００７８】図６（Ｂ）は、クロック分配回路３０の構
成を概略的に示す図である。図６（Ｂ）において、この
クロック分配回路３０は、クロック遅延が最小であるク
ロック発生ノード３４と最も遠いクロック到達地点であ
りかつクロック信号の遅延の最も大きな遅延最大ノード
３５の中央に対応する位置に設けられるノード３６−０
を出発ノードとして、それぞれにクロックドライバが配
置されかつ左右対称なツリー状に配列される複数のノー
ド３６−１１、３６−１２、３６−２１〜３６−２４、
３６−ｆ１〜３６−ｆｍ、３６−ｆｎ〜３６−ｆｔを含
む。この左右対称なツリー状に配されるノードの各ノー
ドにおいて、遅延最大ノード３５に近づく方向に延在す
るクロック伝送路と、遅延最小ノード３４に近づく方向
に折返されるクロック伝送路とが設けられる。すなわ
ち、ノード３６−０においては互いに反対方向に延在す
るクロック伝送路Ｌ♯１ａおよびＬ♯１ｂが配設され、
これらの伝送路Ｌ♯１ａおよびＬ♯１ｂの遅延量は等し
くされる（伝送路の長さが等しくされる）。これらの伝
送路に対しノード３６−１１および３６−１２が接続さ
れる。

【００７９】ノード３６−１１には、クロック伝送路Ｌ
♯２ａおよびＬ♯２ｂが接続され、またノード３６−１
２には、互いに反対方向に延在するクロック伝送路Ｌ♯
２ｃおよびＬ♯２ｄが配設される。これらのクロック伝
送路Ｌ♯２ａ〜Ｌ♯２ｄのそれぞれの遅延量も等しくさ
れる。

【００８０】このツリー状の最終段すなわち最終末端の
ノード３６−ｆ１〜３６−ｆｍ、３６−ｆｎ〜３６−ｆ
ｔそれぞれの、反対方向に延在するクロック伝送路が接
続される。ノード３６−ｆ１には、クロック伝送路Ｌ♯
ｆａおよびＬ♯ｆｂが接続され、ノード３６−ｆｍに
は、クロック伝送路Ｌ♯ｆｃおよびＬ♯ｆｄが接続さ
れ、ノード３６−ｆｎには、クロック伝送路Ｌ♯ｆｅお
よびＬ♯ｆｆが接続される。ノード３６−ｆｔには、ク
ロック伝送路Ｌ♯ｆｇおよびＬ♯ｆｈが接続される。こ
れらのクロック伝送路の先端がクロック出力ノード３１
ａ〜３１ｎおよび３２ａ〜３２ｍにそれぞれ接続され
る。

【００８１】各ノードに接続されるクロック伝送路のク
ロック伝搬遅延の大きさは互いに等しくされている。出
発ノード３６−０から最遠端のノード３１ａまでのクロ
ック伝送路の信号伝搬遅延が、この出発ノード３６−０
から遅延最小ノード３４に近接するノード３２ｍまでの
クロック信号伝搬遅延の大きさと同じとなる。また、各
ノード３１ａ〜３１ｎおよび３２ａ〜３２ｍそれぞれに
おけるクロック信号ＣＫの遅延時間は同じであり、クロ
ックスキューは生じない。

【００８２】図７（Ａ）および（Ｂ）は、図６（Ａ）お
よび（Ｂ）に示すクロック分配回路３０の具体的構成を
示す図である。図７（Ａ）においては、アドレスおよび
制御入力パッドを含む周辺パッド群４ａに対するクロッ
ク分配回路の部分の構成を示し、図７（Ｂ）には、デー
タ入出力を行なうＤＱパッド部を含むＤＱパッド群３ａ
に対するクロック分配回路の部分の構成を示す。

【００８３】図７（Ａ）において、同期化回路（ＤＬ
Ｌ）７からのクロック発生ノード３４上に発生された内
部クロック信号は、クロック伝送路Ｌ♯０を介して最大
遅延ノード３５とクロック発生地点の最小遅延ノード３
４とのほぼ中央点に対応するノードに設けられるクロッ
クドライバ３６ａに与えられる。このクロックドライバ
３６ａの出力信号は、互いに逆方向に延在するデータ入
出力のためのクロック伝送路およびアドレス入力および
制御信号入力のためのクロック信号を伝達するための伝
送路に伝達される。クロックドライバ３６ａからの伝送
路において、ノード３４およびドライバ３６ａが設けら
れたノードの間の遅延量の実質的に１／２の遅延を与え
るノードに対応してドライバ３６ｂが設けられる。以
降、クロック伝送路の分割が行なわれ、ノードの数が増
加する。ツリー状のノード配置において、ツリーの各段
において、上流のクロック伝送路の遅延量の１／２の遅
延量を与える伝送路が、各ドライバの出力ノードに接続
される。このクロック伝送路の分割は、周辺パッド群４
ａに含まれるパッド部４５ａ〜４５ｌの数に対応する数
のクロック出力ノードが形成されるまで繰返される。

【００８４】図７（Ａ）においては、５段階にわたって
クロック伝送路の分割が行なわれている。各ノードに対
応して、クロックドライバ３６ｂ〜３６ｐが配置され
る。このツリー状のノード配置における末端のドライバ
３６ｉ〜３６ｐのうち、ドライバ３６ｉ〜３６ｎに接続
されるクロック伝送路の端部から、アドレスおよび制御
信号入力用のクロック信号が出力される。これらのクロ
ック出力ノード３２ａ〜３２ｋは、隣接する２つのクロ
ック伝送路の間の領域に設けられるように示される。こ
れは、パッド部４５ｂ〜４５ｌのピッチに応じて出力ノ
ード３２ａ〜３２ｋが配置されているためである。出力
ノード３２ａ〜３２ｋの各々は、隣接する２つのクロッ
ク伝送路からのクロックを対応のパッド部へ伝達するよ
うに構成されてもよい。

【００８５】ここで、図７（Ａ）において、ツリーの末
端のクロックドライバ３６ｉ〜３６ｐに接続される伝送
路においては、その上流のクロック伝送路とほぼ同じ長
さを有しており、必ずしも、このノードのツリー状配置
において、下流のクロック伝送路は、その上流のクロッ
ク伝送路の１／２の遅延量を有する必要はない。クロッ
クドライバ（バッファ）を配置するノードの位置は、ク
ロックツリーの全体としての長さおよびクロック伝送路
のＲＣ遅延量によって決定される。また、このクロック
伝送路のレイアウトの手法によっては、１／２の遅延量
をもって各ノードを折返すのは困難な場合もある。各パ
ッド部に対するクロック遅延がすべて等しくなるよう
に、ツリーのノードが配置されればよい。１／２遅延の
伝送路配置では、多くのノードからクロック信号を出力
することができる。

【００８６】したがって、図７（Ａ）において、ツリー
の末端のノード３６ｉ〜３６ｎに接続されるクロック伝
送路がその上流のクロック伝送路と長さが同じ場合であ
っても、これらのツリーの末端のクロック伝送路におい
て１つのクロックドライバに接続される互いに反対方向
に延在するクロック伝送路の遅延量が同じであれば問題
はない。

【００８７】同期化回路（ＤＬＬ）７に近接するノード
３９上のクロック信号は、バッファ４２および配線（ダ
ミー遅延）４３を介して同期化回路（ＤＬＬ）７にフィ
ードバックされる。この構成については後に説明する。

【００８８】図７（Ｂ）においては、ＤＱパッド部２３
−０〜２３−１５に対して、クロック分配回路の出力ノ
ード３１−０〜３１−１５がそれぞれ設けられる。この
ＤＱパッド部に対するクロック分配回路においても、ク
ロックドライバ３６ａからクロック伝送路を介して信号
を受けるクロックドライバ４６ａが、このドライバ３６
ａが設けられるノードとクロック信号が伝達される最遠
方の地点に対応するノード３５とのほぼ中央部に配置さ
れる。このクロックドライバ４６ａの出力信号が、互い
に反対方向に延在しかつこれらのドライバ３６ａおよび
４６ａの間のクロック伝送路が有する遅延量のほぼ１／
２に等しい遅延量を有するクロック伝送路により折返さ
れる。これらの伝送路に対して設けられたドライバ４６
ｂおよび４６ｃに対しまた同様、１／２の遅延量を有す
るクロック伝送路が接続される。以下この１／２折返し
を繰返し、末端のクロックドライバ４６ｈ〜４６ｏに至
るまでクロック伝送路が分割される。

【００８９】最終段のクロックドライバ４６ｈ〜４６ｏ
の出力ノードには、それぞれ、上段（上流）のクロック
伝送路と同じ長さのクロック伝送路が接続され、これら
のクロック伝送路の中間部からデータサンプリング用の
内部クロック信号を出力する出力ノード３１−０〜３１
−１５が設けられるように示される。この場合、これら
の出力ノード３１−０〜３１−１５と各対応のクロック
ドライバ４６ｈ〜４６ｏの距離が同じであり、その遅延
時間が同じであれば、問題は生じない。図７（Ａ）のア
ドレスおよび制御入力パッド部に対して設けられるクロ
ック分配回路の部分の構成と同様、ツリーの末端のクロ
ック伝送路の端部からデータサンプリング用の内部クロ
ック信号が出力される構成であってもよい。この場合、
ツリーの末端の出力ノード３１−０〜３１−１５も、ク
ロック伝送路の中間部に配置され、不必要に長くクロッ
ク伝送路が設けられるように示されるが、アドレスおよ
び制御入力パッド部に対するクロック遅延と同じとする
ために、これらのクロック分配回路の最終段のドライバ
４６ｈ〜４６ｏに接続されるクロック伝送路が同じとさ
れる。

【００９０】この５段階に分割されるクロック伝送路の
各分割段において設けられるドライバ４６ａ〜４６ｏ
は、図７（Ａ）に示すアドレスおよび制御入力バッファ
部に対して設けられたクロック分配回路のクロックドラ
イバ３６ｂ〜３６ｐと同じ伝達特性を備える。これによ
り、クロック分配回路においてツリーの末端の出力ノー
ドにおけるクロック信号の伝搬遅延はすべて同じとする
ことができる。

【００９１】たとえば、クロック発生ノードである最近
接ノード３４とクロックの到達する最遠方部のノード３
５の間のクロック伝搬遅延をＤとする。この場合、クロ
ックドライバ３６ａとノード３４の間の伝搬遅延は、Ｄ
／２である。次いで、図７（Ａ）に示すクロックドライ
バ３６ａとクロックドライバ３６ｂの間の遅延は、Ｄ／
４となる。クロックドライバ３６ｂおよび３６ｄの間の
遅延は、１／２折返しであるため、Ｄ／８となる。クロ
ックドライバ３６ｄおよび３６ｈの間のクロック遅延
は、Ｄ／１６となり、クロックドライバ３６ｈおよび３
６ｐの間の遅延は、Ｄ／３２となる。クロックドライバ
３６ｐから対応のクロック伝送路の端部までの遅延量
は、この実施例においては、Ｄ／３２となる。

【００９２】また、図７（Ｂ）において、クロックドラ
イバ３６ａからクロックドライバ４６ａまでの遅延は、
Ｄ／４となり、クロックドライバ４６ａおよび４６ｂの
間の遅延は、Ｄ／８となり、クロックドライバ４６ｂお
よび４６ｄの間の遅延は、Ｄ／１６となる。クロックド
ライバ４６ｄおよび４６ｈの間のクロック伝送路の遅延
は、Ｄ／３２となり、クロックドライバ４６ｈからクロ
ック伝送路の末端のノードまでのクロック遅延量は、Ｄ
／３２となる。したがって、このクロック分配回路にお
いて、ツリー状に配置されたノードにおいて、各ノード
は、同じ遅延量を有する伝送路に対称的に分岐されてお
り、すべてのクロック出力ノードに対するクロック遅延
量は同じとなる。したがって、クロックスキューの生じ
ない内部クロック信号を用いて、データの入出力を行な
うとともに、外部からのアドレスおよび制御信号の入力
を行なうことができる。

【００９３】次に、クロック入力パッド部６に与えられ
る外部クロック信号とＤＱパッド群３ａおよび周辺パッ
ド群４ａにクロック分配回路３０を介して与えられるク
ロック信号の位相について説明する。

【００９４】同期化回路（ＤＬＬ）７へは、クロック入
力パッド部６から外部クロック信号が与えられる。この
クロック入力パッド部６は、クロック入力パッド６ａ
と、このパッド６ａに与えられた信号をバッファ処理す
るクロック入力バッファ６ｂを含む。同期化回路（ＤＬ
Ｌ）７は、クロック分配回路３０の、同期化回路（ＤＬ
Ｌ）７に最も近接するノード３９上のクロック信号を受
けて、このノード３９上のクロック信号とクロック入力
バッファ６ｂから与えられるクロック信号の位相を等し
くする。すなわち、ＤＱパッド群３ａおよび周辺パッド
群４ａに与えられる内部クロック信号の位相を、クロッ
ク入力バッファ６ｂの入力するクロック信号の位相と等
しくする。したがって、このクロック入力バッファ６ｂ
から同期化回路（ＤＬＬ）７の間の信号伝搬遅延と等し
くするために、クロック入力バッファ６ｂと同じ伝搬特
性を有するレプリカバッファ４２がノード３９に設けら
れ、またこのレプリカバッファ４２の出力信号を同期化
回路（ＤＬＬ）７に対して伝達する配線部に、ダミー遅
延４３が設けられる。このダミー遅延４３は、配線長を
調節して、クロック入力バッファ６ｂから同期化回路
（ＤＬＬ）7 の経路における配線遅延と同じ配線遅延
を、レプリカバッファ４２と同期化回路（ＤＬＬ）７と
の間に実現する。

【００９５】アドレスメインラッチ回路４１は、この周
辺パッド部に含まれるアドレスパッド部から伝達される
アドレス信号をラッチして、各バンクへ伝達する。アド
レスパッド部は、ほぼ外部クロック信号の立上がりで与
えられた信号を取込みラッチして、このアドレスメイン
ラッチ回路４１へ伝達する。このアドレスパッド部から
アドレスメインラッチ回路４１には、配線遅延が存在す
る。この配線遅延を補償するために、ドライバ３６ｐの
出力ノードからのクロック信号を所定時間遅延する遅延
回路４０が設けられ、アドレスパッド部でラッチされた
信号が、メインラッチ回路４１へ伝達された後に、確実
にこのアドレスメインラッチ回路４１が、転送されたア
ドレスをラッチする（図５参照）。

【００９６】図８は、この図７（Ａ）に示す同期化回路
（ＤＬＬ）７の動作を示すタイミング図である。図８に
示すように、この同期化回路（ＤＬＬ）は、外部からの
クロック信号ＣＬＫとフィードバックされたクロック信
号ＣＫの位相を一致させる。したがって、同期化回路
（ＤＬＬ）７からクロック発生ノード３４上に出力され
るクロック信号ＣＬＫｏは、外部クロック信号ＣＬＫよ
りも位相が進んだクロック信号となる。このクロック信
号ＣＬＫｏおよびＣＫの位相差に対応する時間が、クロ
ック分配回路３０により与えられる遅延時間ＴＤに対応
する。外部からのアドレス信号および制御信号ＳＩＧ
は、外部クロック信号ＣＬＫを基準として外部のコント
ロールユニットから与えられる。したがって、この外部
クロック信号ＣＬＫと位相の一致した内部クロック信号
ＣＫを用いて外部からの信号ＳＩＧを取込むことによ
り、正確なタイミングで外部信号を取込むことができ
る。また、各入力バッファへ与えられるクロック信号Ｃ
Ｋは位相が揃っており、クロックスキューがなく、これ
らのスキューに起因する内部信号発生タイミングのスキ
ューは生じず、安定に動作させることができる。

【００９７】また、アドレスメインラッチ回路４１（図
５のマスタラッチ５ａに対応）は、入力バッファへ与え
られるクロック信号ＣＫの遅延信号で与えられた信号を
ラッチしており、したがって、アドレス信号はアドレス
入力バッファでラッチされて、パッド部から中央の配置
領域へ伝送された後に、クロック信号に従ってラッチさ
れ、正確なラッチ動作が実現される。

【００９８】なお、図５に示す入力バッファ２５の構成
においては、内部クロック信号ＣＫがＨレベルになると
外部からの信号を取込み、内部信号を生成し、クロック
信号ＣＫがＬレベルになるとラッチ状態となっている。
したがって、内部の信号が確定状態となるのには、この
内部クロック信号ＣＫが立上がってから、少し遅れたタ
イミングとなる。これを防止するために、内部クロック
信号ＣＫがＬレベルのときに、スルー状態となり、クロ
ック信号ＣＫがＨレベルのときにラッチ状態となる構成
が用いられてもよい（これは、図５の入力バッファ回路
のクロックの論理を反転させればよい）。また、さらに
別の構成も可能である。

【００９９】図９（Ａ）は、入力バッファ制御用のクロ
ック発生部の構成を示す図である。図９（Ａ）におい
て、内部クロック信号ＣＫに応答してワンショットのパ
ルス信号ＣＫＰを発生するワンショットパルス発生回路
５０が設けられる。これらは、ツリー用の各末端の出力
ノードに対応して設けられる。

【０１００】図９（Ｂ）は、このパルス信号ＣＫＰを受
ける入力バッファの構成を示す図である。図９（Ｂ）に
おいて、この入力バッファ２５は、図５に示す構成と実
質的に同じ構成を備え、単に内部クロック信号ＣＫに代
えてパルス信号ＣＫＰを受ける。すなわち、入力バッフ
ァ２５は、パルス信号ＣＫＰがＨレベルのときに作動
し、パッド２５ｃに与えられた信号（たとえばアドレス
信号）を反転するトライステートインバータバッファ２
５ｄと、パルス信号ＣＫＰがＨレベルのとき導通し、ト
ライステートインバータバッファ２５ｄの出力を伝達す
る転送ゲート２５ｅと、転送ゲート２５ｅから与えられ
た信号を反転するインバータ２５ｆと、制御パルス信号
ＣＫＰがＬレベルのときに作動状態となり、インバータ
２５ｆの出力信号を反転してインバータ２５ｆの入力部
へ伝達するトライステートインバータバッファ２５ｇを
含む。

【０１０１】図９（Ｃ）は、図９（Ａ）および（Ｂ）に
示す回路の動作を示す波形図である。ワンショットパル
ス発生回路５０からの制御パルス信号ＣＫＰは、内部ク
ロック信号ＣＫがＬレベルのときに活性状態となり、内
部クロック信号ＣＫがＨレベルとなるとＬレベルに立下
がる。

【０１０２】したがって、この図９（Ｂ）に示す入力バ
ッファにおいては、内部クロック信号ＣＫがＬレベルに
あり、制御パルス信号ＣＫＰがＨレベルのとき、パッド
２５ｃに与えられた信号を、トライステートインバータ
バッファ２５ｄが反転して転送ゲート２５ｅへ伝達す
る。転送ゲート２５ｅはこの状態においては導通状態を
維持する。クロック信号ＣＫがＨレベルに立上がると、
応じて制御パルス信号ＣＫＰがＬレベルとなり、トライ
ステートインバータバッファ２５ｄが出力ハイインピー
ダンス状態となり、一方転送ゲート２５ｅが非導通とな
りかつトライステートインバータバッファ２５ｇが作動
し、ラッチ状態となる。

【０１０３】したがって、この図９（Ａ）および（Ｂ）
に示す構成を利用した場合、内部クロック信号ＣＫの立
上がりエッジに応答して、入力バッファをラッチ状態と
して内部信号を生成することができる。内部クロック信
号ＣＫの立上がり前に、既にトライステートインバータ
バッファ２５ｄを作動状態として転送ゲート２５ｅを介
してインバータ２５ｆへ信号を伝達しているため、早い
タイミングで内部信号を確定状態とすることができる。

【０１０４】図１０（Ａ）は、アドレスメインラッチ回
路の構成を概略的に示す図である。図１０（Ａ）におい
てアドレスメインラッチ回路４１は、遅延回路４０から
与えられる遅延制御パルス信号ＣＫＰＤがＨレベルのと
き導通するトランスファゲート４１ａを含む。このトラ
ンスファゲート４１ａの出力信号が、インバータ４１ｂ
およびトライステートインバータバッファ４１ｃにより
ラッチされる。トライステートインバータバッファ４１
ｃは、制御クロック信号ＣＫＰＤがＬレベルのときに作
動状態となる。したがって、このアドレスメインラッチ
回路４１は、遅延制御パルス信号ＣＫＰＤがＨレベルの
ときスルー状態となり、遅延制御パルス信号ＣＫＰＤが
Ｌレベルのときにラッチ状態となる。遅延回路４０は、
このアドレス入力パッド部４ａｄとアドレスメインラッ
チ回路４１の間の配線の有する遅延と実質的に同じ遅延
時間を与える。

【０１０５】図１０（Ｂ）に示すように、制御パルス信
号ＣＫＰがＨレベルのときには、アドレス入力パッド部
４ａｄが、その入力パッドに与えられたアドレス信号を
取込み、出力する。このアドレス入力パッド部４ａｄか
らのアドレス信号は、所定時間Ｔｄａ遅れてアドレスメ
インラッチ回路４１へ伝達される。このとき、また遅延
回路４０からの遅延制御パルス信号ＣＫＰＤも所定時間
遅延する。したがって、このアドレスメインラッチ回路
４１に与えられたアドレス信号Ａｄｍが確定状態となっ
たとき、遅延制御パルス信号ＣＫＰＤがＨレベルとな
り、転送ゲート４１ａが導通し、内部へ伝達する。遅延
制御パルス信号ＣＫＰＤがＬレベルとなると、転送ゲー
ト４１ａが非導通状態となり、与えられたアドレス信号
Ａｄｍをラッチする。したがって、アドレス入力パッド
部４ａｄの出力するアドレス信号Ａｄｉが遅延時間Ｔｄ
ａをもってアドレスメインラッチ回路４１へ伝達される
とき、この制御パルス信号ＣＫＰを同じ遅延時間Ｔｄａ
遅延させて生成される遅延制御パルス信号ＣＫＰＤでア
ドレスメインラッチ回路４１を制御することにより、正
確に、与えられたアドレス信号を取込むことができる。

【０１０６】したがって、アドレス入力パッドと、この
中央領域中央部に設けられた周辺回路配置領域内に配置
されるアドレスメインラッチ回路の距離が長い場合にお
いても、正確に、遅延回路４０により、与えられたアド
レス信号を取込み、ラッチして各バンクへ伝達すること
ができる。

【０１０７】以上のように、この発明の実施例１に従え
ば、クロック伝搬経路を各ノードが分割経路を有するツ
リー状に配置されるノードで構成しているため、正確
に、各回路に対する内部信号のタイミングを揃えて伝達
することができ、クロックスキューのない同一タイミン
グで、外部からの信号を取込んで内部信号を生成するこ
とができ、高速動作が可能となり、また安定動作が実現
される。

【０１０８】なお、制御パルス信号ＣＫＰを生成するた
めのワンショットパルス発生回路としては、たとえばク
ロック信号ＣＫを所定時間遅延する遅延回路、この遅延
回路出力と内部クロック信号ＣＫを受けるＮＯＲゲート
によりたとえば構成することができる。

【０１０９】［実施の形態２］図１１（Ａ）は、この発
明の実施の形態２に従うクロック分配回路の構成を概略
的に示す図である。図１１（Ａ）においても、バンクの
間の中央領域に整列してアドレス／制御入力パッド部５
１ａ〜５１ｎが配置され、これらの外側に、データの入
出力を行なうためのＤＱパッド部５３ｐ〜５３ｗが配置
される。中央領域に配置されるクロック入力パッド６ａ
に隣接して、クロック発生回路５０が配置される。この
クロック発生回路５０は、クロック入力パッド６ａに与
えられる外部クロック信号ＣＬＫを基準信号として、ク
ロック発生ノードＮＦＧにクロック信号を生成する。ク
ロック発生回路５０からのクロック伝搬路は、ループ状
の折返し部を有する。このクロック伝送路は、最も遠い
クロック信号到達点ＮＦＦを折返し点として、往路ＦＰ
および復路ＢＰを有するループ状に形成される。クロッ
ク発生ノードＮＦＧにおけるクロック信号の遅延が、ほ
ぼ０であり、一方、この折返し点である最も遠く離れた
ノードＮＦＦが最も遅延の大きいノードである。このク
ロック伝送路の往路ＦＰ上に、各パッド部５１ａ〜５１
ｎおよび５３ｐ〜５３ｗに対応してノードＮＦａ〜ＮＦ
ｎ、およびＮＦｐ、ＮＦｑ、…、ＮＦｕ、ＮＦｖおよび
ＮＦｗが配置される。

【０１１０】クロック伝送路の復路ＢＰにおいて、往路
ＦＰ上の各ノードと対向するように、ノードＮＢａ、Ｎ
Ｂｍ、ＮＢｎ、ＮＢｐ、ＮＢｑ、…、ＮＢｕ、ＮＢｖお
よびＮＢｗが配置される。往路ＦＰおよび復路ＢＰは、
ほぼ直線状に配設されており、この往路ＦＰおよび復路
ＢＰ上の対向するノードＮＦおよびＮＢは、折返しノー
ドＮＦＦに関して、時間的に対称な遅延を与えるノード
となる。すなわち、折返しノードＮＦＦ上のクロック信
号を基準とすると、たとえばノードＮＦｕとノードＮＢ
ｕの遅延時間は絶対値が等しくなる。

【０１１１】往路ＦＰ上において、クロック発生ノード
ＮＦＧと折返しノードＮＦＦの遅延量のほぼ１／２の遅
延量を与えるノードＮＦＭにクロックドライバ５７ａが
設けられる。このクロックドライバ５７ａの出力にフィ
ードバックループ５５がクロック発生回路５０方向に延
在して配設される。このフィードバック経路５５は、折
返し部５５ａを有し、これにより、フィードバック経路
５５の配線長さは、往路ＦＰにおけるノードＮＦＭから
折返しノードＮＦＦのクロック伝搬遅延とほぼ同じ遅延
を与える長さとなる。

【０１１２】クロック発生回路５０は、クロック入力パ
ッド６ａから与えられる外部クロック信号ＣＬＫと、フ
ィードバック経路５５を介して返送されるクロック信号
の位相が一致するようにクロック発生ノードＮＦＧ上に
内部クロック信号を生成する。フィードバック経路５５
上のノード５５ｂは、時間的に折返しノードＮＦＦに対
応している。したがって、このクロック発生回路５０
は、外部クロック信号ＣＬＫと折返しノードＮＦＦのク
ロック信号の位相が揃うように、内部クロック信号を発
生している。

【０１１３】パッド部５１ａ〜５１ｎ、および５３ｐ〜
５３ｗそれぞれに対応して、対応の往路および復路上の
ノードのクロック信号を合成して内部クロック信号を生
成するクロック再生回路５２ａ〜５２ｎ、および５２
ｐ、５２ｑ、…、５２ｕ、５２ｖおよび５２ｗが設けら
れる。クロック発生回路５０は、この折返しノードＮＦ
Ｆのクロック信号の位相と外部クロック信号ＣＬＫの位
相を揃える。したがって、往路ＦＰおよび復路ＢＰの互
いに対向して配置されるノード上の信号の中心位相を求
めれば、外部クロック信号ＣＬＫに同期したクロック信
号が生成される。これにより、パッド部５１ａ〜５１ｎ
および５３ｐ〜５３ｗへは、外部クロック信号に位相同
期したクロック信号を、それぞれ与えることができる。

【０１１４】図１１（Ｂ）は、図１１（Ａ）に示すクロ
ック発生回路５０の構成の一例を概略的に示す図であ
る。図１１においては、同期化回路としてＤＬＬが用い
られる。図１１（Ｂ）において、クロック発生回路５０
は、パッド６ａからのクロック信号を受けるクロック入
力バッファ６ｂと、このクロック入力バッファ６ｂと同
じ信号伝搬特性を有し、ノード５５ｂ上のクロック信号
を受けるレプリカバッファ５０ａと、レプリカバッファ
５０ａの出力信号を遅延するダミー遅延５０ｂと、この
ダミー遅延５０ｂを介して与えられる信号とクロック入
力バッファ６ｂからのクロック信号の位相差を検出する
位相差検出回路５０ｃと、位相差検出回路５０ｃの出力
信号に従ってチャージポンプ動作を行なって制御電圧を
生成するチャージポンプ回路５０ｄと、チャージポンプ
回路５０ｄからの制御電圧に従って、このクロック入力
バッファ６ｂからのクロック信号を遅延してクロック発
生ノードＮＦＧに内部クロック信号ＣＫ０を生成する遅
延段５０ｅを含む。

【０１１５】この図１１（Ｂ）に示すクロック発生回路
５０の構成においては、クロック入力パッド６ａに与え
られる外部クロック信号ＣＬＫとフィードバックノード
５５ｂに与えられるクロック信号の位相が揃うように、
クロック発生ノードＮＦＧに内部クロック信号ＣＫ０が
出力される。確実に位相を揃えるために、レプリカバッ
ファ５０ａおよびダミー遅延５０ｂにより、フィードバ
ックノード５５ｂから位相差検出回路５０ｃまでの信号
伝搬遅延と、クロック入力パッド６ａから位相差検出回
路５０ｃまでの信号伝搬遅延を等しくする。

【０１１６】このフィードバックノード５５ｂからノー
ドＮＦＭまでの信号伝搬遅延は、ノードＮＦＦから折返
しノードＮＦＭまでの信号伝搬遅延と同じである。クロ
ックバッファ５７ａ〜５７ｎの信号伝搬遅延はすべて同
じである。したがって、フィードバックノード５５ｂの
クロック信号の位相と、折返しノードＮＦＦのクロック
信号の位相が同じであり、したがって折返しノードＮＦ
Ｆのクロック信号は、外部からのクロック信号ＣＬＫに
位相同期している。

【０１１７】図１２は、クロック伝送路の往路ＦＰおよ
び復路ＢＰの上のノードの具体的配置を示す図である。
図１２において、クロック伝送路の往路ＦＰにおいて
は、ノードＮＦ１〜ＮＦ７が配置され、復路ＢＰにおい
ても、ノードＮＢ７−ＮＢ１が配置される。これらのノ
ードＮＦ１〜ＮＦ７およびＮＢ７〜ＮＢ１は、互いに対
向して配置され、折返しノードＮＦＦを介して時間的に
対称な位置に配置される。

【０１１８】今、クロック発生ノードＮＦ０（ノードＮ
ＦＧに相当）から往路ＦＰ上のノードＮＦ１までの信号
伝搬遅延が、ノードＮＦ１〜ＮＦ７それぞれの間の信号
伝搬遅延の２倍の場合を考える。

【０１１９】図１３は、図１２に示すノードの配置にお
ける各ノードのクロック信号波形を示す図である。図１
２に示すように、クロック発生回路５０は、クロック入
力パッド６ａに隣接するノード６ａａ上のクロック信号
とフィードバックノード５５ｂ上のクロック信号の位相
を等しくするようにクロック発生ノードＮＦ０上に内部
クロック信号を発生する。したがって、このノードＮＦ
０上のクロック信号は、ノード６ａａ上のクロック信号
よりも位相が進んでいる。このクロック伝送路の往路Ｆ
Ｐ上をクロック信号が伝達されて、ノードＮＦ１〜ＮＦ
７と進むにつれて、クロック信号の位相が遅れる。折返
しノードＮＦＦ上のクロック信号の位相が、ノード６ａ
ａ上のクロック信号の位相と一致する。この折返しノー
ドＮＦＦを基準として、復路ＢＰにおいては、さらにク
ロック信号の位相が遅れる。復路ＢＰ上のノードＮＢ７
〜ＮＢ１は、往路ＦＰ上のノードＮＦ７〜ＮＦ１と、互
いに対向して配置されており、折返し点ＮＦＦを介して
時間的に対称な位置に配置される。したがって、図１３
に示すように、たとえばノードＮＦ１上のクロック信号
の位相とノード６ａａ上のクロック信号の位相の差の絶
対値は、ノードＮＢ１上のクロック信号とノード６ａａ
上のクロック信号の位相差の絶対値に等しくなる。すな
わち、復路ＢＰ上のノードＮＢ１〜ＮＢ７上のクロック
信号の立上がりエッジと折返しノードＮＦＦ上のクロッ
ク信号の立上がりエッジの時間差ＴＡの絶対値は、往路
ＦＰ上の対応のノードＮＦ１〜ＮＦ７上のクロック信号
の立上がりエッジと折返しノードＮＦＦ上のクロック信
号の立上がりエッジの時間差の絶対値ＴＡに等しくな
る。したがって、対応するノード対上のクロック信号を
合成し、中心位相の信号を生成すれば、合成クロック信
号は、すべて折返しノードＮＦＦ上のクロック信号の位
相と等しくなる。この中心位相の内部クロック信号を、
パッド部それぞれに対応して設けられたクロック再生回
路５２ａ〜５２ｗにより生成する。これにより、各パッ
ド部へは、それぞれ位相の揃ったクロック信号が与えら
れる。

【０１２０】図１４（Ａ）は、クロック再生回路５２の
構成を概略的に示す図である。図１４（Ａ）において、
クロック再生回路５２は、往路ＦＰの対応のノード上の
クロック信号ＣＫＦを受けて遅延する複数の遅延段ＤＬ
を有する遅延チェーンＤＬＳＴと、遅延チェーンＤＬＳ
Ｔの遅延段ＤＬそれぞれに対応して設けられるタップ段
ＴＳを含み、復路上の対応のノードのクロック信号ＣＫ
Ｂと往路内の対応のノード上のクロック信号ＣＫＦの時
間差に従って、遅延チェーンＤＳＬＴの対応の遅延段Ｄ
Ｌを選択する信号を出力するタップチェーンＴＰＳＴ
と、縦続接続されかつ遅延量が遅延段ＤＬの１／２であ
るハーフ遅延段ＨＤＬを有し、タップチェーンＴＰＳＴ
からの遅延段指定信号に従って、対応のハーフ遅延段Ｈ
ＤＬの信号をクロック出力線ＯＳＬ上に伝達するハーフ
遅延チェーンＨＤＬＳＴを含む。このハーフ遅延チェー
ンＨＤＬＳＴは、往路の対応のノード上のクロック信号
ＣＫＦを遅延する。

【０１２１】図１４（Ｂ）は、図１４（Ａ）に示す遅延
チェーンＤＬＳＴに含まれる遅延段ＤＬの構成を概略的
に示す図である。図１４（Ｂ）において、遅延段ＤＬ
は、縦続接続されて与えられたクロック信号をそれぞれ
所定の遅延時間遅延する遅延バッファＤＬａおよびＤＬ
ｂと、この遅延バッファＤＬｂの出力する信号を、対応
のタップ段ＴＳへ伝達するバッファ回路ＤＬｃを含む。
バッファ回路ＤＬｃの有する遅延時間は、遅延バッファ
ＤＬａおよびＤＬｂの有する遅延時間に比べて無視でき
る程度である。

【０１２２】図１４（Ｃ）は、図１４（Ａ）に示すハー
フ遅延段ＨＤＬの構成を概略的に示す図である。図１４
（Ｃ）において、ハーフ遅延段ＨＤＬは、与えられたク
ロック信号を所定時間遅延する遅延バッファＨＤＬａ
と、遅延バッファＨＤＬａの出力信号を伝達するバッフ
ァ回路ＨＤＬｂと、対応のタップステージＴＳから与え
られる遅延段指定信号に従って導通し、バッファ回路Ｈ
ＤＬｂの出力信号を出力信号線ＯＳＬ上に伝達する転送
ゲートＨＤＬｃを含む。バッファ回路ＨＤＬｂおよび転
送ゲートＨＤＬｃは、１つのトライステートバッファで
構成されてもよい。遅延バッファＨＤＬａは、遅延バッ
ファＤＬａおよびＤＬｂそれぞれが有する遅延時間と同
じ遅延時間を有する。したがって遅延段ＤＬは、ハーフ
遅延段ＨＤＬの２倍の遅延時間を有する。

【０１２３】図１５（Ａ）は、図１４（Ａ）に示すタッ
プステージの構成を概略的に示す図である。図１５
（Ａ）においては、遅延段ＤＬａ、ＤＬｂおよびＤＬｃ
に対応して設けられるタップ段ＴＳａ、ＴＳｂおよびＴ
Ｓｃを示す。タップ段ＴＳａ〜ＴＳｃの各々は、対応の
遅延段ＤＬ（ＤＬａ〜ＤＬｃ）の出力する遅延クロック
信号ＣＫＦｄ（ＣＫＦｄａ〜ＣＫＦｄｃ）と復路上の対
応のノードのクロック信号ＣＫＢの位相の比較を行なう
位相比較段ＰＨ（ＰＨａ〜ＰＨｃ）と、対応の位相比較
器ＰＨ（ＰＨａ〜ＰＨｃ９の出力信号と前段の位相比較
器の出力信号を受けるゲート回路Ｇ（Ｇａ〜Ｇｃ）を含
む。位相比較器ＰＨ（ＰＨａ〜ＰＨｃ）は、対応の遅延
段ＤＬ（ＤＬａ〜ＤＬｃ）からのクロック信号の位相
が、復路上の対応のクロック信号ＣＫＢよりも進んでい
るときに、Ｌレベルの信号を出力し、位相が一致してい
るときまたは、この対応の遅延段からのクロック信号の
位相がクロック信号ＣＫＢよりも遅れている場合には、
Ｈレベルの信号を出力する。

【０１２４】ゲート回路Ｇ（Ｇａ〜Ｇｃ）の各々は、対
応の位相比較器の出力信号がＨレベルにあり、クロック
信号ＣＫＢの位相が、対応の遅延段からの遅延クロック
信号ＣＫＦｄよりも進んでいることを示し、かつ前段の
位相比較器の出力信号がＬレベルであり、遅延クロック
信号ＣＫＦｄの位相が、クロック信号ＣＫＢよりも進ん
でいることを示すときに、対応の選択信号ＳＥＬ（ＳＥ
Ｌａ〜ＳＥＬｃ）を選択状態のＨレベルへ駆動する。

【０１２５】クロック信号ＣＫＢは、ドライバ回路を介
して、このタップチェーンＴＰＳＴ（図１４（Ａ）参
照）の各タップ段ＴＳに共通に与えられる。したがっ
て、このタップチェーンＴＰＳＴにおいてクロック信号
ＣＫＢの遅延は、ほぼ無視できるものと考えられる。

【０１２６】図１５（Ｂ）は、図１５（Ａ）に示す位相
比較器ＰＨの構成の一例を示す図である。補の遅延クロ
ック信号／ＣＫＦｄのＨレベルに応答してクロック信号
ＣＫＢを伝達する転送ゲート６１と、転送ゲート６１を
介して与えられたクロック信号をラッチするインバータ
ラッチ６２と、遅延クロック信号ＣＫＦｄのＨレベルに
応答してインバータラッチ６２のラッチした信号を伝達
する転送ゲート６３と、この転送ゲート６３を介して与
えられた信号をラッチして、位相検出信号Ｆ／Ｂを出力
するインバータラッチ６４を含む。

【０１２７】この図１５（Ｂ）に示す位相比較器ＰＨの
構成においては、遅延クロック信号ＣＫＦｄがＨレベル
のときには、転送ゲート６１が非導通状態となり、ラッ
チ状態となる。この状態においては転送ゲート６３が導
通し、インバータラッチ６２からの信号をインバータラ
ッチ６４へ伝達する。一方、遅延クロック信号ＣＫＦｄ
がＬレベルのときには、転送ゲート６１が導通し、クロ
ック信号ＣＫＢをインバータラッチ６２へ伝達する。し
たがって、この位相比較器ＰＨは、クロック信号ＣＫＦ
ｄの立上がりエッジにおいてラッチ状態となり、クロッ
ク信号ＣＫＦｄがＬレベルのときに与えられたクロック
信号ＣＫＢを取込みラッチして転送する。

【０１２８】図１５（Ｃ）および（Ｄ）は、図１５
（Ｂ）に示す位相比較器の動作を示すタイミング図であ
る。

【０１２９】図１５（Ｃ）に示すように、クロック信号
ＣＫＢの位相が、遅延クロック信号ＣＫＦｄよりも進ん
でいる場合には、遅延クロック信号ＣＫＦｄの立上がり
エッジで、Ｈレベルのクロック信号ＣＫＢが転送ゲート
６１を介して取込まれ、インバータラッチ６２によりラ
ッチされる。この遅延クロック信号ＣＫＦｄの立上がり
に応答して転送ゲート６３が導通し、インバータラッチ
６２のラッチした信号を出力する。したがって、この状
態においては、位相検出信号Ｆ／Ｂは、Ｈレベルであ
る。遅延クロック信号ＣＫＦｄの位相が、クロック信号
ＣＫＢよりも遅れているため、遅延段における遅延量が
大きすぎることを表わしている。

【０１３０】一方、図１５（Ｄ）に示すように、遅延ク
ロック信号ＣＫＦｄの位相が、クロック信号ＣＫＢより
も早い状態においては、遅延クロック信号ＣＫＦｄのＬ
レベルのとき、Ｌレベルのクロック信号ＣＫＢが転送ゲ
ート６１を介してインバータラッチ６２に伝達される。
遅延クロック信号ＣＫＦｄがＨレベルに立上がると転送
ゲート６１が非導通状態となり、インバータラッチ６２
によりこのＬレベルの信号がラッチされる。次いで、こ
の遅延クロック信号ＣＫＦｄの立上がりに同期して、転
送ゲート６３が導通し、インバータラッチ６２のラッチ
した信号をインバータラッチ６４へ伝達する。この状態
においては、したがって、位相検出信号Ｆ／ＢはＬレベ
ルを維持する。この遅延クロック信号ＣＫＦｄの位相
が、クロック信号ＣＫＢよりも進んでいる状態において
は、遅延クロック信号ＣＫＦｄの遅延段における遅延量
が、不十分であることを示している。

【０１３１】したがって、この図１５（Ａ）に示すゲー
ト回路Ｇａ〜Ｇｃを用いて、位相検出信号Ｆ／ＢのＬレ
ベルからＨレベルの変化段を検出することにより、遅延
クロック信号ＣＫＦｄとクロック信号ＣＫＢの位相が揃
った遅延段を検出することができる。

【０１３２】図１４（Ａ）に示す遅延チェーンＤＬＳＴ
において、遅延信号とクロック信号の位相の揃った段数
を検出すると、ハーフ遅延チェーンＨＤＳＬＴにおいて
対応の遅延段が選択される。ハーフ遅延チェーンＨＤＳ
ＬＴにおいては、遅延段の遅延時間は遅延チェーンＤＬ
ＳＴの遅延段ＤＬの１／２である。したがって、この遅
延チェーンＤＬＳＴにおける遅延時間の１／２の遅延時
間を有するクロック信号がハーフ遅延チェーンから出力
される。これにより、中心位相をもつクロック信号を生
成することができる。

【０１３３】すなわち、図１６に示すように、往路上の
クロック信号ＣＫＦと復路上の対応のクロック信号ＣＫ
Ｂの位相差（遅延時間）が２・Ｔａの場合、遅延クロッ
ク信号ＣＫＦｄは、クロック信号ＣＫＢと位相が揃って
いるため、往路上のクロック信号ＣＫＦに対し２・Ｔａ
の遅延時間を有している。ハーフ遅延チェーンは、この
遅延クロック信号ＣＫＦｄの有する遅延時間の１／２の
遅延時間Ｔａを有するクロック信号を生成している。し
たがって、クロック再生回路からのクロック信号ＣＫ
は、クロック信号ＣＫＦおよびＣＫＢの中心位相を有す
る信号となる。

【０１３４】なお、図１５（Ａ）に示す構成において
は、位相検出信号Ｆ／ＢがＬレベルからＨレベルに変化
するタップ段を検出し、この変化点におけるＨレベルの
位相検出信号に対応するタップ段を検出している。しか
しながら、逆に、この変化点におけるＬレベルの検出信
号に対応するタップ段が選択されるように構成されても
よい。クロック信号ＣＫＢおよびＣＫＦｄが同相のと
き、Ｌレベルに位相差検出信号が設定される可能性があ
るためである。このいずれの態様をとるかは、位相比較
器ＰＨの特性に合わせて選択されればよい（転送ゲート
の遅延を考慮する）（この変化点検出の態様は、図１５
（Ａ）において、各選択信号に対し括弧で示す）。

【０１３５】以上のように、この発明の実施の形態２に
従えば、クロック伝送路を、クロックの最遠方到達点を
折返し点としてループ状に形成し、往路および復路の対
応するノード上のクロック信号に基づいて内部クロック
信号を生成して内部回路へ与えるように構成しているた
め、内部クロック信号の位相をすべて同じとすることが
でき、クロックスキューを考慮することなく内部回路を
動作させることができ、安定かつ高速に動作する半導体
回路装置が得られる。

【０１３６】［実施の形態３］図１７は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１７に示す構成においては、同期化
回路（ＤＬＬ）７からの内部クロック信号を受ける出力
用同期化回路（ＳＭＤ：シンクロナス・ミラー・ディレ
イ）７０と、出力用同期化回路（ＳＭＤ）７０からのク
ロック信号を遅延して、ＤＱパッド群３ａに含まれるデ
ータ出力バッファへ伝達する出力用クロック分配回路７
５が設けられる。他の構成は、実施の形態１または２の
構成と同じである。同期化回路（ＤＬＬ）７からのクロ
ック信号は、入力用クロック分配回路３０を介してＤＱ
パッド群３ａに含まれる入力バッファおよび周辺パッド
群４ａに含まれる入力バッファへ与えられる。

【０１３７】出力用同期化回路（ＳＭＤ）７０は、同期
化回路（ＤＬＬ）７からの出力信号と自身の出力信号の
２ないし３クロックサイクル前の出力クロック信号の差
を比較し、常に両者の差が一致するように、その出力信
号の位相を調整する。

【０１３８】出力用クロック分配回路７５は、先の実施
の形態１と同様、ツリー状に配置されたノード（クロッ
クドライバ）を有し、ＤＱパッド群３ａに含まれる出力
バッファに対し同じ遅延時間を有する出力用クロック信
号を与える。出力バッファは、このクロック信号に同期
してデータの転送を行なっている。

【０１３９】この出力用同期化回路（ＳＭＤ）７０は、
ＤＱパッド群３ａに含まれる出力バッファに対する出力
クロック信号の位相を、入力バッファに対する内部クロ
ック信号のそれよりも早くする。したがって、図１８に
示すように、このＤＱパッド群３ａからの出力データＱ
は、外部クロック信号ＣＬＫに対し、時間Ｔｄのセット
アップ時間を有して確定状態となる。出力データＱは、
図示しない外部のコントローラまたはプロセッサにより
サンプリングされる。外部のコントローラまたはプロセ
ッサが、この外部クロック信号ＣＬＫの立上がりエッジ
に同期して転送されたデータＱをサンプリングする場
合、この出力データＱのプロセッサまたはコントロール
ユニットに対する伝搬遅延時間を考慮する必要があり、
したがって早いタイミングで、データＱは出力する必要
がある（外部クロック信号ＣＬＫが、コントロールまた
はプロセッサから出力される）。

【０１４０】入力データの場合、入力データおよび外部
クロック信号が同じ方向に沿って半導体記憶装置へ伝達
されるため、信号線におけるスキューによる遅延を考慮
する必要があるだけであり、ほぼ同じタイミングで入力
データおよび外部クロック信号ＣＬＫが半導体記憶装置
に到達する。出力データの場合には、外部クロック信号
と出力データの転送方向が逆であり、出力データＱの伝
搬遅延時間を考慮する必要がある。このため、出力用同
期化回路（ＳＭＤ）７０を用いて、データ出力タイミン
グを早くする。外部のコントロールまたはプロセッサは
十分余裕をもって、外部クロック信号ＣＬＫに同期して
半導体記憶装置から転送されたデータＱをサンプリング
する。

【０１４１】図１９は、図１７に示す出力用クロック分
配回路の構成を概略的に示す図である。図１９におい
て、出力用同期化回路（ＳＭＤ）７０のクロック発生ノ
ード７６ａとクロック伝達の最遠方点７６ｂの間の中央
点（遅延量が１／２の点）７６ｃにまでわたってクロッ
ク伝搬路が形成される。ノード７６ｃにおいてクロック
ドライバ７７ａが配置され、大きな駆動力により、高速
で信号を伝達する。ドライバ７７ａからは、最遠方点お
よび最近接点（クロック発生ノード）に向かって同じ遅
延量を有する伝送路が配設され、これらの伝送路の端部
にクロックドライバ７７ｂおよび７７ｃが配設される。
クロックドライバ７７ｂの出力ノードに、反対方向に延
在するクロック伝送路が接続され、それらを端部にクロ
ックドライバ７７ｄおよび７７ｅが接続される。以降、
このクロックドライバ７７ｄおよび７７ｅそれぞれに対
し、１／２折返し構成で、順次クロック伝送路の分岐が
形成され、出力バッファ群に対し、クロック信号が伝達
される。クロックドライバ７７ｃは、対応の領域におい
ては、アドレス信号および制御信号入力バッファが設け
られているだけであり、出力用クロック信号を伝達する
経路は存在しない。クロックドライバ７７ｃは、クロッ
クドライバ７７ｂと同一特性を有し、クロックドライバ
７７ａに接続される互いに反対方向に延在するクロック
伝送路の遅延量を等しくするために設けられる。

【０１４２】この図１９に示すように出力用クロック分
配回路７５の構成を利用すれば、各クロック分岐ノード
において、遅延量が同じ分岐クロック伝送路が形成され
るため、出力バッファに対する遅延量は同じとなり、同
じタイミングで、データの出力を行なうことができる。

【０１４３】以上のように、この発明の実施の形態３に
従えば、データ出力用のクロック信号を、データ入力用
のクロック信号と別系統で形成するように構成している
ため、データ出力タイミングを、データ入力のタイミン
グと独立に設定することができ、早いタイミングでデー
タ出力を行なうことができ、外部のコントローラまたは
プロセッサが余裕をもって、外部クロック信号に同期し
て転送データをサンプリングすることができ、システム
の信頼性が改善される。

【０１４４】［実施の形態４］図２０は、この発明の実
施の形態４に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２０に示す構成においては、ＤＱパ
ッド群３ａに対し、データ入出力ストローブ信号入力パ
ッド８０からのデータ入出力ストローブ信号ＤＱＳに従
ってＤＱパッド群３ａに含まれる入力バッファの活性／
非活性を制御する内部クロック信号を生成する入力用ク
ロック分配回路８１と、図示しない外部クロック信号に
従って内部クロック信号を発生するクロック発生回路８
２と、このクロック発生回路８２からの内部クロック信
号を遅延ツリー（ツリー状に配置されたノード群）によ
り遅延してＤＱパッド群３ａに含まれる出力バッファへ
与える出力用クロック分配回路８４が設けられる。

【０１４５】クロック発生回路８２からの内部クロック
信号は、遅延調整が行なわれた後、パッド８０を介し
て、データ出力ストローブ信号ＤＱＳとして出力され
て、外部のコントローラまたはプロセッサに、有効デー
タが出力されたことを知らせる。

【０１４６】図２１は、データ入出力ストローブ信号Ｄ
ＱＳと入出力データとのタイミング関係を示す図であ
る。データの入出力が行なわれない場合、このデータ入
出力ストローブ信号ＤＱＳは、ハイインピーダンス状態
に設定される。有効データが入出力される場合、このデ
ータ入出力ストローブ信号ＤＱＳが規定するサイクルに
従ってデータの出力または入力が行なわれる。データ出
力時においては、外部のコントローラまたはプロセッサ
は、データ入出力ストローブ信号ＤＱＳの規定するサイ
クルで、読出データＤＱが伝達されるため、正確な転送
データの取込タイミングを知ることができる。またデー
タ入力時においては、このデータ入出力ストローブ信号
ＤＱＳに従って、ＤＱパッド群３ａに含まれる入力バッ
ファを活性／非活性とすることにより、正確に、与えら
れた入力データの取込を行なうことができる。

【０１４７】この図２０に示す構成においては、ＤＱパ
ッド群３ａにおいては、したがって、入力用クロック分
配回路８１は、データ入出力ストローブ信号ＤＱＳに従
って、外部から与えられた入力データの取込を行なう。
図２０においては、明確にしていないが、周辺パッド群
４ａに含まれる入力バッファへは、クロック発生回路８
２からの内部クロック信号が与えられる。

【０１４８】図２２は、図２０に示す入力用クロック分
配回路８１および出力用クロック分配回路８４の構成を
概略的に示す図である。図２２において、入力用クロッ
ク分配回路８１は、ＤＱパッド群３ａに含まれるＤＱパ
ッド部３ａ０〜３ａｎそれぞれに対応して設けられるク
ロックドライバＤＲ０〜ＤＲｎと、クロックドライバＤ
Ｒ１〜ＤＲｎそれぞれに対応して設けられ、与えられた
信号を所定時間遅延して対応のＤＱパッド部に含まれる
入力バッファへ与える遅延素子ｄｌ１〜ｄｌｎを含む。
遅延素子ｄｌ１〜ｄｌｎの遅延時間は、データ入出力ス
トローブ信号ＤＱＳを受けるパッド８０からの距離が遠
ざかるにつれて小さくされる。クロックドライバＤＲ０
の出力部には、遅延素子は設けられない。この遅延素子
ｄｌ１〜ｄｌｎは、インバータまたは配線により構成さ
れ、それぞれ対応の入力バッファへ与えられる遅延時間
のずれを補償する。ＤＱパッド群３ａにおいては、ＤＱ
パッド部３ａ０〜３ａｎは、１列に整列して配置されて
いるため（ＬＯＣ構造の特徴）、これらの遅延素子ｄｌ
１〜ｄｌｎの遅延時間は、これらの入出力バッファのピ
ッチに合わせて、順次低減する構成が用いられればよ
い。クロックドライバｄｒ０〜ｄｒｎは、図２２におい
ては、直線状に延在して配置されるクロック伝送路を介
して、パッド８０に結合される。

【０１４９】出力用クロック分配回路８４は、ノード８
９上に、クロック発生回路８２から与えられるクロック
信号を受けて、所定時間遅延して、ＤＱパッド部３ａ０
〜３ａｎに含まれる出力バッファへそれぞれ与えるツリ
ー状ノード対称分布遅延回路８４ａを含む。このツリー
状ノード対称分布遅延回路８４ａの構成は、先の実施の
形態１において示したものと同じであり、１／２の折返
しのノードを設けることにより、対称的なクロック伝送
路が形成されて、出力バッファに対し、同じ遅延時間を
有するクロック信号を伝達する。

【０１５０】パッド８０へは、遅延回路９０を介して、
ノード８９上のクロック信号が与えられ、外部のコント
ローラまたはプロセッサに対し、有効データの出力され
るタイミングを与える信号を出力する。したがって、こ
の遅延回路９０の有する遅延時間は、ノード８９から、
ツリー状ノード対称分布遅延回路８４ａの入力までのク
ロック伝送路の遅延時間と、このツリー状ノード対称分
布遅延回路８４ａにおける遅延時間の和に等しくされ
る。これにより、パッド８０へは、ＤＱパッド部３ａ０
〜３ａｎに含まれる出力バッファへ与えられる内部クロ
ック信号と同じ位相の信号が与えられる。

【０１５１】図２３（Ａ）は、図２０に示すクロック発
生回路８２の構成を概略的に示す図である。図２３
（Ａ）において、クロック発生回路８２は、クロック入
力パッド８２ａおよび８２ｂに与えられる互いに相補な
クロック信号ＣＬＫおよびＺＣＬＫをそれぞれ相補的に
差動増幅するバッファ８２ｃおよび８２ｄと、バッファ
８２ｃの出力信号を所定時間遅延する遅延回路８２ｅ
と、バッファ８２ｄの出力信号を所定時間遅延する遅延
回路８２ｆと、遅延回路８２ｅの出力信号の立上がりに
応答してワンショットのパルス信号を発生するワンショ
ットパルス発生回路８２ｇと、遅延回路８２ｆの出力信
号の立上がりに応答してワンショットのパルス信号を発
生するワンショットパルス発生回路８２ｈと、ワンショ
ットパルス発生回路８２ｇおよび８２ｈの出力信号の論
理和を求めるＯＲ回路８２ｉと、ＯＲ回路８２ｉの出力
信号に従って、位相の同期したクロック信号を生成する
同期化回路（ＳＭＤ）８２ａと、同期化回路８２ｊの出
力信号をバッファ処理して、ノード８９（図２２参照）
へ伝達するレプリカバッファ８２ｋを含む。

【０１５２】レプリカバッファ８２ｋは、バッファ８２
ｃおよび８２ｄと同じ信号伝搬特性を有し、同じ遅延時
間を与える。遅延回路８２ｅおよび８２ｆは、遅延回路
９０と同じ遅延時間を有する。したがって、このクロッ
ク入力パッド８２ａおよび８２ｂに与えられるクロック
信号と、図２２に示すパッド８０に与えられるデータ入
出力ストローブ信号ＤＱＳの位相が一致するように内部
クロック信号ＣＫ０が出力される。次に、この図２３
（Ａ）に示すクロック発生回路の動作を図２３（Ｂ）に
示す信号波形図を参照して説明する。

【０１５３】クロック入力バッファ８２ｃおよび８２ｄ
は、差動増幅器の構成を備えており、相補なクロック信
号ＣＬＫおよびＺＣＬＫを比較する。したがって、これ
らのバッファ８２ｃおよび８２ｄからは、相補クロック
信号ＣＬＫおよびＺＣＬＫの交差部（立上がりおよび立
下がりの交差部）に同期して変化する信号が出力され
る。ワンショットパルス発生回路８２ｇおよび８２ｈ
は、遅延回路８２ｅおよび８２ｆを介して与えられる信
号が立上がると、所定のパルス幅を有するワンショット
のパルス信号を生成する。このワンショットパルス発生
回路８２ｇおよび８２ｈの出力信号はＯＲ回路８２ｉを
介して同期化回路（ＳＭＤ）８２ｊへ与えられる。同期
化回路８２ｊにおいては、このＯＲ回路８２ｉから与え
られた信号を受け、２クロックサイクルまたは３クロッ
クサイクル前の出力信号の位相と現サイクルにおける出
力信号の位相が一致するように、その現サイクルの位相
を調整して出力信号を生成する。したがって、常に、位
相が揃った信号が、レプリカバッファ８２ｋを介して内
部クロック信号ＣＫ０として出力される。この内部クロ
ック信号ＣＫ０は、外部のクロック信号ＣＬＫと図２２
のパッド８０へ与えられるデータ入出力ストローブ信号
ＤＱＳの位相が合うように調整された信号である。した
がって、外部クロック信号ＣＬＫに同期して、データ入
出力ストローブ信号ＤＱＳを生成することができ、また
ＤＱパッド群３ａに含まれる出力バッファも同じタイミ
ングで、データの出力動作を行なう。

【０１５４】以上のように、この発明の実施の形態４に
従えば、データ入出力ストローブ信号を用いる場合にお
いても、ツリー状に配置されるノードを用いてクロック
遅延網を形成し、内部クロック信号をこのクロック遅延
網を通して伝達するとともに、データ入出力ストローブ
信号として出力しているために、正確なタイミングで、
データの出力を行なうことができる。

【０１５５】また、入力バッファに対しては、データ入
出力ストローブ信号をそれぞれそのデータ入出力ストロ
ーブ信号入力パッドから各入力バッファのパッドまたは
距離に応じた遅延時間を調整しているため、正確なタイ
ミングで、データ入出力ストローブ信号に従ってデータ
の入力を行なうことができる。

【０１５６】なお、この同期化回路（ＳＭＤ）からは、
外部クロック信号ＣＬＫの２倍の周波数を有するクロッ
ク信号が出力される。有効データの開始およびサンプリ
ングタイミングを与える。この場合、クロック信号のＣ
ＬＫの立上がりエッジおよび立下がりエッジでデータを
転送する、ダブルデータ伝送のクロックの出力が行なわ
れてもよい。この場合には、クロック信号ＣＫ０の各立
上がりで新たなデータが転送される。

【０１５７】また、この同期化回路８２ｊを調整するこ
とにより、外部クロック信号ＣＬＫよりも早いタイミン
グで、ＤＱパッド群に含まれる出力バッファを活性状態
として、データ出力を行なうこともできる。

【０１５８】［実施の形態５］図２４は、この発明の実
施の形態５に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２４においては、周辺パッド群４ａ
に対し、クロック分配回路９５を介して内部クロック信
号を与えるクロック発生回路１００の構成が示される。
この周辺パッド群４ａは、外部からのアドレス信号およ
びコマンド信号を入力する。クロック分配回路９５は、
ツリー状にノードが配置されかつこれらのノードが対称
に配置されて、分岐遅延伝搬経路を形成する形状を有し
ており、実施の形態１と同様の構成を備える。

【０１５９】クロック発生回路１００は、外部からの互
いに相補なクロック信号ＣＬＫおよびＺＣＬＫを入力パ
ッド１０１ａおよび１０１ｂを介して受けるバッファ１
０２ａおよび１０２ｂと、バッファ１０２ａおよび１０
２ｂと同じ信号伝搬特性を有し、クロック分配回路９５
の、このクロック発生回路１００に最も近接するノード
において発生されるクロック信号を受けるレプリカバッ
ファ１０３と、このレプリカバッファ１０３の出力信号
を遅延する可変遅延回路１０４と、バッファ１０２ａの
出力信号と可変遅延回路１０４の出力信号の位相差を検
出する位相差検出回路１０５と、与えられた信号を遅延
する遅延段１０６と、位相差検出回路１０５の出力信号
に従って遅延段１０６の遅延量を調整する遅延制御回路
１０７を含む。

【０１６０】バッファ１０２ａおよび１０２ｂは、差動
増幅器の構成を備え（図２３（Ａ）参照）、互いに相補
なクロック信号ＣＬＫおよびＺＣＬＫの交差部を検出
し、この交差部で変化するクロック信号を生成する。内
部で生成される内部クロック信号と外部からクロック入
力パッド１０１ａおよび１０１ｂに与えられるクロック
信号ＣＬＫおよびＺＣＬＫの振幅および立上がり／立下
がり時間が異なる。これらの特性を調整して、同一のタ
イミングとするためにその遅延時間が可変とされた可変
遅延回路１０４が用いられる。

【０１６１】クロック発生回路１００は、さらに、遅延
段１０６の中央の遅延段１０６ｍの出力信号を４分周す
る分周回路１０８と、遅延段１０６の出力信号と分周回
路１０８の出力信号の一方を選択信号Ｓ１に従って選択
するマルチプレクサ１０９と、バッファ１０２ａの出力
信号とマルチプレクサ１０９の出力信号の一方を選択信
号Ｓ２に従って選択するマルチプレクサ１１０と、マル
チプレクサ１１０から与えられた信号をバッファ処理し
て、大きな駆動力でクロック分配回路９５へ伝達するク
ロックドライバ１１１と、バッファ１０２ａの出力信号
と遅延段１０６の中央段の出力ノード１０６ｍからの出
力信号の一方を選択信号Ｓ４に従って選択して遅延段１
０６の入力部へ与えるマルチプレクサ１１２と、遅延段
１０６の中央段の出力ノード１０６ｍからの出力信号と
遅延段１０６の出力信号の一方を選択信号Ｓ３に従って
選択するマルチプレクサ１１３と、マルチプレクサ１１
３の出力信号とバッファ１０２ａの出力信号の一方を選
択信号Ｓ５に従って選択してドライバ１１５へ与えるマ
ルチプレクサ１１４を含む。これらのマルチプレクサ１
０９、１１０、１１２、１１３および１１４は、信号選
択のためのトライステートインバータバッファを含む。
遅延段１０６は、偶数段のインバータを含む。したがっ
て、セレクタ１１２が、選択信号Ｓ４に従って遅延段１
０６の中央の遅延素子の出力を選択した場合、奇数段の
インバータによるリングオシレータが構成される（この
構成については後に説明する）。したがって、この場合
には、遅延段１０６が自走発振を開始し、その発振周波
数が遅延制御回路１０７により制御される。また、遅延
段１０６の中央の遅延素子の出力ノード１０６ｍを選択
するのは、遅延段１０６の前段が与える遅延時間と、こ
の遅延段１０６がリングオシレータとして動作する際の
１周期におけるクロック信号の遅延時間とを等しくする
ためである（リングオシレータの場合、インバータ段数
の２倍の遅延時間が入力クロック信号と出力クロック信
号において生じる）。

【０１６２】マルチプレクサ１１４で選択されたクロッ
ク信号は、大きな駆動力を有するドライバ１１５を介し
て各種内部回路へ与えられる。これらの内部回路は、書
込／読出を制御するための回路、および行選択を行なう
ための回路バースト長期間を規定する回路、および、内
部コマンド信号をデコードして内部動作指示信号を発生
するコマンドデコーダなどの回路を含む。

【０１６３】この半導体記憶装置が完全同期型の回路の
場合、内部回路は、すべてクロック信号に同期して動作
する。したがってこの内部回路は、この半導体記憶装置
の内部構成による異なる。

【０１６４】また、このクロック発生回路において、周
辺パッド部４ａに与えられるアドレス信号およびコマン
ド信号の取込がクロック信号ＣＬＫの立上がりエッジで
行なわれるが、この設定は、チップの仕様により変化す
るため、種々の変更例が存在する。また、相補の外部ク
ロック信号ＣＬＫおよびＺＣＬＫが与えられるが、これ
も、チップの仕様による異なる。相補クロック信号が用
いられなくてもよい。次に、この図２４に示すクロック
発生回路の動作について説明する。

【０１６５】図２５は、通常動作モード時におけるクロ
ック発生回路の接続態様を示す図である。この通常動作
モード時においては、マルチプレクサ１０９は、遅延段
１０６からの出力信号を選択信号Ｓ１に従って選択し、
またマルチプレクサ１１０が、このセレクタ１０９の出
力信号を選択信号Ｓ２に従って選択して大きな駆動力を
有するクロックドライバ１１１へ与える。

【０１６６】また、マルチプレクサ１１３が、選択信号
Ｓ３に従って、遅延段１０６の出力信号を選択してマル
チプレクサ１１４へ与え、マルチプレクサ１１２は、選
択信号Ｓ４に従って、クロック入力バッファ１０２ａの
出力信号を選択する。マルチプレクサ１１４は、選択信
号Ｓ５に従って、クロック入力バッファ１０２ａの出力
信号を選択してドライバ１１５へ与える。ドライバ１１
５は、大きな駆動力をもって内部回路系へ、この与えら
れたクロック信号を伝達する。

【０１６７】通常動作モード時においては、遅延段１０
６は、遅延制御回路１０７の制御のもとにその遅延量が
調整され、マルチプレクサ１１２を介して与えられるク
ロックバッファ１０２ａの出力信号を遅延して出力す
る。したがってこのクロック発生回路１００は、ＤＬＬ
として動作する。クロック分配回路９５が、このマルチ
プレクサ１０９および１１０ならびにクロックドライバ
１１１を介して与えられるクロック信号を、周辺パッド
群４ａに含まれる入力バッファへ伝達する。位相差検出
回路１０５は、クロック入力バッファ１０２ａの出力信
号と可変遅延回路１０４の出力信号の位相差を検出し、
これらの位相差が０となるように遅延制御回路１０７を
介して遅延段１０６の遅延量を調整する。

【０１６８】クロック入力バッファ１０２ａとレプリカ
バッファ１０３は、同じ信号伝搬特性を有している。可
変遅延回路１０４は、このクロック入力パッド１０１ａ
からクロック入力バッファ１０２ａまでの信号伝搬経路
およびクロック入力バッファ１０２ａから位相差検出回
路１０５までの信号伝搬経路における遅延量と実質的に
同じ遅延量を与える。したがって、このクロック入力バ
ッファ１０２ａに与えられる信号、すなわち外部クロッ
ク信号ＣＬＫのレプリカバッファ１０３へクロック分配
回路９５から与えられるクロック信号の位相が等しくな
る。クロック分配回路９５からレプリカバッファ１０３
へ与えられる信号は、クロック発生回路において最も近
接した位置に設けられたクロック信号出力ノードからの
信号であり、周辺パッド群４ａに含まれる入力バッファ
へ与えられるクロック信号と同相の信号である。したが
って、この図２５に示す配置においては、外部クロック
信号ＣＬＫとクロック分配回路９５から周辺パッド群４
ａに含まれる入力バッファへ与えられるクロック信号の
位相が等しくなる。マルチプレクサ１１４は、クロック
入力ドライバ１０２ａからのクロック信号を選択してド
ライバ１１５へ与えている。したがって制御回路などの
内部回路系は、このドライバ１１５から与えられる外部
クロック信号に同期して動作する。内部回路系に含まれ
る回路は、このクロックドライバ１１５から与えられる
クロック信号をタイミング基本信号として各種制御信号
を生成する。

【０１６９】外部クロック信号ＣＬＫとクロック分配回
路９５から周辺パッド群４ａに含まれる入力バッファへ
与えられるクロック信号の位相は一致しており、外部か
らのクロック信号ＣＬＫをクロック入力バッファ１０２
ａ、マルチプレクサ１１４およびクロックドライバ１１
５を介して内部回路系へ与えても、特に問題は生じな
い。

【０１７０】次に、図２６（Ａ）を参照して、テストモ
ード時のクロック発生回路の接続態様について説明す
る。テストモード時においては、マルチプレクサ１０９
が、分周回路１０８の出力信号を選択し、またマルチプ
レクサ１１０が、このマルチプレクサ１０９の出力信号
を選択する。さらに、マルチプレクサ１１２が、選択信
号Ｓ４に従って、遅延段１０６の中央の遅延素子の出力
ノード１０６ｍからの出力信号を選択して遅延段１０６
の入力部へ伝達する。マルチプレクサ１１３は、選択信
号Ｓ３に従って、この遅延段１０６の中央の遅延素子の
出力ノードの１０６ｍからの出力信号を選択してマルチ
プレクサ１１４へ与える。マルチプレクサ１１４は、こ
のマルチプレクサ１１３から与えられたクロック信号
を、選択信号Ｓ５に従って選択してクロックドライバ１
１５へ与える。

【０１７１】このマルチプレクサの接続配置において
は、遅延段１０６が、その中央の遅延素子の出力ノード
１０６ｍの信号が、マルチプレクサ１１２を介して入力
部へフィードバックされ、１つのリングオシレータを形
成する。

【０１７２】図２６（Ｂ）は、テスト動作モードにおけ
る遅延段１０６の接続態様を示す図である。図２６
（Ｂ）において、遅延段１０６は、２ｎ個の縦続接続さ
れるインバータＩＶ１〜ＩＶ２ｎを含む。中央の遅延素
子ＩＶｎの出力ノード１０６ｍが、マルチプレクサ１１
２に含まれるトライステートインバータバッファ１１２
ａの入力に接続される。このトライステートインバータ
バッファ１１２ａは、選択信号ＳＥＬ４に従って、テス
ト動作モード時に動作状態とされ、このノード１０６ｍ
からの信号を反転して遅延段１０６の初段のインバータ
ＩＶ１の入力部へ伝達する。遅延段１０６のインバータ
ＩＶ１〜ＯＶ２ｎの動作電流が、遅延制御回路１０７の
制御のもとに調整され、その遅延量が調整される。した
がって、このマルチプレクサ１１２により、ノード１０
６ｍを、初段インバータＩＶ１の入力部に接続すること
により、インバータＩＶ１〜ＩＶｎおよびトライステー
トインバータバッファ１１２ａにより、奇数段のインバ
ータがリング状に接続され、リングオシレータを形成す
る。この中央部のノード１０６ｍを選択することによ
り、ＤＬＬとして遅延段１０６が動作するときの入力信
号と出力信号との位相差と、この遅延段１０６がリング
オシレータとして動作するときの入力信号と出力信号の
位相差を等しくすることができる。

【０１７３】この遅延段１０６のノード１０６ｍからの
信号が、分周回路１０８により、たとえば４分周され、
その周波数が１４倍に設定される。この分周されたクロ
ック信号が、マルチプレクサ１０９および１１０を介し
てクロックドライバ１１１へ与えられる。クロック分配
回路９５は、外部クロック信号ＣＬＫと同じ周波数で周
辺パッド群４ａに含まれるバッファを動作させる。位相
差検出回路１０５は、その入力部に与えられた信号の位
相差が０となるように、遅延制御回路１０７を介して遅
延段１０６の遅延量を調整する。したがって、この遅延
段１０６のノード１０６ｍから出力されるクロック信号
は、外部クロック信号ＣＬＫとクロック分配回路９５か
ら周辺パッド群４ａに含まれる入力バッファへ与えられ
るクロック信号の位相が一致するようにその位相が調整
される。

【０１７４】遅延段１０６のノード１０６ｍからの信号
は、マルチプレクサ１１３および１１４を介してクロッ
クドライバ１１５へ与えられる。したがって内部回路系
は、この外部クロック信号ＣＬＫの４倍の周波数を有す
るクロック信号に従って動作する。したがって、たとえ
ば、外部のテスト装置として、３０ＭＨｚで動作する半
導体記憶装置をテストするテスタが用いられていても、
この半導体記憶装置内部は、１２０ＭＨｚのクロック信
号に従って動作する。したがって、低速の半導体記憶装
置のために用いられたテスタを用いて高速動作する半導
体記憶装置のテストを行なうことができる。

【０１７５】なお、この図２６（Ａ）に示す配置におい
て、マルチプレクサ１１３および１１４および、遅延段
１０６のノード１０６ｍからの信号が選択されてクロッ
クドライバ１１５へ与えられている。この遅延段１０６
のノード１０６ｍからのクロック信号の位相は、外部ク
ロック信号ＣＬＫよりも進んでいる。したがって、この
場合、クロックドライバ１１１およびクロック分配回路
９５の経路の遅延時間と同じ遅延時間を有する遅延ツリ
ーを、テストモード時、ドライバ１１５に接続するよう
に構成してもよい。

【０１７６】また、通常動作モード時およびテスト動作
モード時、マルチプレクサ１１４が、マルチプレクサ１
１３の出力信号を選択する構成とすれば、通常動作モー
ド時およびテスト動作モード時に同じ遅延ツリーを用い
てクロックドライバ１１５へ信号を与えることにより、
外部クロック信号に位相同期した信号を内部回路系へ、
制御信号の基本タイミングを与える基本クロック信号と
して与えることができる。

【０１７７】また、このマルチプレクサ１１４を、クロ
ック入力バッファ１０２ａの出力信号およびマルチプレ
クサ１１３からのクロック信号からの一方を選択する構
成とすることにより、外部クロック信号ＣＬＫに対する
内部クロック信号の遅延の調整および動作タイミングマ
ージンなどの測定を行なうことができる。これは、また
マルチプレクサ１１０は、選択信号Ｓ２に従ってクロッ
ク入力バッファ１０２ａからの信号を選択する場合にお
いても同様であり、内部回路の外部クロック信号ＣＬＫ
に対する動作タイミングマージンを測定することができ
る。

【０１７８】なお、ＤＬＬ構成のクロック発生回路を用
い、テストモード時にＰＬＬ構成としているのは、ＰＬ
Ｌ構成を用いた場合、そのロック範囲が固定され、たと
えば３０ＭＨｚおよび１２０ＭＨｚ両者に対応する発振
周波数を常時得ることができないためである。ＤＬＬを
用いれば、単にその外部クロック信号ＣＬＫの位相調整
のみであり、外部クロック信号ＣＬＫの周波数に応じた
外部クロック信号を生成することができる。

【０１７９】遅延段１０６のノード１０６ｍからの出力
信号は、外部クロック信号ＣＬＫの４倍の周波数を有し
ており、分周器１０８により、１／４倍の周波数のクロ
ック信号に変換される。したがって、クロック分配回路
９５において、外部クロック信号ＣＬＫと同じ周波数で
制御信号およびアドレス信号の入力を行なうようにクロ
ック信号が与えられる。一方、内部回路においては、マ
ルチプレクサ１１３および１１４を介して外部クロック
信号ＣＬＫの４倍の周波数が選択されて与えられる。し
たがって外部のテスト装置が、低速のメモリ記憶装置の
テスト時と同じタイミングで必要な信号を生成しても、
この半導体記憶装置は、４倍の周波数で動作しており、
低速のテスト装置を用いて高速の半導体記憶装置をテス
トできる。

【０１８０】以上のように、この発明の実施の形態５に
従えば、通常動作モード時とテスト動作モード時におい
て、クロック発生回路と内部回路へ与えられるクロック
信号を、変更するように構成しているため、外部のテス
ト装置の動作周波数に応じて内部回路を動作させること
ができ、低速のテスト装置を用いて高速動作する半導体
記憶装置のテストを行なうことができる。

【０１８１】なお、マルチプレクサの接続経路を規定す
る選択信号は、テストモード指示信号に従って、テスト
モードを指定したとき、このテストモード指示信号に従
って内部の制御回路（コマンドレジスタ等）により、テ
ストモード期間中固定的に選択信号Ｓ１〜Ｓ５の論理状
態が設定される構成が用いられればよい。

【０１８２】［実施の形態６］図２７は、この発明の実
施の形態６に従う半導体記憶装置の要部の構成を示す図
である。図２７において、クロック発生部２００は、パ
ッド２０１ａに与えられる基準電圧Ｖｒｅｆと、パッド
２０１ｂおよび２０１ｃにそれぞれ与えられる互いに相
補なクロック信号ＣＬＫおよびＺＣＬＫとを受け、クロ
ックの形態を単一クロックまたは差動クロックのいずれ
かに設定するセレクタ２０２ａと、セレクタ２０２ａか
ら与えられた信号／電圧に従ってクロック信号を生成す
るクロック入力バッファ２０４と、クロック入力バッフ
ァ２０４からのクロック信号に従って、入力用のクロッ
ク信号を生成する入力用クロック発生回路２０６と、ク
ロック入力バッファ２０４からのクロック信号に従って
データ出力用のクロック信号を生成する出力用クロック
発生回路２０８を含む。

【０１８３】入力用クロック発生回路２０６は、先の実
施の形態５において説明した、動作モードに応じてＤＬ
ＬおよびＰＬＬのいずれかに設定される同期化回路２０
６ａと、この同期化回路２０６ａのＰＬＬとして動作す
るとき、発振信号をｎ分周する分周回路２０６ｂとを含
む。出力用クロック発生回路２０８は、バッファ２０４
から与えられるクロック信号の立上がりに同期してワン
ショットのパルス信号を発生するワンショットパルス発
生回路２０８ａと、このワンショットパルス発生回路２
０８ａからのパルス信号に従って同期動作を行なう同期
化回路（ＳＭＤ）２０８ｂを含む。

【０１８４】クロック発生部２００は、さらに、選択信
号ＳＬａに従ってクロック入力バッファ２０４の出力す
るクロック信号と同期化回路２０６ａの出力する周波数
逓倍されたクロック信号の一方を選択するマルチプレク
サ２１０ａと、選択信号ＳＬｂに従って分周回路２０６
ｂの出力信号と同期化回路２０６ａの遅延段（ＤＬＬ）
の出力信号の一方を選択するマルチプレクサ２１０ｂ
と、マルチプレクサ２１０ａの出力信号に従って、大き
な駆動力で内部回路系へ伝達される内部クロック信号を
生成するクロックドライバ２１２と、クロックドライバ
２１２の出力信号とマルチプレクサ２１０ｂからのクロ
ック信号の一方を選択信号ＳＬｃにより選択するマルチ
プレクサ２１０ｃを含む。マルチプレクサ２１０ａは、
通常動作モード時においてはクロック入力バッファ２０
４からのクロック信号を選択してドライバ２１２へ与
え、テスト動作モード時には、同期化回路２０６ａから
の周波数逓倍されたクロック信号を選択してクロックド
ライバ２１２へ与える。

【０１８５】マルチプレクサ２１０ｂは、テストモード
時、分周回路２０６ｂからの信号を選択し、一方、通常
動作モード時には、同期化回路２０６ａからのクロック
信号を選択する（実施の形態５参照）。

【０１８６】クロック発生部２００は、さらに、出力用
クロック発生回路２０８からの２系統のクロック信号の
一方を選択するセレクタ２０２ｃと、セレクタ２０２ｃ
からのクロック信号を所定時間遅延してデータ入出力ス
トローブ信号入出力パッド部２１３へ与える遅延回路２
１４と、マルチプレクサ２１０ｃからのクロック信号と
パッド部２１３から与えられるデータ入出力ストローブ
信号の一方を選択してＤＱパッド群３ａの入力バッファ
に対して設けられたデータ入力クロック分配回路２１５
へ与えるセレクタ２０２ｄを含む。セレクタ２０２ｃの
出力するクロック信号は、またＤＱパッド群３ａに含ま
れる出力バッファへクロック信号を与える出力用クロッ
ク分配回路２１６へ与えられる。マルチプレクサ２１０
ｃからのクロック信号は、また、周辺パッド群４ａに含
まれる入力バッファへクロック信号を与える周辺用クロ
ック分配回路２１７へ与えられる。クロック分配回路２
１５、２１６および２１７は、先の実施の形態１から４
において説明した構成を備える。

【０１８７】セレクタ２０２ａ，２０２ｃおよび２０２
ｄは、接続経路が、この半導体記憶装置の規格に応じて
固定的に設定される。これらのセレクタ２０２ａ，２０
２ｃおよび２０２ｄの接続態様は、配線により固定的に
設定されてもよく、またパッドへの選択的なボンディン
グワイアの接続により、電気的にその接続経路が切換え
られてもよい。これらのセレクタ２０２ａ，２０２ｂ，
および２０２ｄにより、この半導体記憶装置が、高速の
クロック信号および低速のクロック信号に応じて用いら
れる場合、入出力バッファ部におけるクロック信号のス
キューの影響の有無に応じて、入出力用クロック発生回
路２０６および２０８のクロック発生態様を切換える。
これにより、不要な電流消費を防止し、かつ、用いられ
るクロック周波数に応じた最適な動作が実現され、また
１つのチップで複数種類の外部クロック信号に対応する
ことができる。

【０１８８】図２８は、図２７に示すクロック発生部の
構成をより詳細に示す図である。図２７において、セレ
クタ２０２ａは、パッド２０１ａに与えられる基準電圧
Ｖｒｅｆとパッド２０１ｂに与えられるクロック信号Ｚ
ＣＬＫの一方を選択する選択回路２０２ａａと、選択回
路２０２ａａの出力信号／電圧と基準電圧Ｖｒｅｆの一
方を選択する選択回路２０２ａｂと、選択回路２０２ａ
ｂの出力信号と基準電圧Ｖｒｅｆの一方を選択する選択
回路２０２ａｃを含む。パッド２０１ｃに与えられるク
ロック信号ＣＬＫとパッド２０１ｂに与えられるクロッ
ク信号ＺＣＬＫは互いに相補な信号である。これらの相
補クロック信号ＣＬＫおよびＺＣＬＫを用いて内部動作
タイミングを規定するか、またはクロック信号ＣＬＫの
みを用いて、内部動作タイミングを規定するかにより、
セレクタ２０２ａに含まれる選択回路２０２ａａ〜２０
２ａｃの接続経路が決定される。これは、チップ実装時
において、この半導体記憶装置が用いられるシステムが
規定されており、固定的にこれらの選択回路２０２ａａ
〜２０２ａｃの接続経路が設定される。基準電圧Ｖｒｅ
ｆは、クロック信号ＣＬＫおよびＺＣＬＫのＨレベル／
Ｌレベルを判定する電圧として用いられる。

【０１８９】クロック入力バッファ２０４は、パッド２
０１ｃからのクロック信号ＣＬＫを負入力に受け、選択
回路２０２ａｃの出力信号を正入力に受ける差動増幅回
路２０４ａと、クロック信号ＣＬＫを正入力に受け、か
つ選択回路２０２ａｂの出力信号を負入力に受ける差動
増幅回路２０４ｂを含む。バッファとして、差動増幅回
路２０４ａおよび２０４ｂを利用することにより、クロ
ック信号ＣＬＫの振幅が小さい場合においても、基準電
圧Ｖｒｅｆにより、そのハイレベル／ローレベルを決定
し、正確な内部動作タイミングを規定するクロック信号
を生成することができる。

【０１９０】出力用クロック発生回路２０８のワンショ
ットパルス発生回路２０８ａは、差動増幅回路２０４ａ
の出力信号の立上がりに応答してワンショットのパルス
を発生するパルス発生回路２０８ａａと、差動増幅回路
２０４ｂの出力信号の立上がりに同期してワンショット
のパルス信号を発生するパルス発生回路２０８ａｂと、
これらのパルス発生回路２０８ａａおよび２０８ａｂの
出力信号を受けるＯＲ回路２０８ａｃとを含む。差動増
幅回路２０４ａおよび２０４ｂは、互いに相補的に差動
増幅動作を行なっており、これらの差動増幅回路２０４
ａおよび２０４ｂから、互いに相補な信号が生成され
る。したがってパルス発生回路２０８ａａおよび２０８
ａｂからの発生されるパルスは、クロック信号ＣＬＫの
立上がりおよび立下がり同期したパルス信号となり、応
じてＯＲ回路２０８ａｃの出力信号は、クロック信号Ｃ
ＬＫの２倍の周波数を有する信号となる。このＯＲ回路
２０８ａｃの出力信号が、同期化回路（ＳＭＤ）２０８
ｂおよびセレクタ２０２ｃへ与えられる。

【０１９１】データ入出力ストローブ信号入出力パッド
部２１３は、データ入出力ストローブ信号ＤＱＳを入出
力するパッド２１３ｐと、このパッド２１３ｐに与えら
れたデータ入出力ストローブ信号ＤＱＳを受けるバッフ
ァ２１３ａと、ラッチ２１３ｃにラッチされた出力イネ
ーブル信号ＯＥの活性化時に活性化され、遅延ツリー２
１６ａを介して与えられるクロック信号をパッド２１３
ｐに伝達する出力バッファ２１３ｂを含む。入力バッフ
ァ２１３ａの出力信号はセレクタ２０２ｄに与えられ
る。

【０１９２】ＤＱパッド群３ａにおいては、１つのＤＱ
パッド３ａｐに関する部分の構成を示す。ＤＱパッド群
３ａは、データ入力クロック分配回路２１５に含まれる
所定経路の遅延ツリー２１５ａを介して与えられるクロ
ック信号をラッチするラッチ３ａｂと、このラッチ３ａ
ｂのラッチ信号に従って活性／非活性化され、パッド３
ａｐに与えられた信号を取込む入力バッファ３ａａと、
出力用クロック分配回路２１６に含まれる所定経路の遅
延ツリー２１６ａを介して与えられるクロック信号に同
期して内部データをバッファ処理してパッド３ａｐに伝
達する出力バッファ３ａｃと、出力イネーブル信号ＯＥ
をラッチして、このバッファ３ａｃを作動状態とするラ
ッチ３ａｄを含む。

【０１９３】なお、この図２８に示す構成において、デ
ータ入出力ストローブパッド部２１３およびＤＱパッド
部３ａへは、出力用クロック分配回路２１６ａに含まれ
る遅延ツリー２１６ａを介してクロック信号が与えられ
ている。これは、ＤＱパッド３ａｐおよびデータ入出力
パッド２１３ｐが隣接して配置されており、そのクロッ
クの時間差は無視することができる程度の大きさのため
である。図２７においては、データ入出力ストローブ信
号ＤＱＳを受けるパッド部２１３とＤＱパッド群３ａの
間に周辺パッド部４ａが配置されており、クロック信号
の時間差を無視することができないため、遅延回路２１
４が設けられている。ここでは、図面および説明を簡単
にするために、ここでＤＱパッド３ａｐおよびデータ入
出力ストローブ信号入力パッド２１３ｐは、隣接して配
置されるように示す。

【０１９４】周辺パッド群４ａは、アドレス信号Ａｄｄ
を受けるパッド４ｐａと、コマンド信号ＣＭＤを受ける
パッド４ｐｂと、周辺用クロック分配回路２１７に含ま
れる所定の経路の遅延ツリー２１７ａを介して与えられ
る内部クロック信号に同期して活性化され、このパッド
４ｐａおよび４ｐｂに与えられる信号を取込む入力バッ
ファ４ａａおよび４ａｂを含む。この周辺用クロック分
配回路２１７へは、セレクタ２１０ｃからのクロック信
号が伝達される。

【０１９５】これらのセレクタの接続経路およびマルチ
プレクサの接続経路を選択的に設定することにより、こ
の半導体記憶装置の動作モードおよび動作環境に応じて
クロックの分配を設定することができる。次に、各接続
態様について説明する。 １：外部クロック信号の態様 外部からの相補クロック信号ＺＣＬＫおよびＣＬＫ両者
を用いる場合、選択回路２０２ａａは、パッド２０１ｂ
に与えられたクロック信号ＺＣＬＫを選択し、選択回路
２０２ａｂおよび２０２ａｃは、ともにこの選択回路２
０２ａａの出力信号、すなわち補の外部クロック信号Ｚ
ＣＬＫを選択する。パッド２０１ｃに与えられるクロッ
ク信号ＣＬＫは、クロック入力バッファ２０４ａおよび
２０４ｂに与えられる。したがってこの接続態様におい
ては、クロック信号ＣＬＫおよびＺＣＬＫの交差部に同
期して変化する互いに相補なクロック信号が差動増幅回
路２０４ａおよび２０４ｂから出力される。

【０１９６】一方、選択回路２０２ａａがパッド２０１
ａに与えられる基準電圧Ｖｒｅｆを選択する場合、選択
回路２０２ａｂおよび２０２ａｃも、基準電圧Ｖｒｅｆ
を選択する。この場合においては、クロック信号ＣＬＫ
と基準電圧Ｖｒｅｆとの比較に基づいて互いに相補な内
部クロック信号が生成される。したがって、これらの選
択回路２０２ａａ〜２０２ａｃの接続態様により、単一
クロック信号ＣＬＫを用いるシステムおよび相補クロッ
ク信号ＣＬＫおよびＺＣＬＫを用いるシステムの両者に
対処することができる。

【０１９７】なお、選択回路２０２ａびーおよび２０２
ａｃは、基準電圧Ｖｒｅｆおよび補のブロック信号ＺＣ
ＬＫを確実に選択するために設けられており、これら選
択回路２０２ａｂおよび２０２ａｃが設けられなくても
よい。 ２：低速動作 図２８に各セレクタおよびマルチプレクサの接続経路を
示すように、この半導体記憶装置は、初期状態（デフォ
ルト）状態において、低速動作モードに指定される。こ
の状態においては、マルチプレクサ２１０ａは、クロッ
ク入力バッファ２０４ｂの出力信号を選択してクロック
ドライバ２１２へ与える。マルチプレクサ２１０ｂは、
同期化回路（Ｄ／ＰＬＬ）２０６ａの出力信号を選択す
る。セレクタ２１０ｃは、クロックドライバ２１２の出
力クロック信号を選択する。セレクタ２０２ｃは、同期
化回路（ＳＭＤ）２０８ｂの出力信号を選択して出力用
クロック分配回路２１６へ与える。セレクタ２０２ｄ
は、データ入出力ストローブ信号入力パッド部２１３に
含まれる入力バッファ２１３ａの出力信号を選択する。

【０１９８】セレクタ２０２ｄが、入力バッファ２１３
ａの出力信号を選択する場合に、外部からのデータ入出
力ストローブ信号ＤＱＳに従って、ＤＱパッド部３ａに
含まれる入力バッファ３ａａが、データ入力動作を実行
する。この状態は、ＤＱパッド部が、データ入力および
データ出力両者を行なう場合の構成に対応する。ＤＱパ
ッド部として、データ入力を行なうパッド部およびデー
タ出力を行なうパッド部が別々に設けられる場合には、
このセレクタ２０２ｄは、セレクタ２１０ｃからの内部
クロック信号を選択する。ＤＱ共通のデータ入出力パッ
ド部の構成において、外部からの書込信号を正確にラッ
チするためにセレクタ２０２ｄの接続経路が設定される
（データ入力およびデータ出力の衝突が生じないように
するため）。

【０１９９】この図２８に示す接続経路の場合、クロッ
クドライバ２１２からのクロック信号がセレクタ２１０
ｃにより選択されて周辺パッド部４ａへ遅延ツリー２１
７ａを介して与えられる。入力用クロック発生回路２０
６の生成するクロック信号は用いられない。すなわちＤ
ＬＬは非活性状態とされる。この半導体記憶装置に与え
られるクロック信号ＣＬＫが比較的低周波であり、動作
マージンが十分存在する場合、入力バッファにおいて、
クロックスキューに起因する入力信号のタイミングのず
れが生じても、内部回路は、十分余裕を持って、安定に
動作することができる。したがってこの状態において、
特に入力バッファの同期動作を正確に行なうための同期
化回路（ＤＬＬ）を動作させる必要はない。一方、デー
タ出力に対しては、同期化回路（ＳＭＤ）２０８ｂから
のクロック信号がセレクタ２０２ｃにより選択されて出
力バッファ３ａｃおよび２１３ｂへ与えられている。外
部のコントローラまたはプロセッサは、正確なタイミン
グで、データのサンプリングを行なうことができる。 ３：低速モード２ 図２９は、低速モード時の他のクロック選択態様を示す
図である。図２９においては、出力用クロック発生回路
２０８に対して設けられたセレクタ２０２ｃが、ＯＲ回
路２０８ａｃの出力信号を選択する。他のクロック選択
態様は、図２８に示す構成と同じである。この図２９に
示すクロック選択態様の場合、外部からのアドレス信号
Ａｄｄおよびコマンド信号ＣＭＤの入力は、クロックド
ライバ２１２からのクロック信号に従って行なわれる。
また、セレクタ２０２ｃは、ワンショットパルス発生回
路２０８ａの出力信号を選択しており、データ出力バッ
ファ３ａｃのデータ出力は、クロック入力バッファ２０
４ａおよび２０４ｂからのクロック信号に同期して行な
われる。また、データ入出力ストローブ信号ＤＱＳは、
クロック入力バッファ２０４ａおよび２０４ｂからの出
力信号に従って生成される。

【０２００】半導体記憶装置が低速動作しており、クロ
ック信号ＣＬＫの周波数が低い場合、データ出力に対す
る動作マージンが十分に存在する。また、半導体記憶装
置がデータを出力してから、外部のコントロールユニッ
トまたはプロセッサがデータを取込むまでの時間に、比
較的マージンが存在する。したがってこの場合において
は、出力用の同期化回路（ＳＭＤ）２０８ｂは動作させ
ず、内部クロック信号、すなわち外部クロック信号を用
いてデータ出力タイミングを規定する。したがって、ク
ロックのスキューがほとんど問題が生じることがない低
速動作時においては、外部クロック信号に従ってデータ
の入出力および外部信号の入力が行なわれる。 ４：高速モード 図３０は、高速モード時におけるクロック選択態様を示
す図である。図３０に示すように、入力用クロック発生
回路２０６からのクロック信号が、マルチプレクサ２１
０ｂおよびセレクタ２１０ｃにより選択され、周辺パッ
ド群４ａの入力バッファ４ａａおよび４ａｂの動作タイ
ミングが決定される。また、データ入出力構成がＤＱ分
離の場合、セレクタ２０２ｄが、セレクタ２１０ｃによ
り選択された入力用クロック発生回路２０６からのクロ
ック信号を選択するように設定される。

【０２０１】入力用クロック発生回路において、同期化
回路（ＤＬＬ）が動作し、外部クロック信号に同期した
クロック信号を生成する。したがって、入力バッファに
おけるクロックスキューが生じず、正確なタイミングで
外部信号の取込を行なうことができる。すなわち、クロ
ック信号ＣＬＫの周波数が高く、スキューの影響が大き
い場合には、この同期化回路（ＤＬＬ）２０６ａからの
内部クロック信号を用いて外部信号の入力を行なう。

【０２０２】また、データ出力に対しては出力用同期化
回路（ＳＭＤ）２０８ｂの生成するクロック信号がセレ
クタ２０２ｃにより選択され、出力用クロック分配回路
２１６を介して入出力パッド部２１３およびＤＱパッド
群３ａへ与えられる。したがって、これらの出力バッフ
ァを同じタイミングで動作させることができ、スキュー
の影響を受けることなく高速でデータを出力することが
できる。

【０２０３】また、外部のコントローラまたはプロセッ
サが、外部クロック信号と同じタイミングでデータを取
込む場合、この出力用同期化回路（ＳＭＤ）２０８ｂの
出力するクロック信号を利用することにより、外部クロ
ック信号よりもたとえば数ｎｓ（ナノ秒）前に、データ
出力動作を開始させることができ、外部のコントロール
ユニットまたはプロセッサは、高速動作時においても、
正確なタイミングでデータの取込を行なうことができ
る。 ５：テストモード時 図３１は、テスト動作モード時におけるクロック選択態
様を示す図である。図３１に示すように、テスト動作モ
ード時において、マルチプレクサ２１０ａが選択信号Ｓ
Ｌａに従って、同期化回路（Ｄ／ＰＬＬ）の出力信号を
選択してクロックドライバ２１２へ与え、一方、マルチ
プレクサ２１０ｂが分周回路２０６ｂの出力信号を選択
信号ＳＬｂに従って選択する。セレクタ２１０ｃが、高
速モード時と同様、選択信号ＳＬｃに従って、このマル
チプレクサ２１０ｂの出力信号を選択し、入力用クロッ
ク分配回路２１７へ与える。一方、セレクタ２０２ｃ
は、同期化回路（ＳＭＤ）２０８ｂの出力信号を選択し
て、出力用クロック分配回路２１６へ与える。

【０２０４】このテスト動作モード時において、同期化
回路（Ｄ／ＰＬＬ）は、分周回路のｎ倍の周波数の信号
を生成して、マルチプレクサ２１０ａを介してクロック
ドライバ２１２へ与える。一方、データの入出力および
外部信号の取込は、分周回路２０６ｂからのクロック信
号に従って行なわれる。したがって、データの入出力お
よび外部信号の入力は、外部のクロック信号ＣＬＫに従
って行なわれ、一方、内部回路は、クロックドライバ２
１２によりこの外部クロック信号ＣＬＫのｎ倍の周波数
で動作する。

【０２０５】なお、セレクタ２０２ｃは、選択信号に従
って、このテストモード時に、ＯＲ回路２０８ａｃの出
力信号を選択するように構成されてもよい。

【０２０６】以上のように、この発明の実施の形態６に
従えば、この半導体記憶装置が用いられる動作環境に応
じてクロック選択態様を適当に設定するように構成した
ため、１つのチップで複数の動作環境に応じた半導体記
憶装置を実現することができる。

【０２０７】［他の適用例］上述の実施例において、半
導体記憶装置が、半導体回路装置の一例として説明され
ている。しかしながら、外部からのクロック信号に同期
して内部クロック信号を生成し、この内部クロック信号
に同期して同じタイミングで動作する内部回路が含まれ
る構成であれば、本発明は適用可能である。特に入出力
バッファへ、クロックスキューの生じないクロック信号
を与えることにより、クロック信号に同期して信号の入
出力を行なう同期型集積回路装置を実現することができ
る。

【０２０８】

【発明の効果】以上のように、この発明に従えば、クロ
ック信号をツリー状の対称型に配置されるクロック伝搬
経路を介して伝達するように構成しているため、内部回
路が、すべて同じタイミングの位相差のないクロック信
号を受けることができ、クロックスキューの影響を受け
ることなく安定に動作する半導体回路装置を実現するこ
とができる。

【０２０９】また、折返し点を基準として往路および復
路を有するループ状にクロック伝送路を形成し、この折
返し点を基準として、対応のノードのクロック信号に基
づいて、内部クロック信号を生成しているため、クロッ
クスキューのないクロック信号を内部回路へ伝達するこ
とができる。

【０２１０】すなわち、請求項１に係る発明に従えば、
クロック発生回路の最近接ノードと最も遠方ノードの中
央点に対応するノードを出発ノードとして、各々が互い
に反対方向に延在するクロック伝送路を接続する複数の
ノードをツリー状に配設しかつこれらのノード各々にお
いては、接続する伝送路の信号伝搬遅延を等しくしてい
るため、内部回路に伝達されるクロック信号の信号伝搬
遅延がすべて同じとなり、内部回路を同じタイミングで
動作させることができる。

【０２１１】請求項２に係る発明に従えば、ツリーのノ
ードに接続する伝送路それぞれが、末端にいくにつれて
伝搬遅延は実質的に１／２ずつ低減するように構成して
いるため、簡易なレイアウトで、クロック信号伝搬経路
の錯綜を伴うことなく、効率的に多くの内部回路へクロ
ック信号を伝達することができる。

【０２１２】請求項３に係る発明に従えば、外部クロッ
ク信号に従って内部クロック信号をクロック発生回路が
発生しており、外部クロック信号と位相同期したクロッ
ク信号に従って内部回路を動作させることができ、外部
クロック信号に同期して内部回路を正確なタイミングで
動作させることができる。

【０２１３】請求項４に係る発明に従えば、ツリー状の
ノードのうちの最近接ノードに最も近い特定のノードの
クロック信号をクロック発生回路へフィードバックする
ように構成しているため、このクロック発生回路は、各
内部回路へ与えられるクロック信号と与えられたクロッ
ク信号の位相を同期するように動作しており、正確な位
相調整を行なうことができる。

【０２１４】請求項５に係る発明に従えば、外部からの
クロック信号をバッファ処理するクロックバッファと同
一構成のレプリカバッファを特定のノードに設けてクロ
ック信号クロック発生回路へフィードバックするように
構成しているため、正確に、このクロック入力バッファ
の信号伝搬遅延の影響を受けることなく外部クロック信
号と位相同期したクロック信号を各内部回路へ与えるこ
とができる。

【０２１５】請求項６に係る発明に従えば、クロック発
生回路へは、クロック入力手段と同じ信号伝搬特性を有
するレプリカ手段を介して、特定のノードからの信号を
クロック発生回路へ伝達しているため、クロック発生回
路は、この内部回路へ与えられるクロック信号と外部か
らのクロック信号の位相が揃うようにクロック信号を発
生し、正確に、内部回路へ与えられるクロック信号を外
部クロック信号に位相同期させることができる。

【０２１６】請求項７に係る発明に従えば、クロック発
生回路からのクロック信号を最近接点と最も遠方点の中
央点を出発モードとしてツリー状にかつ対称に複数のノ
ードを配置し、各ノードに互いに反対方向に延在する信
号伝搬遅延の同じクロック伝送路を設けているため、各
ツリーの末端において、クロック伝搬遅延はすべて同じ
となり、正確にクロックスキューのないクロック信号を
生成することができる。また、ツリーの末端に近づくに
つれて、クロック伝送路信号伝搬遅延を順次小さくして
いるため、クロック伝送路の配線の錯綜を伴うことなく
容易にツリー状にクロック伝送路の分割路を形成するこ
とができ、また正確なクロックタイミング調整も行なう
ことができる。

【０２１７】請求項８に係る発明に従えば、折返しノー
ドに関して、往路および復路を有するループ状のクロッ
ク伝送路を形成し、この折返しノードを基準として対応
する往路および復路上のノードのクロック信号に従って
内部クロック信号を生成し、かつこの往路上の中央ノー
ドの信号をフィードバック経路を介してクロック発生回
路へフィードバックしているため、このフィードバック
経路の遅延時間が、折返しノードに到達するクロック信
号の信号伝搬遅延と同じとなり、クロック信号と折返し
ノードの位相を同期させて、内部クロック信号を生成す
ることができ、また各内部回路に対し、この外部クロッ
ク信号に同期した信号を与えることができる。

【０２１８】請求項９に係る発明に従えば、外部クロッ
ク信号を受ける入力バッファと同一の信号伝搬遅延を有
するレプリカバッファをフィードバック経路に設けてい
るため、正確に、外部クロック信号に位相同期したクロ
ック信号を折返しノードに生成することができる。

【０２１９】請求項１０に係る発明に従えば、クロック
入力手段と同じ信号伝搬遅延を有するレプリカ手段をフ
ィードバック経路に設けているため、このクロック入力
パッドからクロック発生回路までの信号伝搬遅延と同じ
伝搬遅延を、フィードバック経路に形成することがで
き、正確なタイミングで、外部クロック信号に位相同期
した信号を、折返しノードに生成することができる。

【０２２０】請求項１１に係る発明に従えば、この折返
しノードが、ループ状クロック伝送路の全体の伝搬遅延
時間の実質的に１／２の遅延点を与えるノードであり、
対称的な往路および復路を形成して、容易に、ループ状
クロック伝送路上のクロック信号に基づいて、内部クロ
ック信号を生成することができる。

【０２２１】請求項１２に係る発明に従えば、折返しノ
ードを、このクロック発生回路から最も遠いクロック伝
達ノードに設けているため、クロック遅延量が最も大き
くなるノードを中心として、各内部回路へ与えられるク
ロック信号の位相を調整することができ、容易に最適な
クロック基準ノードを得ることができる。

【０２２２】請求項１３に係る発明に従えば、折返しノ
ードに関して互いに対称な位置にある往路および復路上
のノードを用いて、第２の内部クロック信号を生成して
いるため、容易に、各ノードにおいて、位相の揃ったク
ロック信号を生成することができる。

【０２２３】請求項１４に係る発明に従えば、折返しノ
ードを基準として、往路および復路上の互いに対称な位
置にあるノードのクロック信号の中心位相のクロック信
号を生成しているため、容易に、折返しノード上のクロ
ック信号と位相の揃ったクロック信号を生成することが
でき、各内部回路を同じタイミングで動作させることが
できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示す半導体記憶装置の要部の構成をよ
り詳細に示す図である。

【図３】 図２に示す半導体記憶装置の各バンクの周辺
回路部の構成を概略的に示す図である。

【図４】 図２に示す半導体記憶装置のＤＱパッド部の
構成を概略的に示す図である。

【図５】 図２に示す信号入力パッド部の構成を概略的
に示す図である。

【図６】 （Ａ）は、この発明の実施の形態１に従うク
ロック伝達系の構成を概略的に示し、（Ｂ）は、（Ａ）
に示すクロック分配回路の構成を概略的に示す図であ
る。

【図７】 （Ａ）は、図６（Ａ）に示すクロック分配回
路の周辺パッド群に対する構成を概略的に示し、（Ｂ）
は、図６（Ａ）のクロック分配回路のＤＱパッド群に対
する構成を概略的に示す図である。

【図８】 図７（Ａ）に示すクロック発生部の外部クロ
ック信号と内部クロック信号の位相関係を示す図であ
る。

【図９】 （Ａ）は、入力バッファに対するクロック発
生部の構成を示し、（Ｂ）は、図６（Ａ）に示す周辺パ
ッド群に含まれる入力パッド部の構成を示し、（Ｃ）
は、図９（Ｂ）に示す入力パッド部の動作を示す信号波
形図である。

【図１０】 （Ａ）は、周辺パッド群に含まれる入力パ
ッド部から中央部に設けられた主制御ラッチ回路に対す
る信号伝搬回路を概略的に示し、（Ｂ）は、図１０
（Ａ）に示す回路部の動作を示す信号波形図である。

【図１１】 （Ａ）は、この発明の実施の形態２に従う
半導体記憶装置の要部の構成を示し、（Ｂ）は、（Ａ）
に示すクロック発生回路の構成を具体的に示す図であ
る。

【図１２】 図１１（Ａ）に示すクロック伝送路の具体
的配置を示す図である。

【図１３】 図１２における各ノードのクロック信号の
波形を示す図である。

【図１４】 （Ａ）は、図１１（Ａ）に示すクロック再
生回路の構成を概略的に示し、（Ｂ）は、（Ａ）に示す
遅延段の構成の一例を示し、（Ｃ）は、（Ａ）に示すハ
ーフ遅延段の構成を示す図である。

【図１５】 （Ａ）は、図１４（Ａ）に示すタップ遅延
チェーンの構成を概略的に示し、（Ｂ）は、（Ａ）に示
す位相検出回路の構成の一例を示す図であり、（Ｃ）お
よび（Ｄ）は、（Ｂ）に示す位相検出回路の動作を示す
タイミング図である。

【図１６】 図１４（Ａ）に示すクロック再生回路の動
作を説明するための信号波形図である。

【図１７】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１８】 図１７に示すクロック伝達系の動作を示す
信号波形図である。

【図１９】 図１７に示す出力系クロック分配回路の構
成を概略的に示す図である。

【図２０】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図２１】 図２０に示すデータ入出力ストローブ信号
の機能を説明するための信号波形図である。

【図２２】 図２０に示すクロック分配回路の構成を概
略的に示す図である。

【図２３】 （Ａ）は、図２０に示すクロック発生回路
の具体的構成を示す図であり、（Ｂ）は、その動作波形
を示す図である。

【図２４】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を具体的に示す図である。

【図２５】 図２０に示すクロック発生回路の通常モー
ド時のクロック選択態様を示す図である。

【図２６】 （Ａ）は、図２０により示すクロック発生
回路のテストモード時におけるクロック選択態様を示す
図であり、（Ｂ）は、（Ａ）に示す遅延段の接続を示す
図である。

【図２７】 この発明の実施の形態６に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図２８】 図２７に示す構成を具体的に示す図であ
る。

【図２９】 図２８に示すクロック発生回路の第２のク
ロック選択態様を示す図である。

【図３０】 図２８に示すクロック発生回路の高速モー
ド時のクロック選択態様を示す図である。

【図３１】 図２７に示すクロック発生回路のテストモ
ード時のクロック選択態様を示す図である。

【図３２】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。

【図３３】 従来の同期型半導体記憶装置の動作を示す
タイミング図である。

【図３４】 （Ａ）は、従来の内部クロック発生回路の
構成を示し、（Ｂ）は、（Ａ）に示すクロック発生回路
の動作を示すタイミング図である。

【図３５】 （Ａ）は、従来の半導体回路装置の他の構
成を示し、（Ｂ）は、（Ａ）に示す回路の問題点を説明
するための図である。

【図３６】 （Ａ）は、従来の半導体回路装置の出力部
の構成を概略的に示し、（Ｂ）は、（Ａ）に示す回路の
動作タイミングを示す図である。

【図３７】 従来の半導体回路装置の他の構成を概略的
に示す図である。

【図３８】 従来の半導体回路装置のさらに他のクロッ
ク発生装置の構成を概略的に示す図である。

【符号の説明】

１ 半導体回路装置（半導体記憶装置）、２ａ〜２ｐ
メモリマット、３ａ，３ｂ ＤＱパッド群、４ａ，４ｂ
周辺パッド群、６ クロック入力パッド部、７ 同期
化回路（ＤＬＬ）、３ａａ〜３ａｎ ＤＱパッド部、４
ａｄａ，４ａｄｂ，４ａｃａ 信号入力パッド部、１４
ａ，１４ｂ データバス、１６ａ，１６ｂ アドレスバ
ス、２３ ＤＱパッド部、２３ａ ＤＱパッド、２３ｂ
入力バッファ、２３ｃ 出力バッファ、２５ 入力パ
ッド部、２５ａ パッド、２５ｂ入力バッファ、３６
クロック分配回路、３３ フィードバック経路、３４最
近接ノード、３１ａ〜３１ｎ，３２ａ〜３２ｐ 内部ク
ロック出力ノード、Ｌ♯０，Ｌ♯１ａ，Ｌ♯１ｂ、Ｌ♯
２ａ〜Ｌ♯２ｄ，Ｌ♯ｆａ〜Ｌ♯ｆｈ ブロック伝送
路、３６−０，３６−１１，３６−１２，３６−ｆ１〜
３６−ｆｔ ノード、６ａ クロック入力パッド、６ｂ
クロック入力バッファ、４０ 遅延回路、３９ 最近
接ノード、４２ レプリカバッファ、４３ 遅延回路、
４５ａ〜４５ｌ 入力パッド、３６ａ〜３６ｐ クロッ
クドライバ、２３−０〜２３−１５ＤＱパッド部、４６
ａ〜４６ｏ クロックドライバ、ＦＰ 往路、ＢＰ 復
路、ＮＦＦ 折返しノード、ＮＦＧ 最近接ノード（ク
ロック発生ノード）、ＮＦａ〜ＮＦｗ，ＮＢａ〜ＮＢｗ
ノード、５１ａ〜５１ｎ，５３ｐ〜５３ｗ パッド
部、５２ａ〜５２ｗ クロック再生回路、５０ クロッ
ク発生回路、５０ａレプリカバッファ、５０ｂ 遅延回
路、ＤＬＳＴ 遅延チェーン、ＤＬ 遅延段、ＴＰＳＴ
タップチェーン、ＴＳ タップステージ、ＨＤＬＳＴ
ハーフ遅延チェーン、ＨＤＬ ハーフ遅延、ＰＨ，Ｐ
Ｈａ〜ＰＨｃ 位相検出回路、Ｇａ〜Ｇｃ ゲート回
路、７０ 同期化回路（ＳＭＤ）、７５ 出力用クロッ
ク分配回路、７６ｃ 中央ノード、７６ａ 最近接ノー
ド、７６ｂ 最遠方ノード、７７ｂ〜７７ｅ クロック
ドライバ、８０ データ入出力ストローブ信号入出力パ
ッド部、８２ クロック発生回路、８１ 入力用クロッ
ク分配回路、８４ 出力用クロック分配回路、８９ ノ
ード、８４ａ ツリー状ノード対称分布遅延回路、９０
遅延回路、ｄｌ１〜ｄｌｎ 遅延素子、ｄｒ０〜ｄｒ
ｎ クロックドライバ、８２ｃ，８２ｄ クロック入力
バッファ、８２ａ，８２ｂ クロック入力パッド、８２
ｅ，８２ｆ 遅延回路、８２ｇ，８２ｈ ワンショット
パルス発生回路、８２ｉ ＯＲ回路、８２ｊ 同期化回
路（ＳＭＤ）、８２ｋ レプリカバッファ、９５ クロ
ック分配回路、１００ クロック発生回路、１０１ａ，
１０１ｂ クロック入力パッド、１０２ａ，１０２ｂ
クロック入力バッファ、１０３レプリカバッファ、１０
４ 可変遅延回路、１０５ 位相差検出回路、１０６遅
延段、１０７ 遅延制御回路、１０８ 分周回路、１０
９，１１０，１１２，１１３，１１４ マルチプレク
サ、１１１，１１５ クロックドライバ、２０１ａ 基
準電圧入力パッド、２０１ｂ，２０１ｃ クロック入力
パッド、２０４クロック入力バッファ、２０６ 入力用
クロック発生回路、２０６ａ 同期化回路（Ｄ／ＰＬ
Ｌ）、２０６ｂ 分周回路、２０８ 出力用クロック発
生回路、２０８ａ ワンショットパルス発生回路、２０
８ｂ 同期化回路（ＳＭＤ）、２０２ａ，２０２ｃ，２
０２ｄ セレクタ、２１０ａ，２１０ｂ，２１０ｃ マ
ルチプレクサ、２１５ データ入力クロック分配回路、
２１６ 出力用分配回路、２１７ 周辺用クロック分配
回路。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 クロック信号を発生するためのクロック
   発生回路、および与えられたクロック信号に従って動作
   する複数の内部回路を備え、前記複数の内部回路は、前
   記クロック発生回路に物理的に最も近接する最小遅延の
   第１のノードと前記クロック発生回路から物理的に最も
   遠く離れた最大遅延の第２のノードとの間の領域に配置
   され、 前記第１のノードと前記第２のノードの中央点に対応す
   るノードを出発ノードとしてツリー状に配置されかつ各
   ノードが互いに反対方向に延在するクロック伝送路に接
   続される複数のノードと、各ノードに対応して配置さ
   れ、与えられたクロック信号を対応のクロック伝送路に
   伝達するクロックドライバとを有し、前記クロック発生
   回路からのクロック信号を前記複数の内部回路へ伝達す
   るためのクロック分配回路を備える、半導体回路装置。
2. 【請求項２】 前記ツリーの各ノードの互いに反対方向
   に延在するクロック伝送路は、互いに実質的に同じクロ
   ック伝搬遅延を有しかつ各クロック伝送路は、ノードが
   前記ツリーの末端に進むにつれて伝搬遅延が実質的に半
   分ずつ低減される、請求項１記載の半導体回路装置。
3. 【請求項３】 前記クロック発生回路は、外部から与え
   られる外部クロック信号に対応する内部クロック信号を
   前記クロック信号として発生する手段を含む、請求項１
   または２記載の半導体回路装置。
4. 【請求項４】 前記ツリーの末端の複数のノードのうち
   の前記第１のノードに最も近接する特定のノードのクロ
   ック信号を前記クロック発生回路へ伝達するフィードバ
   ック回路をさらに備え、 前記クロック発生回路は、前記フィードバック回路から
   与えられるクロック信号と前記クロック発生回路へ与え
   られる前記外部クロック信号とが位相同期するように前
   記内部クロック信号の位相を調節する手段を含む、請求
   項３記載の半導体回路装置。
5. 【請求項５】 前記外部クロック信号を受けかつバッフ
   ァ処理して前記クロック発生回路へ与えるクロック入力
   バッファをさらに備え、 前記フィードバック回路は、前記クロック入力バッファ
   と同じ構成を有しかつ前記特定のノードから与えられる
   クロック信号を受けてバッファ処理して前記クロック発
   生回路へ与えるレプリカバッファを備える、請求項４記
   載の半導体回路装置。
6. 【請求項６】 前記外部クロック信号を受けて前記クロ
   ック発生回路へ伝達するクロック入力手段をさらに備
   え、 前記フィードバック回路は、前記クロック入力手段と実
   質的に同じ信号伝達特性を有し、かつ前記特定のノード
   からのクロック信号を受けて前記クロック発生回路へ与
   える手段を含む、請求項４記載の半導体回路装置。
7. 【請求項７】 クロック信号を発生するためのクロック
   発生回路、および前記クロック信号を前記クロック発生
   回路に物理的に最も近接する最近接点から物理的に最も
   離れた最遠点を有する領域にわたって伝達するためのク
   ロック分配回路を備え、前記クロック分配回路は、前記
   最近接点と前記最遠点との間の中点を出発ノードとして
   ツリー状に配設される複数のノードを有し、各前記ノー
   ドには、与えられた信号を少なくともバッファ処理する
   ドライバと、互いに反対方向に延在しかつ配線長が実質
   的に同じでありかつ前記ドライバからの信号を受ける信
   号伝送路とが接続され、かつ前記信号伝送路の信号伝搬
   遅延が、ツリーの末端に近づくにつれて単調に減少され
   る、半導体回路装置。
8. 【請求項８】 外部から与えられる外部クロック信号に
   同期した内部クロック信号を往路および復路を有するル
   ープ状のクロック伝送路へ伝達するためのクロック発生
   回路を備え、前記ループ状クロック伝送路は、折返し点
   で前記往路および復路に区分され、 前記ループ状クロック伝送路の往路の中央点に結合さ
   れ、前記往路上を伝達される内部クロック信号を前記ク
   ロック発生回路へフィードバックするためのフィードバ
   ック経路をさらに備え、前記フィードバック経路の信号
   伝搬遅延は、前記往路の中央点から前記折返し点までの
   信号伝搬遅延に実質的に等しく、 前記クロック発生回路は、前記フィードバック経路を介
   して伝達される内部クロック信号と前記外部クロック信
   号との位相が等しくなるように前記内部クロック信号の
   位相を調整する手段を含む、半導体回路装置。
9. 【請求項９】 前記外部クロック信号を受けて前記クロ
   ック発生回路へ与えるクロック入力バッファと、 前記クロック入力バッファと同じ構成を有し、かつ前記
   フィードバック経路に設けられて、前記フィードバック
   経路を介して伝達された内部クロック信号を受けて前記
   クロック発生回路へ与えるレプリカバッファをさらに備
   える、請求項８記載の半導体回路装置。
10. 【請求項１０】 前記外部クロック信号を受けて前記ク
    ロック発生回路へ伝達するクロック入力手段と、 前記フィードバック経路に設けられ、前記クロック入力
    手段と実質的に同じ信号伝達特性を有し、前記フィード
    バック経路を介して与えられた信号を前記クロック発生
    回路へ与えるためのレプリカ手段をさらに備える、請求
    項８記載の半導体回路装置。
11. 【請求項１１】 前記折返し点は、前記ループ状クロッ
    ク伝送路の全体の伝搬遅延の実質的に半分の伝搬遅延を
    与える点である、請求項８記載の半導体回路装置。
12. 【請求項１２】 前記ループ状クロック伝送路は、複数
    の内部回路へクロック信号を伝達し、前記折返し点は、
    前記複数の内部回路のうち、前記クロック発生回路から
    物理的に最も遠く離れた内部回路に対応して設けられ
    る、請求項８から１１のいずれかに記載の半導体回路装
    置。
13. 【請求項１３】 前記折返し点に関して互いに対称な位
    置に設けられる往路上のノードと復路上のノードの内部
    クロック信号を合成して第２の内部クロック信号を発生
    する手段をさらに備える、請求項８記載の半導体回路装
    置。
14. 【請求項１４】 前記複数の内部回路に対応して前記往
    路上に設けられる複数の第１のノード、 前記折返し点に関して前記複数の第１のノード各々と対
    称な位置に配置される複数の第２のノード、 前記往路および復路の互いに対称な位置に配置された第
    １および第２のノードの対に対応して設けられ、対応の
    第１および第２のノードの内部クロック信号の中間の位
    相を有する第２の内部クロック信号を生成して対応の内
    部回路へ与える複数のクロック再生回路をさらに備え
    る、請求項１２記載の半導体回路装置。