JP3913553B2 - レイテンシ制御回路及び制御方法並びにこれを備える同期式半導体メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は同期式半導体メモリ装置に係り、特に同期式半導体メモリ装置のレイテンシ制御回路及びレイテンシ制御方法に関する。
【０００２】
【従来の技術】
近来、高速動作を実現するために同期式半導体メモリ装置が開発され、同期式半導体メモリ装置では命令が外部から印加される外部クロック、すなわちシステムクロックに同期して入力され、出力データがシステムクロックのエッジに同期して出力される。同期式半導体メモリ装置の内部では、内部クロック発生器から生じる内部クロックに同期してメモリセルアレイのデータが読出され、読出されたデータは遅延同期ループ回路から生じる出力制御クロックを利用して出力される。
【０００３】
より詳細に説明すれば、内部クロック発生器がシステムクロックに応答して内部クロックを生じ、遅延同期ループ回路がシステムクロックに応答して出力制御クロックを生じる。次に、レイテンシ制御回路が出力制御クロックに応答して出力データの発生時点を決定するレイテンシ制御信号を生じる。出力バッファは、レイテンシ制御信号を所定時間遅延させた出力制御信号に応答し、メモリセルアレイから読出されたデータを外部に出力する。
【０００４】
従って、同期式半導体メモリ装置では内部クロックに同期した読出しデータと出力制御クロック間のタイミングが正確に制御されてこそレイテンシが正確に制御されうる。ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）レイテンシは、同期式半導体メモリ装置の外部から読出し命令が印加されるシステムクロックサイクルから有効データが同期式半導体メモリ装置の外部に出力されるシステムクロックサイクルまでのクロックサイクルの数を意味する。
【０００５】
図１は従来の同期式半導体メモリ装置のレイテンシ制御回路を示す回路図であり、図２は図１に示された従来の同期式半導体メモリ装置のレイテンシ制御方法を示すタイミング図である。ここでは、ＣＡＳレイテンシが５であり、ＢＬ（ＢｕｒｓｔＬｅｎｇｔｈ）が４である場合が示される。
【０００６】
図１を参照すれば、従来のレイテンシ制御回路は読出し情報信号ＣＯＳＲを生じる部分１１及び読出し情報信号ＣＯＳＲを遅延させてレイテンシ制御信号ＬＡＴＥＮＣＹを生じる部分１３を備える。
【０００７】
部分１１は同期式半導体メモリ装置の内部クロック発生器から生じる内部クロックＰＣＬＫにより制御され、従って読出し情報信号ＣＯＳＲも内部クロックＰＣＬＫにより制御されて生じる。読出し情報信号ＣＯＳＲは同期式半導体メモリ装置の外部から読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力されればイネーブルされ、内部バースト終了信号Ｉｎｔ−Ｂｕｒｓｔ−Ｅｎｄがイネーブルされるか、同期式半導体メモリ装置の外部からバースト中止命令Ｅｘｔ−Ｂｕｒｓｔ−Ｓｔｏｐ ＣＭＤ及び読出しインタラプトプリチャージ命令Ｅｘｔ−ＲＩＰ ＣＭＤのうちいずれか一つが入力されればディセーブルされる。
【０００８】
部分１３は、同期式半導体メモリ装置の遅延同期ループ回路から生じる出力制御クロックＣＬＫＤＱにより制御される。部分１３は、有効データが同期式半導体メモリ装置の外部に出力される時点を調節するために、ＣＡＳレイテンシが５である場合、読出し情報信号ＣＯＳＲをサンプリングして出力制御クロックＣＬＫＤＱに４回クロッキングを行う。すなわち、ＣＡＳレイテンシが５である場合、部分１３は読出し情報信号ＣＯＳＲを出力制御クロックＣＬＫＤＱの４クロックサイクルだけ遅延させる。
【０００９】
ところで、図２のタイミング図に示されるように、上昇エッジを基準として内部クロックＰＣＬＫは同期式半導体メモリ装置の外部から印加されるシステムクロックＣＬＫに対して所定の位相差だけ遅れ、出力制御クロックＣＬＫＤＱはシステムクロックＣＬＫに対して所定の位相差だけ先んじる。すなわち、内部クロックＰＣＬＫの上昇エッジはシステムクロックＣＬＫの上昇エッジに対して所定時間（ｔ１）後に生じ、出力制御クロックＣＬＫＤＱの上昇エッジはシステムクロックＣＬＫの上昇エッジに対して所定時間ｔ２前に生じる。
【００１０】
一方、図２のタイミング図には示されていないが、システムクロックＣＬＫの所定サイクルに読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力されれば、読出し情報信号ＣＯＳＲは部分１１の内部パスの遅延により読出し命令Ｅｘｔ−ＲｅａｄＣＭＤが入力された時点から所定の遅延時間後に論理「ハイ」にイネーブルされる。また、図２のタイミング図に示されたように、読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力された後で、例えばシステムクロックＣＬＫの３サイクル後（Ｔ時点の近く）に読出しインタラプトプリチャージ命令Ｅｘｔ−ＲＩＰが入力されれば、読出し情報信号ＣＯＳＲは部分１１の内部パスの遅延によりＴ時点から所定の遅延時間ｔ３後に論理「ロー」にディセーブルされる。次に、読出し情報信号ＣＯＳＲは出力制御クロックＣＬＫＤＱの上昇エッジを利用して部分１３でサンプリングされる。
【００１１】
【発明が解決しようとする課題】
ところで、前述の従来のレイテンシ制御回路では、ｔ３とｔ２との和がシステムクロックＣＬＫの周期ｔＣＣを超える場合には、部分１３により読出し情報信号ＣＯＳＲが正確にサンプリングされず、それによりレイテンシが正確に制御されえず、有効出力データＤＯＵＴが所望の時点より１クロックサイクル遅く出力される。結局、従来のレイテンシ制御回路ではシステムクロックＣＬＫの周期ｔＣＣがｔ３とｔ２との和より大きくなければならない。
【００１２】
例えば、ｔ３が３ｎｓ（ｎａｎｏ ｓｅｃｏｎｄ）であってｔ２が３ｎｓならば、ｔＣＣは６ｎｓより大でなければならない。従って、同期式半導体メモリ装置内部の読出し動作と関連する他の部分が６ｎｓ以下で動作が可能であっても、レイテンシ制御回路の限界により周期ｔＣＣが６ｎｓ以下のシステムクロックＣＬＫでは同期式半導体メモリ装置が正常に動作できない。すなわち、従来のレイテンシ制御回路を備える同期式ＤＲＡＭはレイテンシ制御回路の限界により所定の周波数以上の高周波クロックでは動作できない短所がある。
【００１３】
本発明は上記の点に鑑みなされたもので、高周波動作を可能にする同期式半導体メモリ装置のレイテンシ制御回路を提供することを目的とする。
さらに、本発明は、高周波動作を可能にするレイテンシ制御回路を備える同期式半導体メモリ装置を提供することを他の目的とする。
さらに、本発明は、高周波動作を可能にする同期式半導体メモリ装置のレイテンシ制御方法を提供することをさらに他の目的とする。
【００１４】
【課題を解決するための手段】
本発明による同期式半導体メモリ装置のレイテンシ制御回路は、読出し情報信号発生回路、遅延回路及びレイテンシ制御信号発生回路を備えることを特徴とする。
前記読出し情報信号発生回路は、前記同期式半導体メモリ装置の外部から印加される読出し命令に応答してイネーブルされ、前記同期式半導体メモリ装置の内部終了信号及び前記同期式半導体メモリ装置の外部から印加される中止命令のうちいずれか一つに応答してディセーブルされる読出し情報信号を生じる。前記遅延回路は、前記同期式半導体メモリ装置の外部から印加されるシステムクロックに対して所定の位相差だけ遅れる第１クロックに応答し、前記読出し情報信号を前記第１クロックの１サイクルだけ遅延させる。前記レイテンシ制御信号発生回路は、前記システムクロックに対して所定の位相差だけ先んじる第２クロックに応答し、前記遅延された読出し情報信号を前記第２クロックの第１論理状態区間中にサンプリングし、サンプリングされた信号を遅延させて出力データの発生時点を決定するレイテンシ制御信号を生じる。
【００１５】
望ましい具体例によれば、前記内部終了信号は前記同期式半導体メモリ装置の内部において生じるバースト終了信号であり、前記中止命令は前記同期式半導体メモリ装置の外部から印加されるバースト中止命令及び読出しインタラプトプリチャージ命令のうちいずれか一つである。
望ましい具体例によれば、前記レイテンシ制御信号発生回路はラッチ、第１遅延回路及び第２遅延回路を備える。前記ラッチは、前記遅延された読出し情報信号を前記第２クロックの前記第１論理状態区間中にサンプリングする。前記第１遅延回路は、前記ラッチの出力信号を前記第２クロックの所定サイクル数だけ遅延させ、前記第２遅延回路は前記第１遅延回路の出力信号を遅延させて前記レイテンシ制御信号を出力する。
また、望ましい具体例によれば、前記第１論理状態は論理「ハイ」である。
【００１６】
本発明による同期式半導体メモリ装置は、メモリセルアレイ、内部クロック発生器、遅延同期ループ回路、レイテンシ制御回路、出力制御回路及びデータ出力バッファを備えることを特徴とする。
前記内部クロック発生器は、外部から印加されるシステムクロックに応答して内部クロックを生じ、前記遅延同期ループ回路は前記システムクロックに応答して出力制御クロックを生じる。前記レイテンシ制御回路は、前記出力制御クロックに応答して出力データの発生時点を決定するレイテンシ制御信号を生じる。
特に、前記レイテンシ制御回路は、読出し情報信号発生回路、遅延回路及びレイテンシ制御信号発生回路を備える。前記読出し情報信号発生回路は、外部から印加される読出し命令に応答してイネーブルされ、内部終了信号及び中止命令のうちいずれか一つに応答してディセーブルされる読出し情報信号を生じる。前記遅延回路は、前記内部クロックに応答して前記読出し情報信号を前記内部クロックの１サイクルだけ遅延させる。前記レイテンシ制御信号発生回路は、前記出力制御クロックに応答し、前記遅延された読出し情報信号を前記出力制御クロックの第１論理状態区間中にサンプリングし、サンプリングされた信号を遅延させて前記レイテンシ制御信号を生じる。
前記出力制御回路は、前記レイテンシ制御信号を遅延させて出力制御信号を生じ、前記データ出力バッファは前記メモリセルアレイから読出されたデータを前記出力制御信号に応答して前記出力データとして外部に出力する。
【００１７】
望ましい具体例によれば、前記内部クロックは前記システムクロックに対して所定の位相差だけ遅れ、前記出力制御クロックは前記システムクロックに対して所定の位相差だけ先んじる。
望ましい具体例によれば、前記内部終了信号は前記同期式半導体メモリ装置の内部において生じるバースト終了信号であり、前記中止命令は前記同期式半導体メモリ装置の外部から印加されるバースト中止命令及び読出しインタラプトプリチャージ命令のうちいずれか一つである。
望ましい具体例によれば、前記レイテンシ制御信号発生回路は、ラッチ、第１遅延回路及び第２遅延回路を備える。前記ラッチは前記遅延された読出し情報信号を前記出力制御クロックの前記第１論理状態区間中にサンプリングする。前記第１遅延回路は前記ラッチの出力信号を前記出力制御クロックの所定サイクル数だけ遅延させ、前記第２遅延回路は前記第１遅延回路の出力信号を遅延させて前記レイテンシ制御信号を出力する。
望ましい具体例によれば、前記第１論理状態は論理「ハイ」である。
【００１８】
本発明による同期式半導体メモリ装置のレイテンシ制御方法は、外部から印加されるシステムクロックに応答して内部クロックを生じる段階、前記システムクロックに応答して出力制御クロックを生じる段階、外部から印加される読出し命令に応答してイネーブルされ、内部終了信号及び中止命令のうちいずれか一つに応答してディセーブルされる読出し情報信号を生じる段階、前記内部クロックに応答して前記読出し情報信号を前記内部クロックの１サイクルだけ遅延させる段階及び前記出力制御クロックに応答し、前記遅延された読出し情報信号を前記出力制御クロックの第１論理状態区間中にサンプリングし、サンプリングされた信号を遅延させて前記レイテンシ制御信号を生じる段階を備えることを特徴とする。
【００１９】
望ましい具体例によれば、前記内部クロックは前記システムクロックに対して所定の位相差だけ遅れ、前記出力制御クロックは前記システムクロックに対して所定の位相差だけ先んじる。
望ましい具体例によれば、前記内部終了信号は前記同期式半導体メモリ装置の内部において生じるバースト終了信号であり、前記中止命令は前記同期式半導体メモリ装置の外部から印加されるバースト中止命令及び読出しインターラプトプレチャージ命令のうちいずれか一つである。
望ましい具体例によれば、前記レイテンシ制御信号を生じる段階は、前記遅延された読出し情報信号を前記出力制御クロックの前記第１論理状態区間中にサンプリングする段階、前記サンプリングされた信号を前記出力制御クロックの所定サイクル数だけ遅延させる段階及び前記所定サイクル数だけ遅延された信号を遅延させて前記レイテンシ制御信号を生じる段階を備える。
望ましい具体例によれば、前記第１論理状態は論理「ハイ」である。
【００２０】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００２１】
図３は本発明による同期式半導体メモリ装置の概略的なブロック図である。ここではデータ出力と関連する回路だけ示される。
図３を参照すれば、本発明による同期式半導体メモリ装置は、メモリセルアレイ３１、内部クロック発生器３２、遅延同期ループ回路３３、レイテンシ制御回路３４、出力制御回路３５及びデータ出力バッファ３６を備える。
【００２２】
内部クロック発生器３２は同期式半導体メモリ装置の外部から印加されるシステムクロックＣＬＫに応答して内部クロックＰＣＬＫを生じ、遅延同期ループ回路３３はシステムクロックＣＬＫに応答して出力制御クロックＣＬＫＤＱを生じる。図５のタイミング図に示されるように、上昇エッジを基準として内部クロックＰＣＬＫはシステムクロックＣＬＫに対して所定の位相差だけ遅れ、出力制御クロックＣＬＫＤＱはシステムクロックＣＬＫに対して所定の位相差だけ先んじる。すなわち、内部クロックＰＣＬＫの上昇エッジはシステムクロックＣＬＫの上昇エッジに対して所定時間（ｔ１）後に生じ、出力制御クロックＣＬＫＤＱの上昇エッジはシステムクロックＣＬＫの上昇エッジに対して所定時間ｔ２前に生じる。
【００２３】
レイテンシ制御回路３４は本発明の核心構成要素であり、外部から印加される読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤ、内部において生じる内部バースト終了信号Ｉｎｔ−Ｂｕｒｓｔ−Ｅｎｄ、外部から印加されるバースト中止命令Ｅｘｔ−Ｂｕｒｓｔ−Ｓｔｏｐ ＣＭＤ及び読出しインタラプトプリチャージ命令Ｅｘｔ−ＲＩＰ ＣＭＤを受信する。レイテンシ制御回路３４はこれらを受信して内部クロックＰＣＬＫ及び出力制御クロックＣＬＫＤＱに応答して出力データＤＯＵＴの発生時点を決定するレイテンシ制御信号ＬＡＴＥＮＣＹを生じる。レイテンシ制御回路３４の構成及び動作は図４において詳細に説明される。
【００２４】
出力制御回路３５はレイテンシ制御信号ＬＡＴＥＮＣＹを受信して出力制御クロックＣＬＫＤＱに応答し、前記レイテンシ制御信号ＬＡＴＥＮＣＹを１クロックサイクルだけ遅延させて出力制御信号ＰＴＲＳＴを生じる。データ出力バッファ３６はメモリセルアレイ３１から読出されたデータＯＵＴを出力制御信号ＰＴＲＳＴに応答して出力データＤＯＵＴとして外部に出力する。
【００２５】
図４は図３に示された本発明によるレイテンシ制御回路３４の一実施形態を示す詳細回路図である。ここではＣＡＳレイテンシが５である場合が示される。
図４を参照すれば、本発明の一実施形態によるレイテンシ制御回路３４は読出し情報信号発生回路４１、遅延回路４３及びレイテンシ制御信号発生回路４５を備える。
【００２６】
読出し情報信号発生回路４１は、外部から印加される読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤに応答して論理「ハイ」にイネーブルされ、内部において生じる内部バースト終了信号Ｉｎｔ−Ｂｕｒｓｔ−Ｅｎｄ、外部から印加されるバースト中止命令Ｅｘｔ−Ｂｕｒｓｔ−Ｓｔｏｐ ＣＭＤ及び読出しインタラプトプリチャージ命令Ｅｘｔ−ＲＩＰ ＣＭＤのうちいずれか一つに応答して論理「ロー」にディセーブルされる読出し情報信号ＣＯＳＲを生じる。読出し情報信号発生回路４１は内部パス４１ａないし４１ｄ、オアゲート４１ｅ及びラッチ４１ｆを含み、内部パス４１ａないし４１ｄはシステムクロックＣＬＫに対して所定の位相差だけ遅れる内部クロックＰＣＬＫにより制御される。従って、読出し情報信号ＣＯＳＲも内部クロックＰＣＬＫにより制御されて生じる。
【００２７】
遅延回路４３は遅延フリップフロップより構成され、内部クロックＰＣＬＫに応答して読出し情報信号ＣＯＳＲを内部クロックＰＣＬＫの１サイクルだけ遅延させ、遅延された読出し情報信号ＣＯＳＲＤを出力する。
【００２８】
この場合、システムクロックＣＬＫの所定サイクル中に読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力されれば、内部パス４１ａないし４１ｄの遅延により読出し情報信号ＣＯＳＲは読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力される時点から比較的長い遅延時間後に論理「ハイ」にイネーブルされる。また、図５のタイミング図に示されるように、読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力された後で、例えばシステムクロックＣＬＫの３サイクル後（Ｔ１時点の近く）に読出しインタラプトプリチャージ命令Ｅｘｔ−ＲＩＰが入力されれば、読出し情報信号ＣＯＳＲは内部パス４１ａないし４１ｄの遅延によりＴ１時点から比較的長い遅延時間ｔ３後に論理「ロー」にディセーブルされる。すなわち、読出し情報信号ＣＯＳＲは、内部パス４１ａないし４１ｄの遅延により内部クロックＰＣＬＫに応答して遅延時間ｔ３−ｔ１後に論理「ロー」にディセーブルされる。
【００２９】
一方、図５のタイミング図に示されるように遅延された読出し情報信号ＣＯＳＲＤは、遅延回路４３自体の遅延がほとんどないので、内部クロックＰＣＬＫに応答してほぼ直ちに論理「ロー」にディセーブルされる。すなわち、遅延された読出し情報信号ＣＯＳＲＤはＴ２時点から比較的短い遅延時間ｔ４後に論理「ロー」にディセーブルされる。
【００３０】
レイテンシ制御信号発生回路４５は、遅延された読出し情報信号ＣＯＳＲＤを出力制御クロックＣＬＫＤＱの論理「ハイ」状態区間中にサンプリングするレベルラッチ４５ａ、出力制御クロックＣＬＫＤＱに応答してレベルラッチ４５ａの出力を出力制御クロックＣＬＫＤＱの２クロックサイクルだけ遅延させる第１遅延回路４５ｂ、レイテンシ制御信号発生回路４５の全体遅延時間を調節するために第１遅延回路４５ｂの出力を所定時間遅延させてレイテンシ制御信号ＬＡＴＥＮＣＹを出力する第２遅延回路４５ｃを含む。第１遅延回路４５ｂは直列連結された二つの遅延フリップフロップより構成される。
【００３１】
従って、レイテンシ制御信号発生回路４５は出力制御クロックＣＬＫＤＱに応答し、遅延された読出し情報信号ＣＯＳＲＤを出力制御クロックＣＬＫＤＱの論理「ハイ」状態区間中にサンプリングする。これにより読出し情報信号ＣＯＳＲが出力制御クロックＣＬＫＤＱの上昇エッジにおいてサンプリングされる従来の技術に比べてサンプリングマージンが向上する。また、レイテンシ制御信号発生回路４５はサンプリングされた信号を出力制御クロックＣＬＫＤＱの３クロックサイクルだけ遅延させてレイテンシ制御信号ＬＡＴＥＮＣＹを生じる。
【００３２】
言い換えれば、ＣＡＳレイテンシが５である場合、レイテンシ制御信号発生回路４５は遅延された読出し情報信号ＣＯＳＲＤを出力制御クロックＣＬＫＤＱの論理「ハイ」状態区間中にサンプリングし、サンプリングされた信号に対して出力制御クロックＣＬＫＤＱによりクロッキングを３回行う。
【００３３】
図４に示された回路はＣＡＳレイテンシが５である場合を示し、ＣＡＳレイテンシが大になる場合、第１遅延回路４５ｂ内のフリップフロップの個数が増え、ＣＡＳレイテンシが小になる場合、第１遅延回路４５ｂ内のフリップフロップの個数が減る。
【００３４】
図５は図３に示された本発明による同期式半導体メモリ装置のレイテンシ制御方法を示す動作タイミング図である。ここでは、ＣＡＳレイテンシが５であってＢＬが４である場合が示される。以下、図５に示されたタイミング図を参照して図３に示された本発明による半導体メモリ装置の動作及びレイテンシ制御方法をもう少し説明する。
【００３５】
同期式半導体メモリ装置の外部からシステムクロックＣＬＫが入力されれば、内部クロック発生器３２によりシステムクロックＣＬＫに対して所定の位相差だけ遅れる内部クロックＰＣＬＫが生じる。すなわち、その上昇エッジがシステムクロックＣＬＫの上昇エッジに対して所定時間ｔ１後に生じる内部クロックＰＣＬＫが生じる。また、遅延同期ループ回路３３によりシステムクロックＣＬＫに対して所定の位相差だけ先んじる出力制御クロックＣＬＫＤＱが生じる。すなわち、その上昇エッジがシステムクロックＣＬＫの上昇エッジに対して所定時間ｔ２前に生じる出力制御クロックＣＬＫＤＱが生じる。
【００３６】
次に、図５のタイミング図には示されていないが、Ｔ１時点の３サイクル前に外部から読出し命令Ｅｘｔ−Ｒｅａｄ ＣＭＤが入力されれば、レイテンシ制御回路３４の読出し情報信号発生回路４１により読出し情報信号ＣＯＳＲが論理「ハイ」にイネーブルされる。次に、外部からＴ１時点近くに、例えば読出しインタラプトプリチャージ命令Ｅｘｔ−ＲＩＰ ＣＭＤが入力されれば、読出し情報信号発生回路４１により読出し情報信号ＣＯＳＲがＴ１時点から比較的長い遅延時間ｔ３後に論理「ロー」にディセーブルされる。その理由は前述したように、内部パス４１ａないし４１ｄの遅延によるためである。
【００３７】
次に、レイテンシ制御回路３４の遅延回路４３により読出し情報信号ＣＯＳＲが内部クロックＰＣＬＫの１クロックサイクルだけ遅延された信号、すなわち遅延された読出し情報信号ＣＯＳＲＤが生じる。この時、遅延された読出し情報信号ＣＯＳＲＤは、Ｔ２時点から比較的短い遅延時間ｔ４後に論理「ロー」にディセーブルされる。その理由は前述したように、遅延回路４３自体の遅延がほとんどないためである。
【００３８】
次に、レイテンシ制御回路３４のレイテンシ制御信号発生回路４５により信号ＣＯＳＲＤが出力制御クロックＣＬＫＤＱの論理「ハイ」状態区間中にサンプリングされ、サンプリングされた信号が出力制御クロックＣＬＫＤＱの３クロックサイクルだけ遅延されてレイテンシ制御信号ＬＡＴＥＮＣＹが生じる。次に、出力制御回路３５によりレイテンシ制御信号ＬＡＴＥＮＣＹが出力制御クロックＣＬＫＤＱの１サイクルだけ遅延された出力制御信号ＰＴＲＳＴが生じ、メモリセルアレイ３１から読出されたデータＯＵＴが出力制御信号ＰＴＲＳＴのイネーブル区間中にデータ出力バッファ３６により出力データＤＯＵＴとして外部に出力される。
【００３９】
以上のように、従来の技術では読出し情報信号ＣＯＳＲがＣ１サイクル中にサンプリングされるのに対して、本発明では遅延された読出し情報信号ＣＯＳＲＤがＣ２サイクル中にサンプリングされる。一方、前述のようにシステムクロックＣＬＫの周期ｔＣＣはｔ４とｔ２との和より大でなければならない。ところが、本発明ではｔ４がｔ３に比べてはるかに小であるために、システムクロックＣＬＫの周波数マージンが従来の技術に比べてはるかに大きい。また、本発明では遅延された読出し情報信号ＣＯＳＲＤが出力制御クロックＣＬＫＤＱの論理「ハイ」状態区間中にサンプリングされるので、読出し情報信号ＣＯＳＲが出力制御クロックＣＬＫＤＱの上昇エッジにおいてサンプリングされる従来の技術に比べてサンプリングマージンが向上する。
すなわち、本発明ではｔ３−ｔ１がｔＣＣより短く、ｔ４とｔ２との和がｔＣＣより短い条件さえ満足されれば動作周波数が向上する長所がある。
【００４０】
以上により最適実施形態が開示された。ここで、特定の用語が用いられたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために用いられたものではない。従って、本技術分野の通常の知識を有した者であるならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解されるはずである。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００４１】
【発明の効果】
以上のように、本発明によるレイテンシ制御回路及び制御方法はシステムクロックの周波数マージンを向上させるので、動作周波数が向上する長所がある。また、これを備える同期式半導体メモリ装置も動作周波数が向上する長所がある。
【図面の簡単な説明】
【図１】従来の同期式半導体メモリ装置のレイテンシ制御回路を示す回路図である。
【図２】図１に示された従来の同期式半導体メモリ装置のレイテンシ制御方法を示すタイミング図である。
【図３】本発明による同期式半導体メモリ装置の概略的なブロック図である。
【図４】図３に示された本発明によるレイテンシ制御回路の一実施形態を示す詳細回路図である。
【図５】図３に示された本発明による同期式半導体メモリ装置のレイテンシ制御方法を示す動作タイミング図である。
【符号の説明】
３４ レイテンシ制御回路
４１ 読出し情報信号発生回路
４１ａ〜４１ｄ 内部パス
４１ｅ オアゲート
４１ｆ ラッチ
４３ 遅延回路
４５ レイテンシ制御信号発生回路
４５ａ レベルラッチ
４５ｂ 第１遅延回路
４５ｃ 第２遅延回路

Claims (19)

1. 出力データの発生時点を決定するレイテンシ制御信号を生じる同期式半導体メモリ装置のレイテンシ制御回路において、
   読出し命令に応答してイネーブルされ、内部終了信号及び中止命令のうちいずれか一つに応答してディセーブルされる読出し情報信号を生じる読出し情報信号発生回路と、
   前記半導体メモリ装置の外部から印加されるシステムクロックに対して所定の位相差だけ遅れる第１クロックに応答し、前記読出し情報信号を前記第１クロックの１サイクルだけ遅延させる遅延回路と、
   前記システムクロックに対して所定の位相差だけ先んじる第２クロックに応答し、前記遅延された読出し情報信号を前記第２クロックの第１論理状態区間中にサンプリングし、サンプリングされた信号を遅延させて前記レイテンシ制御信号を生じるレイテンシ制御信号発生回路とを備えることを特徴とする同期式半導体メモリ装置のレイテンシ制御回路。
2. 前記内部終了信号は、前記同期式半導体メモリ装置の内部において生じるバースト終了信号であることを特徴とする請求項１に記載の同期式半導体メモリ装置のレイテンシ制御回路。
3. 前記中止命令は、前記同期式半導体メモリ装置の外部から印加されるバースト中止命令及び読出しインタラプトプリチャージ命令のうちいずれか一つであることを特徴とする請求項１に記載の同期式半導体メモリ装置のレイテンシ制御回路。
4. 前記レイテンシ制御信号発生回路は、
   前記遅延された読出し情報信号を前記第２クロックの前記第１論理状態区間中にサンプリングするラッチと、
   前記ラッチの出力信号を前記第２クロックの所定サイクル数だけ遅延させる第１遅延回路と、
   この第１遅延回路の出力信号を遅延させて前記レイテンシ制御信号を出力する第２遅延回路とを備えることを特徴とする請求項１に記載の同期式半導体メモリ装置のレイテンシ制御回路。
5. 前記第１論理状態は、論理「ハイ」であることを特徴とする請求項１に記載の同期式半導体メモリ装置のレイテンシ制御回路。
6. メモリセルアレイと、
   外部から印加されるシステムクロックに応答して内部クロックを生じる内部クロック発生器と、
   前記システムクロックに応答して出力制御クロックを生じる遅延同期ループ回路と、
   前記出力制御クロックに応答して出力データの発生時点を決定するレイテンシ制御信号を生じるレイテンシ制御回路と、
   前記レイテンシ制御信号を遅延させて出力制御信号を生じる出力制御回路と、
   前記メモリセルアレイから読出されたデータを前記出力制御信号に応答して前記出力データとして外部に出力するデータ出力バッファとを備え、
   前記レイテンシ制御回路は、
   外部から印加される読出し命令に応答してイネーブルされ、内部終了信号及び中止命令のうちいずれか一つに応答してディセーブルされる読出し情報信号を生じる読出し情報信号発生回路と、
   前記内部クロックに応答して前記読出し情報信号を前記内部クロックの１サイクルだけ遅延させる遅延回路と、
   前記出力制御クロックに応答し、前記遅延された読出し情報信号を前記出力制御クロックの第１論理状態区間中にサンプリングし、サンプリングされた信号を遅延させて前記レイテンシ制御信号を生じるレイテンシ制御信号発生回路とを備えることを特徴とする同期式半導体メモリ装置。
7. 前記内部クロックは、前記システムクロックに対して所定の位相差だけ遅れることを特徴とする請求項６に記載の同期式半導体メモリ装置。
8. 前記出力制御クロックは、前記システムクロックに対して所定の位相差だけ先んじることを特徴とする請求項６に記載の同期式半導体メモリ装置。
9. 前記内部終了信号は、前記同期式半導体メモリ装置の内部において生じるバースト終了信号であることを特徴とする請求項６に記載の同期式半導体メモリ装置。
10. 前記中止命令は、前記同期式半導体メモリ装置の外部から印加されるバースト中止命令及び読出しインタラプトプリチャージ命令のうちいずれか一つであることを特徴とする請求項６に記載の同期式半導体メモリ装置。
11. 前記レイテンシ制御信号発生回路は、
    前記遅延された読出し情報信号を前記出力制御クロックの前記第１論理状態区間中にサンプリングするラッチと、
    前記ラッチの出力信号を前記出力制御クロックの所定サイクル数だけ遅延させる第１遅延回路と、
    この第１遅延回路の出力信号を遅延させて前記レイテンシ制御信号を出力する第２遅延回路とを備えることを特徴とする請求項６に記載の同期式半導体メモリ装置。
12. 前記第１論理状態は、論理「ハイ」であることを特徴とする請求項６に記載の同期式半導体メモリ装置。
13. 外部から印加されるシステムクロックに応答して内部クロックを生じる段階と、
    前記システムクロックに応答して出力制御クロックを生じる段階と、
    外部から印加される読出し命令に応答してイネーブルされ、内部終了信号及び中止命令のうちいずれか一つに応答してディセーブルされる読出し情報信号を生じる段階と、
    前記内部クロックに応答して前記読出し情報信号を前記内部クロックの１サイクルだけ遅延させる段階と、
    前記出力制御クロックに応答し、前記遅延された読出し情報信号を前記出力制御クロックの第１論理状態区間中にサンプリングし、サンプリングされた信号を遅延させて前記レイテンシ制御信号を生じる段階とを備えることを特徴とする同期式半導体メモリ装置のレイテンシ制御方法。
14. 前記内部クロックは、前記システムクロックに対して所定の位相差だけ遅れることを特徴とする請求項１３に記載の同期式半導体メモリ装置のレイテンシ制御方法。
15. 前記出力制御クロックは、前記システムクロックに対して所定の位相差だけ先んじることを特徴とする請求項１３に記載の同期式半導体メモリ装置のレイテンシ制御方法。
16. 前記内部終了信号は、前記同期式半導体メモリ装置の内部において生じるバースト終了信号であることを特徴とする請求項１３に記載の同期式半導体メモリ装置のレイテンシ制御方法。
17. 前記中止命令は、前記同期式半導体メモリ装置の外部から印加されるバースト中止命令及び読出しインタラプトプリチャージ命令のうちいずれか一つであることを特徴とする請求項１３に記載の同期式半導体メモリ装置のレイテンシ制御方法。
18. 前記レイテンシ制御信号を生じる段階は、
    前記遅延された読出し情報信号を前記出力制御クロックの前記第１論理状態区間中にサンプリングする段階と、
    前記サンプリングされた信号を前記出力制御クロックの所定サイクル数だけ遅延させる段階と、
    前記所定サイクル数だけ遅延された信号を遅延させて前記レイテンシ制御信号を生じる段階とを備えることを特徴とする請求項１３に記載の同期式半導体メモリ装置のレイテンシ制御方法。
19. 前記第１論理状態は、論理「ハイ」であることを特徴とする請求項１３に記載の同期式半導体メモリ装置のレイテンシ制御方法。

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