KR100488546B1 - 트랜지스터의 제조방법 - Google Patents

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Abstract

접합누설전류(junction leakage current)를 개선하기 위한 트랜지스터의 제조방법을 개시한다. 그의 방법은, 반도체 기판의 활성영역 상에 더미 게이트 절연막을 게재하여 더미 게이트 전극을 형성하는 단계와, 소스/드레인 영역에 제1 도전성 불순물을 이온주입 하여 제1 불순물 영역을 형성하는 단계와, 상기 더미 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 제1 불순물 영역에 오버랩 하도록 제1 도전성 불순물을 이온주입하여 제2 불순물 영역을 형성하는 단계와, 상기 소스 및 드레인 영역에 패드 폴리 실리콘막을 형성하는 단계와, 상기 게이트 영역 상부의 패드 폴리 실리콘 및 상기 더미 게이트 전극을 순차적으로 제거한 후 상기 반도체 기판을 열처리하는 단계와, 상기 제1 도전성 불순물과 반대인 제2 도전성 불순물을 상기 반도체 기판의 게이트 영역에 이온주입 하여 제3 불순물 영역을 형성하는 단계와, 상기 더미 게이트 절연막을 제거하고, 게이트 절연막을 게재하여 상기 게이트 영역에 게이트 전극을 형성하는 단계를 포함하여 이루어진다.

Description

트랜지스터의 제조방법{Method for manufacturing transistor}
본 발명은 트랜지스터의 제조방법에 관한 것으로, 특히 게이트 영역의 채널 조절용 불순물의 국부 이온주입 후 열처리 공정을 최소화하고 이에 따른 채널 조절용 불순물의 열이온 확산을 억제하여 접합누설전류를 개선할 수 있는 트랜지스터의 제조방법에 관한 것이다.
반도체소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작아질 것이 요구되어 왔으나, 채널의 길이가 종래의 장채널(Long channel)에서 0.5㎛ 이하의 단채널(short channel)로 감소함에 따라, 소오스/드레인 영역의 공핍영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(Short Channel Effect)가 발생하게 된다.
이러한 단채널 효과를 방지하기 위해서는, 게이트 절연막의 두께를 감소시켜야 하고, 소오스/드레인 영역간의 채널 즉 게이트 아래의 공핍영역의 최대 폭(Maximum width of depletion)을 감소시켜야 한다. 또한, 상기 불순물의 주입 또는 반도체 기판 표면 식각 시 열처리 공정을 거치게 되는데, 이러한 열처리 공정은 상기 불순물의 이온 주입 또는 식각 공정에 의한 반도체 기판 표면의 손상과 격자결함을 줄일 수 있다. 이와 같은 열처리 공정은 이온 주입된 불순물의 확산을 촉진시켜 문턱전압 값을 변화시키거나, PN 접합 면적 또는 접합 농도가 증가하여 접합누설전류를 야기한다.
이하, 도면을 참조하여 종래 기술에 따른 트랜지스터의 제조방법을 설명하면 다음과 같다.
도1a 내지 도1s는 종래 기술에 따른 트랜지스터의 제조방법을 설명하기 위한 공정단면도이다.
도1a를 참조하면, P형 불순물로 도핑된 반도체 기판(10)의 상부에 패드 산화막(12), 주형 폴리 실리콘막(14) 및 하드 마스크막(16)을 순차적으로 형성한다.
도1b를 참조하면, 상기 하드 마스크막(16) 상에 포토레지스트를 도포하고, 사진 식각 공정을 통해 상기 하드 마스크막(16)이 소정부분 노출되도록 상기 포토레지스트를 패터닝하고, 상기 패터닝에 의해 상기 주형 폴리 실리콘막(16)이 노출되도록 상기 하드 마스크막(16)을 선택적으로 식각하여 활성 영역(A)을 정의한다.
도1c를 참조하면, 상기 하드 마스크막(16)을 식각마스크로 사용하여 상기 주형 폴리 실리콘막(14), 패드 산화막(12) 및 반도체 기판(10)의 일부를 순차적으로 제거하여 상기 반도체 기판(10)의 내부에 트렌치(T)를 형성한다.
도1d를 참조하면, 상기 하드 마스크막(16)을 산화 방지 마스크로 사용하여 열산화 공정으로 노출된 주형 폴리 실리콘막(14) 및 반도체 기판(10)의 표면을 선택적으로 산화하고, 상기 트렌치(T)의 내부에 열산화 공정을 이용하여 상기 소자 분리막(18)을 형성한다. 여기서, 상기 주형 폴리 실리콘막(14)은 상기 소자 분리막(18)의 형성 시 발생하는 부피 팽창에 의한 스트레스를 완화시키기 위한 버퍼층으로 작용한다. 또한, 상기 소자 분리막(18)이 형성된 반도체 기판(10)의 일부가 노출되도록 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(Etch back)하여 상기 하드 마스크막(16), 주형 폴리 실리콘막(14) 및 패드 산화막(12)을 모두 제거함으로써 상기 반도체 기판(10)을 평탄화한다.
도1e를 참조하면, 상기 반도체 기판(10)의 활성 영역(A)을 각각 셀 영역(X) 및 코어/패리 영역(Y)으로 나누고, 상기 코어/패리 영역(Y)에 포토레지스트(P) 또는 희생 산화막을 형성하여 상기 셀 영역(X)의 활성 영역(A)에 저도저(low dose)의 P형 불순물(예컨대 보론(Boron) 또는 BF2)을 선택적으로 이온주입하여 저농도의 제3 불순물 영역(22)을 형성하고, 상기 코어/페리 영역(Y)에 형성된 포토레지스트(P) 또는 희생 산화막을 제거한다.
도1f를 참조하면, 상기 셀 영역(X)의 전체와 상기 코어/페리 영역(Y)의 피모스(PMOS) 트랜지스터가 형성되는 상기 반도체 기판(10) 상에 포토레지스트(P) 또는 희생 산화막을 형성하여 저도저(low dose)의 P형 불순물(예컨대 보론 또는 BF2)을 이온주입하여 상기 코어/페리 영역(Y)에 저농도의 제3 불순물 영역(22)을 형성하고, 상기 포토레지스트(P) 또는 희생 산화막을 제거한다.
도1g를 참조하면, 상기 셀 영역(X)의 전체와 코어/페리 영역(Y)의 엔모스(NMOS) 트랜지스터가 형성되는 상기 반도체 기판(10) 상에 포토레지스트(P)를 형성하여 남아 있는 코어/페리 영역(Y)에 저도저(low dose)의 N형 불순물(예컨대 인(Phosphorus) 또는 아세닉(As))불순물을 이온주입하여 저농도의 제3 불순물 영역(22)을 형성하고, 상기 포토레지스트(P)를 제거한다.
도1h를 참조하면, 상기 반도체 기판(10)의 상부에 열산화 공정을 실시하여 게이트 산화막(24)을 소정두께로 형성하고, 상기 게이트 산화막(24) 상에 도전성 불순물을 포함하는 폴리 실리콘을 이용하여 게이트 전극(26)을 형성하고, 상기 게이트 전극(26) 상에 도전성 금속막(28)을 형성하고, 상기 도전성 금속막(28) 상에 실리콘 상화막등을 이용하여 게이트 상부 절연막(30)을 형성한다. 여기서, 상기 게이트 전극(26)은 상기 폴리 실리콘에 POCI3 침척이나 이온주입 공정을 이용하여 N형 불순물을 주입함으로써 도전성을 가질 수 있다.
도1i를 참조하면, 상기 게이트 상부 절연막(30) 상에 포토레지스트를 도포하고, 포토공정을 이용하여 게이트 영역(G) 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 게이트 산화막(24)의 일부가 노출되도록 상기 게이트 상부 절연막(30), 도전성 금속막(28) 및 게이트 전극(26)을 순차적으로 제거한 후, 상기 포토레지스트 패턴을 제거한다.
도 1j를 참조하면, 상기 반도체 기판(10)의 전면에 포토레지스트(P)를 도포하고, 상기 셀 영역(X)이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P) 및 상기 셀 영역(X)의 상기 게이트 전극(26)을 이온주입 마스크로 사용하여 상기 게이트 전극(26)으로부터 노출된 소스 및 드레인 영역(S/D)에 저도즈(low dose)의 N형 불순물(예컨대 인(Phosphorus) 또는 아세닉(As))을 이온주입하여 저농도의 제1 불순물 영역(32)을 형성하고, 상기 포토레지스트(P)를 제거한다.
도 1k를 참조하면, 상기 반도체 기판(10)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 엔모스(NMOS) 트랜지스터의 형성부분이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 상기 게이트 전극(26)을 이온주입 마스크로 사용하여 상기 게이트 전극(26)으로부터 노출된 소스 및 드레인 영역(S/D)에 저도즈(low dose)의 N형 불순물(예컨대 인(Phosphorus) 또는 아세닉(As))을 이온주입하여 저농도의 제1 불순물 영역(32)을 형성하고, 상기 포토레지스트(P)를 제거한다.
도 1l을 참조하면, 상기 반도체 기판(10)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 피모스(PMOS) 트랜지스터의 형성부분이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 상기 게이트 전극(26)을 이온주입 마스크로 사용하여 상기 게이트 전극(26)으로부터 노출된 소스 및 드레인 영역(S/D)에 저도즈(low dose)의 불순물(예컨대 보론 또는 BF2)을 이온주입하여 저농도의 제1 불순물 영역(32)을 형성하고, 상기 포토레지스트(P)를 제거한다. 이후, 상기 이온 주입에 의해 발생되는 실리콘 반도체 기판(10)의 격자결함을 줄이기 위해 고온(예컨대 약 800℃정도)의 열처리(Annealing) 공정을 수행한다.
도1m을 참조하면, 상기 반도체 기판(10)의 전면에 실리콘 질화막을 형성하고, 상기 게이트 상부 전극(30) 및 게이트 전극(26)의 측벽에 스페이서(34)를 형성한다.
도1n을 참조하면, 상기 반도체 기판(10)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 엔모스(NMOS) 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P)와 상기 코어/페리 영역(Y)의 엔모스(NMOS) 트랜지스터 형성부분의 게이트 전극(26) 및 스페이서(34)를 이온주입 마스크로 사용하여 고도즈(high dose)의 N형 불순물을 이온 주입하여 고농도의 제2 불순물 영역(36)을 형성하고, 상기 포토레지스트(P)를 제거한다.
도1o를 참조하면, 상기 반도체 기판(10)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 피모스(PMOS) 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P)와 상기 코어/페리 영역(Y)의 피모스(PMOS) 트랜지스터 형성부분의 게이트 전극(26) 및 스페이서(34)를 이온주입 마스크로 사용하여 고도즈(high dose)의 P형 불순물을 이온 주입하여 고농도의 제2 불순물 영역(36)을 형성하고, 상기 포토레지스트(P)를 제거한다.
도1p를 참조하면, 상기 제2 불순물 영역(36)이 형성된 반도체 기판(10) 상에 실리콘 질화막을 사용하여 층간 절연막(38)을 형성하고, 화학 기계적 연마 또는 에치백하여 상기 더미 게이트 상부 절연막(30) 또는 스페이서(34)가 노출되도록 상기 층간 절연막(38)을 평탄화한다.
도1q를 참조하면, 상기 층간 절연막(38) 상에 포토레지스트(P)를 도포하고, 상기 셀 영역(X)의 소스/드레인 영역(S/D) 상의 상기 층간 절연막(38)이 노출되도록 상기 포토레지스트(P)를 패터닝 한다. 또한, 상기 포토레지스트(P)를 식각 마스크로 사용하여 상기 더미 게이트 산화막(24)이 노출되도록 상기 층간 절연막(38)을 제거한다. 이후, 상기 포토레지스트(P)를 제거한다.
도1r을 참조하면, 상기 코어/페리 영역(Y)의 상기 층간 절연막(38)과, 상기 셀 영역(X)의 게이트 전극(26) 및 스페이서(34)를 이온주입 마스크로 사용하여 고도즈(high dose)의 N형 불순물을 이온 주입하여 상기 셀 영역(X)의 소스/드레인 영역(S/D)에 고농도의 제2 불순물 영역(36)을 형성하고, 상기 포토레지스트(P)를 제거한다. 상기 이온주입 공정 이후 고온(예컨대 약 800℃정도)의 열처리 공정을 수행한다.
도1s를 참조하면, 상기 셀 영역(X) 및 코어/페리 영역(Y)의 소스/드레인 영역(S/D) 상의 게이트 산화막(24)을 제거하고, 상기 반도체 기판(10) 상에 도전성 불순물을 포함하는 폴리 실리콘을 이용하여 패드 폴리 실리콘막(40)을 형성하고, 상기 패드 폴리 실리콘막(40)을 화학 기계적 연마 또는 에치백방법을 이용하여 상기 스페이서 및 게이트 상부 절연막(30)의 일부가 노출되도록 평탄화한다. 이후, 고온(약 830℃정도)의 열처리 공정을 수행하여 상기 패드 폴리 실리콘막(40) 하부의 상기 소스/드레인 영역(S/D)의 반도체 기판(10) 표면의 결함(defect)을 줄인다.
도시하지는 않았지만, 상기 패드 폴리 실리콘막(40) 상에 제2 층간 절연막을 형성하고, 상기 소스 영역(S) 상부의 상기 제2 층간 절연막을 제거하여 제1 콘택홀을 형성하고, 상기 제1 콘택홀을 통해 상기 패드 폴리 실리콘막(40)과 전기적으로 연결되는 비트 라인 콘택을 형성하고, 상기 비트라인 콘택을 포함하는 반도체 기판(10) 상에 제3 층간 절연막을 형성하고, 상기 드레인 영역 상부의 제2 및 제3 층간 절연막을 제거하여 제2 콘택홀을 형성하고, 상기 결과물의 상부에서 상기 제2 콘택홀을 통해 셀 트랜지스터의 패드 폴리 실리콘막(40)에 전기적으로 접속되는 스토리지 전극, 유전막 및 플레이트 전극을 순차적으로 형성하여 메모리 셀의 캐패시터를 완성한다.
하지만, 종래 기술의 트랜지스터의 제조방법은 다음과 같은 문제점이 있었다.
반도체 기판의 전체 활성영역에 형성되는 제3 불순물 영역이 후속 공정에서 소스/드레인 영역에 형성되는 제1 불순물 영역과의 접합면적이 넓어지고, 상기 제3 불순물 영역의 형성에 따른 채널 조절용 불순물의 이온주입 후에 이루어지는 열처리 공정뿐만 아니라, 패드 폴리 실리콘막의 형성 후 이루어지는 고온의 열처리 공정과 같은 다수번의 열처리 공정에 의해 상기 채널 조절용 불순물이 상기 제1 불순물 영역까지 확산되어 접합면적이 넓어지기 때문에 접합누설전류가 증가하는 단점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 패드 폴리 실리콘막의 형성 후 채널 영역에 채널 조정용 불순물을 국부이온주입하고, 상기 국부이온주입 후 열처리 공정을 최소화하여 접합누설전류(junction leakage current)를 향상시킬 수 있는 트랜지스터의 제조방법을 제공하는 것이다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명의 트랜지스터의 제조방법은, 상기 반도체 기판 상에 더미 게이트 산화막을 게재하여 더미 게이트 전극 및 더미 게이트 상부 절연막을 형성하는 단계와, 상기 더미 게이트 전극 양측의 소스/드레인 영역 상에 제1 도전성 불순물을 이온주입하여 제1 불순물 영역을 형성하는 단계와, 상기 더미 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 이온주입 마스크로 사용하여 상기 제1 불순물 영역과 오버랩하도록 상기 제1 도전성 불순물을 이온주입하여 제2 불순물 영역을 형성하는 단계와, 상기 스페이서에 의해 정렬되는 상기 반도체 기판의 소스 및 드레인 영역 상에 패드 폴리 실리콘막을 형성하는 단계와, 상기 더미 게이트 상부 절연막 또는 스페이서를 제거하고, 상기 더미 게이트 전극을 순차적으로 제거한 후 상기 반도체 기판을 열처리하는 단계와, 상기 제1 도전성 불순물과 반대인 제2 도전성 불순물을 상기 반도체 기판의 게이트 영역에 이온주입하여 제3 불순물 영역을 형성하는 단계와, 상기 더미 게이트 산화막(110)을 제거하고, 게이트 절연막을 게재하여 상기 게이트 영역에 게이트 전극을 형성하는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 다른 양상은, 활성 영역을 정의하기 위해 반도체 기판 상에 소자 분리막을 형성하는 단계와, 상기 반도체 기판 상에 더미 게이트 산화막을 게재하여 더미 게이트 전극 및 더미 게이트 상부 절연막을 형성하는 단계와, 상기 더미 게이트 전극의 양측 소스 드레인 영역에 제1 도전성 불순물을 이온주입하여 제1 불순물 영역을 형성하는 단계와, 상기 더미 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 이온주입 마스크로 사용하여 상기 제1 불순물 영역과 오버랩하도록 상기 제1 도전성 불순물을 이온주입하여 제2 불순물 영역을 형성하는 단계와, 상기 소스/드레인 영역 상의 상기 더미 게이트 산화막을 제거하는 단계와, 상기 스페이서에 의해 정렬되는 상기 반도체 기판의 소스 및 드레인 영역 상에 자기 정렬 패드 폴리 실리콘막을 형성하는 단계와, 상기 더미 게이트 상부 절연막을 거하고, 상기 더미 게이트 전극을 순차적으로 제거한 후 상기 반도체 기판을 열처리하는 단계와, 상기 제1 도전성 불순물과 반대인 제2 도전성 불순물을 상기 반도체 기판의 게이트 영역에 국부이온주입하여 제3 불순물 영역을 형성하는 단계와, 상기 더미 게이트 산화막을 제거하고, 게이트 절연막을 게재하여 상기 게이트 영역에 게이트 전극을 형성하는 단계를 포함한다.
그리고, 본 발명의 또 다른 양상은, 반도체 기판 상에 소자 분리막을 형성하는 단계와, 상기 소자 분리막이 형성된 반도체 기판 상에 더미 게이트 산화막 및 희생 산화막을 적층하는 단계와, 상기 희생 산화막을 패터닝하고, 상기 희생 산화막이 형성된 상기 반도체 기판 상에 더미 게이트 전극을 형성하는 단계와, 상기 더미 게이트 전극이 형성된 상기 반도체 기판을 평탄화하고, 상기 희생 산화막을 제거하는 단계와, 상기 더미 게이트 전극 양측의 소스/드레인 영역에 제1 도전성 불순물을 오온주입하여 제1 불순물 영역을 형성하는 단계와, 상기 더미 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 이온주입 마스크로 사용하여 상기 제1 불순물 영역과 오버랩하도록 상기 제1 도전성 불순물을 이온주입하여 제2 불순물 영역을 형성하는 단계와, 상기 소스/드레인 영역 상의 상기 더미 게이트 산화막을 제거하고, 상기 반도체 기판상에 패드 폴리 실리콘막을 형성하고, 상기 더미 게이트 전극이 노출되도록 평탄화하는 단계와, 상기 더미 게이트 전극을 제거하고, 상기 반도체 기판을 열처리하는 단계와, 상기 제1 도전성 불순물과 반대인 제2 도전성 불순물을 상기 반도체 기판의 게이트 영역에 국부이온주입하여 제3 불순물 영역을 형성하는 단계와, 상기 더미 게이트 산화막을 제거하고, 게이트 절연막을 게재하여 상기 게이트 영역에 게이트 전극을 형성하는 단계를 포함한다.
즉, 본 발명의 트랜지스터의 제조방법은, 소스/드레인 영역의 반도체 기판에 도전성 불순물을 이온주입 하여 제1 불순물 영역 및 제2 불순물 영역을 형성하고, 상기 소스/드레인 영역 상부에 도전성 불순물을 포함하는 패드 폴리 실리콘막을 형성하고, 상기 패드 폴리 실리콘막 내의 도전성 불순물을 확산시켜 상기 이온 주입시 발생되는 상기 반도체 기판 표면 손상을 줄이기 위해 고온의 열처리 공정을 수행하고, 게이트 영역에 채널 조정용 불순물을 이온주입하여 상기 소스/드레인 영역의 상기 제1 불순물 영역과 채널 불순물 영역을 이격시킴으로써, 접합누설전류 및 접합정전용량을 최소화 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 반도체 기판 '상'에 존재한다고 기술될 때 다른 층이나 반도체 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제3의 층이 존재할 수 있다.
도2a 내지 도2x는 본 발명의 제1 실시예에 의한 트랜지스터의 제조방법을 설명하기 위한 공정 단면도이다.
도2a를 참조하면, 반도체 기판(100)의 상부에 패드 산화막(102), 주형 폴리 실리콘막(104) 및 하드 마스크막(106)을 순차적으로 형성한다. 여기서, 상기 주형폴리 실리콘막(104)은 화학기상증착법을 이용하여 형성하고, 상기 하드 마스크막(106)은 실리콘 질화막 또는 실리콘 산질화막을 이용하여 상기 주형 폴리 실리콘막(104)의 형성 시 동일 챔버 내에서 인시츄(In-situ)로 상기 반도체 기판(100) 상에 형성한다.
도2b를 참조하면, 상기 하드 마스크막(106) 상에 포토레지스트를 도포하고, 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 하드 마스크막(106)을 선택적으로 식각함으로써 활성 영역(A)을 정의한다. 이때, 상기 하드 마스크막(106)의 식각 공정은 이방성 식각방법을 이용하여 이루어지고, 상기 하드 마스크막(106)의 식각 공정 시 상기 주형 폴리 실리콘막(104)은 식각 저지층으로서의 역할을 수행한다.
도2c를 참조하면, 상기 하드 마스크막(106)을 식각마스크로 사용하여 상기 주형 폴리 실리콘막(104), 패드 산화막(102) 및 반도체 기판(100)의 일부를 순차적으로 제거하여 트렌치(T)를 형성한다. 여기서, 상기 주형 폴리 실리콘막(104), 패드 산화막(102) 및 반도체 기판(100)의 식각 공정은 건식 식각으로 이루어지며, 상기 건식 식각은 반응가스의 종류를 달리하여 막질에 따라 서로 다른 식각율을 갖도록 함으로써 다층박막을 순차적으로 식각할 수 있다. 따라서, 상기 주형 폴리 실리콘막(104)의 식각 시 상기 패드 산화막은 식각 저지층으로서의 역할을 수행하고, 상기 패드 산화막 및 반도체 기판(100)의 식각 또한 마찬가지로 이루어질 수 있다. 이때, 상기 트렌치(T)는 소정 깊이(약 2000Å 내지 5000Å정도)를 갖도록 형성된다.
도2d를 참조하면, 상기 반도체 기판(100)에 형성된 트렌치(T)의 내부에 필드 산화막을 이용하여 소자 분리막(108)을 형성하고, 상기 하드 마스크막(106)을 산화 방지 마스크로 사용하여 열산화 공정으로 노출된 주형 폴리 실리콘막(104) 및 반도체 기판(100)의 표면을 선택적으로 산화하여 상기 소자 분리막(108)을 형성한다. 여기서, 상기 주형 폴리 실리콘막(104)은 상기 소자 분리막(108)의 형성 시 발생하는 부피 팽창에 의한 스트레스를 완화시키기 위한 버퍼층으로 작용한다. 또한, 상기 소자 분리막(108)이 형성된 반도체 기판(100)을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(Etch back)하여 평탄화한다. 이때, 상기 평탄화는 상기 하드 마스크막(106), 주형 폴리 실리콘막(104) 및 패드 산화막(102)을 모두 제거하여 상기 반도체 기판(100)의 표면이 평탄화되도록 이루어진다.
도2e를 참조하면, 상기 반도체 기판(100)에 열산화 공정을 실시하여 더미 게이트 산화막(110)을 일정두께(예컨대 30Å 내지 80Å정도)로 형성하고, 상기 더미 게이트 산화막(110) 상에 실리콘 게르마늄을 이용하여 더미 게이트 전극(112)을 형성하고, 상기 더미 게이트 전극(112) 상에 실리콘 질화막을 이용하여 더미 게이트 상부 절연막(114)을 형성한다.
도2f를 참조하면, 상기 더미 게이트 상부 절연막(114) 상부에 감광막인 포토레지스트를 도포하고, 게이트 영역(G)의 상기 더미 게이트 절연막(114) 상에 포토레지스트를 패터닝한 후, 상기 포토 레지스트를 식각마스크로 사용하여 상기 더미 게이트 산화막(110)의 일부가 노출되도록 상기 더미 게이트 상부 절연막(114) 및 게이트 전극(112)을 순차적으로 제거한다. 이후, 상기 포토레지스트를 제거한다.
도 2g를 참조하면, 상기 반도체 기판(100) 상에 포토레지스트를 도포하고, 상기 셀 영역(X)의 활성영역이 노출 되도록 상기 포토레지스트를 패터닝하고, 상기 셀 영역(X)의 상기 더미 게이트 상부 절연막(114)을 이온주입 마스크로 사용하여 상기 더미 게이트 전극(112)으로부터 노출된 반도체 기판(100)의 소스 및 드레인 영역(S/D)에 저도즈(low dose)의 N형 불순물(예컨대 인(Phosphorus) 또는 아세닉(As))을 이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제1 불순물 영역(110)을 형성하고, 상기 포토레지스트를 제거한다. 여기서, 상기 N형 불순물의 이온주입 공정은 이온 주입 시 약 20KeV(electron Voltage)정도의 에너지에서 상기 제1 불순물 영역(116)이 상기 반도체 기판(100)의 표면으로부터 약 1000Å정도까지 형성되어 얕은 접합(junction)을 갖도록 이루어진다.
도2h를 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 엔모스(NMOS) 트랜지스터가 형성되는 부분의 상기 더미 게이트 산화막(110)이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 더미 게이트 상부 절연막(114)을 이온주입 마스크로 사용하여 상기 코어/페리 영역(Y)의 엔모스(NMOS) 트랜지스터가 형성되는 소스 및 드레인 영역에 저도저(low dose)의 N형 불순물(예컨대 인 또는 아세닉)을 이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제1 불순물 영역(116)을 형성하고, 상기 포토레지스트를 제거한다.
도2i를 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 피모스(PMOS) 트랜지스터가 형성되는 부분의 상기 더미 게이트 산화막(110)이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 더미 게이트 상부 절연막(114)을 이온주입 마스크로 사용하여 상기 코어/페리 영역(Y)의 피모스 트랜지스터가 형성되는 소스/드레인 영역(S/D)에 저도저(low dose)의 P형 불순물(예컨대 보론 또는 BF2)을 이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제1 불순물 영역(116)을 형성하고, 상기 포토레지스트(P)를 제거한다. 이후, 상기 이온 주입에 의해 발생되는 반도체 기판(100)의 격자결함을 줄이기 위한 고온(약 800℃정도)의 열처리 공정을 수행한다. 도시하지는 않았지만, 상기 셀 영역(X) 및 코어/페리 영역(Y) 각각에 제1 불순물 영역(110)의 형성 전 또는 후, 상기 소스/드레인 영역(S/D)의 일부에서 틸트(tilt)를 갖고 상기 게이트 영역(G)의 일부를 침범하도록 상기 제1 불순물 영역(116)에 형성된 도전성 불순물과 반대되는 도전성 불순물을 이용하여 제2 채널 스토퍼를 형성할 수도 있다. 이때, 상기 도전성 불순물의 이온주입 공정은 약 50KeV의 에너지에서 상기 제2 채널 스토퍼가 약 2000Å정도까지 형성되어 깊은 접합을 갖도록 이루어진다.
도2j를 참조하면, 상기 더미 게이트 상부 절연막(114)을 포함하는 반도체 기판(100) 상에 소정 두께의 실리콘 질화막을 형성하고, 상기 실리콘 질화막 상에 포토레지스트를 도포하고, 소스/드레인 영역(S/D) 상부의 상기 실리콘 질화막이 노출되도록 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각마스크로 사용하여 상기 실리콘 질화막을 부분적 식각(partial etch)법으로 제거하여 상기 더미 게이트 상부 절연막(114)의 상부와 상기 더미 게이트 전극(112)의 측벽에 스페이서(118)를 형성한다.
도2k를 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 엔모스 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 스페이서(118)를 이온주입 마스크로 사용하여 상기 코어/페리 영역(Y)의 엔모스 트랜지스터가 형성되는 소스/드레인 영역(S/D)에 고도저(high dose)의 N형 불순물(인 또는 아세닉)을 이온주입하여 저농도의 제1 불순물 영역(116)에 오버랩하는 고농도(예컨대 약 1.0×1019atoms/cm3정도)의 제2 불순물 영역((120)을 형성하고, 상기 포토레지스트(P)를 제거한다. 여기서, N형 불순물의 이온주입 공정은 약 50KeV의 에너지에서 상기 제2 불순물 영역(120)이 소정 깊이(예를 들어 약1000Å 내지 2000Å정도)까지 형성되도록 이루어진다.
도2l을 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 피모스 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 스페이서(118) 또는 더미 게이트 상부 절연막(114)을 이온주입 마스크로 사용하여 상기 코어/페리 영역(Y)의 피모스 트랜지스터가 형성되는 소스 및 드레인 영역(S/D)에 고도저(high dose)의 P형 불순물(예컨대 보론 또는 BF2)을 이온주입하여 저농도의 제1 불순물 영역(116)에 오버랩하는 고농도(예컨대 약 1.0×1019atoms/cm3정도)의 제2 불순물 영역(120)을 형성하고, 상기 포토레지스트(P)를 제거한다.
도2m을 참조하면, 상기 제2 불순물 영역(120)이 형성된 반도체 기판(100) 상에 실리콘 질화막을 사용하여 층간 절연막(122)을 형성하고, 상기 층간 절연막(122)을 화학 기계적 연마 또는 에치백하여 상기 더미 게이트 상부 절연막(114) 또는 스페이서(118)가 노출되도록 상기 반도체 기판(100)을 평탄화한다.
도2n을 참조하면, 상기 층간 절연막(122) 상에 포토레지스트(P)를 도포하고, 상기 셀 영역(X)의 소스/드레인 영역(S/D) 상의 상기 층간 절연막(122)이 노출되도록 상기 포토레지스트(P)를 패터닝한다. 또한, 상기 포토레지스트(P)를 식각 마스크로 사용하여 상기 더미 게이트 산화막(112)이 노출되도록 상기 층간 절연막(122)을 제거한다. 이후, 상기 포토레지스트(P)를 제거한다.
도2o를 참조하면, 상기 셀 영역(X)의 스페이서(118) 또는 더미 게이트 상부 절연막(114)을 이온 주입 마스크로 사용하여 상기 셀 영역(X)의 소스/드레인 영역(S/D)의 반도체 기판(100) 일부에 고도즈(high dose)의 N형 불순물 (예컨대 인(Phosphorus) 또는 아세닉(As))을 이온주입하여 저농도 제1 불순물 영역(116)에 오버랩 하는 고농도(예컨대 약 1.0×1019atoms/cm3정도)의 제2 불순물 영역(120)을 형성한다. 여기서, 상기 N형 불순물 이온의 이온주입 공정은 이온 주입 시 약 50KeV(electron Voltage)정도의 에너지에서 상기 제2 불순물 영역(120)이 상기 반도체 기판(100)의 표면으로부터 약 2000Å정도까지 형성되어 깊은 접합을 갖도록 이루어진다.
도2p를 참조하면, 상기 셀 영역(X)의 상기 소스/드레인 영역(S/D) 상부의 더미 게이트 산화막(110)을 제거하고, 상기 제2 불순물 영역(120)이 형성된 반도체 기판(120) 상에 패드 폴리 실리콘막(124)을 화학기상증착법(Chemical Vapor Deposition)으로 형성하고, 상기 더미 게이트 상부 절연막(114) 또는 스페이서(118)의 일부가 노출되도록 화학 기계적 연마 또는 에치백하여 상기 패드 폴리 실리콘막(124)을 평탄화한다.
도2q를 참조하면, 상기 패드 폴리 실리콘막(124)을 식각 마스크로 사용하여 이방성 식각방법을 통해 상기 더미 게이트 전극(112) 상부의 스페이서(118) 또는 더미 게이트 상부 절연막(114)을 선택적으로 제거한다.
도2r을 참조하면, 상기 패드 폴리 실리콘막(124) 및 스페이서(118)를 식각 마스크로 사용하여 상기 더미 게이트 전극(112)을 건식 또는 습식 방법으로 식각하여 제거한다. 이때, 상기 더미 게이트 전극(112)은 이방성 식각방법을 이용하여 상기 패드 폴리 실리콘막(124)에 대하여 선택 식각율이 우수한 반응가스 또는 에천트를 사용하여 제거할 수 있다. 도시하지는 않았지만, 상기 제1 불순물 영역(116) 및 제2 불순물 영역(120)의 도전성 불순물의 주입과, 상기 건식 식각에 의해 발생되는 반도체 기판(100)의 표면 결함(defect)을 감소시키기 위해 고온(약 830℃정도)의 열처리 공정을 수행한다. 상기 불순물 이온주입에 의해 발생되는 기판 표면 손상에 의한 결함을 상기 패드 폴리 실리콘막 내의 도전성 불순물의 확산으로 소스/드레인 전극에 역방향 전압이 걸릴 경우 기판 표면 손상 부위를 상기 기판 표면 확산에 의해 높은 농도의 소스/드레인 영역의 반도체 기판에 도전성 불순물을 주입하여 상기 제이 형성되는 부분의 윗면에 높은 농도의 불순물이 포함되어 있는 경우에는 이후 열공정에 의해 불순물이 기판 표면 손상 부분을 높은 농도의 불순물로 감싸안음으로써, 소스/드레인에 역방향 전압이 걸릴 경우 기판 표면 손상 부위를 중성영역 안에 보존하여 접합누설전류를 줄일 수 있다. 소스/드레인 영역 및 그 상부의 불순물이 함유된 막질 게재 후에 열처리 공정을 한 뒤 채널 불순물주입을 하여 소스/드레인 영역과 채널 불순물 영역을 이격시킴으로써 접합누설전류 및 접합정전용량을 최소화하는 방법이다.
따라서, 본 발명의 제1 실시예에 따른 트랜지스터의 제조방법은 소스/드레인 영역(S/D)의 제1 불순물 영역(116) 및 제2 불순물 영역(120)을 먼저 형성하고, 상기 제1 불순물 영역(116) 및 제2 불순물 영역(120)의 형성 시 도전성 불술물의 이온 주입 또는 층간 절연막(122)의 식각에 의한 반도체 기판(100) 표면의 손상 또는 격자 결함을 감소시키기 위한 고온의 열처리 공정을 채널 조정용 불술물의 이온주입 공정 이전에 완료할 수 있다.
도2s를 참조하면, 상기 반도체 기판(100) 상에 포토레지스트(P)를 도포하고, 상기 셀 영역(X)의 상기 더미 게이트 산화막(110))이 노출되도록 상기 포토레지스트(P)를 패터닝한다. 상기 포토레지스트(P) 및 셀 영역(X)의 스페이서(118)를 이온주입 마스크로 사용하여 상기 게이트 영역에 저도즈(low dose)의 P형 불순물(예컨대 보론 또는 BF2)을 국부(local)이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제3 불순물 영역(126)을 형성한다. 이후, 상기 포토레지스트(P)를 제거한다. 이때, 상기 제3 불순물 영역(126)은 상기 P형 불순물을 20KeV정도의 에너지를 사용하여 이온주입함으로써, 상기 반도체 기판(100)의 표면으로부터 약 1000Å이하의 깊이에 형성될 수 있다.
도시하지는 않았지만, 단채널효과를 극복하기 위해서 얕은 접합(Shallow Junction)과 더불어 단채널효과의 주요 요인인 벌크 펀치스루(Bulk punch through)를 방지하기 위해 상기 제3 불순물 영역(126)을 형성하기 전 또는 후에 상기 반도체 기판(100) 내에 고도저(high dose)의 상기 N형 불순물을 국부이온주입하여 상기 반도체 기판(100)의 표면으로부터 소정 깊이(약 2000Å이하)에 고농도(예컨대 약 1.0×1016atoms/cm3정도))제 1 채널 스토퍼(미도시)를 형성할 수도 있다.
도2t를 참조하면, 상기 반도체 기판(100) 상에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 엔모스(NMOS) 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝한다. 또한, 상기 피모스(PMOS) 트랜지스터가 형성되는 부분의 스페이서(118) 및 패드 폴리 실리콘막(124)을 이온주입마스크로 사용하여 자기정렬 방법으로 저도저(low dose)의 P형 불순물(예컨대 보론 또는 BF2)을 국부이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제3 불순물 영역(126)을 형성한다. 이후, 상기 포토레지스트(P)를 제거한다. 도시하지는 않았지만, 펀치스루(punch through)를 방지하기 위해 상기 제3 불순물 영역(126)을 형성하기 전 또는 후에 상기 반도체 기판(100) 내에 고도저(high dose)의 상기 P형 불순물을 국부이온주입하여 상기 반도체 기판(100)의 표면으로부터 소정 깊이(약 2000Å이하)에 제 1 채널 스토퍼(미도시)를 형성할 수도 있다.
도2u를 참조하면, 상기 반도체 기판(100) 상에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 피모스(PMOS) 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝한다. 또한, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 피모스(PMOS) 트랜지스터가 형성되는 부분의 스페이서(118)를 이온주입 마스크로 사용하여 자기정렬 방법으로 게이트 영역(G)에 저도저(low dose)의 N형 불순물(예컨대 인 또는 아세닉)을 국부이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제3 불순물 영역(126)을 형성하고, 상기 포토레지스트(P)를 제거한다. 따라서, 상기 셀 영역(X) 및 코어/페리 영역(Y)에 채널 조절용 불순물을 교번하여 순차적으로 이온주입하여 각각의 제3 불순물 영역(126)을 형성한다. 이때, 상기 셀 영역(X)과 코어/페리 영역(Y)에 각각 이온주입된 채널 조절용 불순물은 그 농도를 달리하여 각 트랜지스터의 문턱 전압(threshold)값을 달리할 수도 있다.
도시하지는 않았지만, 펀치스루를 방지하기 위해 상기 제3 불순물 영역(126)을 형성하기 전 또는 후에 반도체 기판(100) 내에 고도저의 상기 N형 불순물을 국부이온주입하여 상기 반도체 기판(100)의 표면으로부터 소정 깊이(약 2000Å이하)에 제 1 채널 스토퍼(미도시)를 형성할 수도 있다. 이후, 상기 제3 불순물 영역(126)을 안정화하고, 상기 반도체 기판(100)의 표면 격자 결함을 감소시키기 위해 상기 제3 불순물 영역이 형성된 반도체 기판(100)을 약 고온(예컨대 약 800℃정도)에서 열처리하는 공정을 더 추가할 수도 있다.
따라서, 본 발명의 제1 실시예에 따른 트랜지스터의 제조방법은 고온의 열처리 공정을 먼저 완료하고, 국부이온주입으로 제3 불순물 영역(126)을 형성하기 때문에 고온의 열처리에 의해 발생되는 상기 제3 불순물 영역(126)의 확산을 방지하여 상기 제1 불순물 영역(116)과 제3 불순물 영역(126)의 접합면적을 최소화 또는 감소시켜 종래에 비해 접합누설전류를 개선할 수 있다.
도2v를 참조하면, 상기 셀 영역(X) 및 코어/페리 영역(Y)의 스페이서(118)에 의해 노출된 상기 게이트 영역(G) 상의 더미 게이트 산화막(110)을 건식 또는 습식 식각으로 제거한다.
도2w를 참조하면, 상기 층간 절연막(122), 스페이서(118) 및 패드 폴리 실리콘막(124)으로부터 노출된 게이트 영역(G)의 상기 반도체 기판(100) 상에 게이트 산화막(128)을 형성하고, 상기 게이트 산화막(128)이 형성된 상기 반도체 기판(100) 상에 도전성 불순물을 포함하는 폴리 실리콘을 이용하여 소정 두께(예컨대 약 1000Å 내지 2000Å정도)의 게이트 전극(130)을 형성한다. 또한, 상기 게이트 전극(130)이 형성된 상기 반도체 기판(100) 상에 텅스텐 실리사이드를 이용하여 도전성 금속막(132)을 형성하고, 소스/드레인 영역(S/D) 상부의 게이트 전극(130)이 노출되도록 상기 도전성 금속막(132) 배선을 화학 기계적 연마 또는 에치백하여 평탄화 한다.
도2x를 참조하면, 상기 도전성 금속막(132)을 식각 마스크로 사용하여 상기 스페이서(118), 소스/드레인 영역(S/D) 상부의 패드 폴리 실리콘막(124)이 노출되도록 상기 게이트 전극(130)을 식각하여 제거한다.
도시하지는 않았지만, 상기 결과물의 상부에 제2 층간 절연막을 형성하고, 상기 소스 영역(S) 영역 상의 패드 폴리 실리콘막(124) 상의 제2 층간 절연막에 제1 콘택홀을 형성하고, 상기 제1 콘택홀을 통해 전기적으로 접속하는 비트 라인 콘택을 형성하고, 상기 비트라인 콘택을 포함하는 반도체 기판(100) 상에 제3 층간 절연막을 형성하고, 상기 드레인 영역(D)의 상부에서 상기 패드 폴리 실리콘막(124)을 노출시키는 제2 및 3 층간 절연막에 제2 콘택홀을 형성하고, 상기 결과물의 상부에 상기 제2 콘택홀을 통해 셀 트랜지스터의 드레인 영역(D) 상의 패드 폴리 실리콘막(124)에 전기적으로 접속되는 스토리지 전극, 유전막 및 플레이트 전극을 순차적으로 형성하여 메모리 셀의 캐패시터를 완성한다.
따라서, 본 발명의 제1 실시예에 따른 트렌지스터 제조방법은 제3 불순물 영역(126) 형성 시 채널 조정용 불순물을 국부이온주입하고, 상기 제3 불순물 영역(126)의 형성 후 열처리를 최소화하여 제3 불순물 영역(126)의 확산을 방지함으로써, 상기 제1 불순물 영역(116)과의 접합면적을 줄이고 이에 따른 접합누설전류를 감소시킬 수 있다..
도3a 내지 도3y는 본 발명의 제2 실시예에 따른 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도3a를 참조하면, 반도체 기판(100)의 상부에 패드 산화막(102), 주형 폴리 실리콘막(104) 및 하드 마스크막(106)을 순차적으로 형성한다.
도3b를 참조하면, 상기 하드 마스크막(106) 상에 포토레지스트를 도포하고, 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 하드 마스크막(106)을 선택적으로 식각함으로써 활성 영역(A)을 정의한다. 이때, 상기 하드 마스크막(106)의 식각 공정은 이방성 식각방법을 이용하여 이루어지고, 상기 하드 마스크막(106)의 식각 공정 시 상기 주형 폴리 실리콘막(104)은 식각 저지층으로서의 역할을 수행한다.
도3c를 참조하면, 상기 하드 마스크막(106)을 식각마스크로 사용하여 상기 주형 폴리 실리콘막(104), 패드 산화막(102) 및 반도체 기판(100)의 일부를 순차적으로 제거하여 트렌치(T)를 형성한다. 여기서, 상기 주형 폴리 실리콘막(104), 패드 산화막(102) 및 반도체 기판(100)의 식각 공정은 건식 식각으로 이루어지며, 상기 건식 식각은 반응가스의 종류를 달리하여 막질따라 서로 다른 식각율을 갖도록하여 다층박막을 순차적으로 식각할 수 있다. 따라서, 상기 주형 폴리 실리콘막(104)의 식각 시 상기 패드 산화막은 식각 저지층으로서의 역할을 수행하고, 상기 패드 산화막 및 반도체 기판(100)의 식각 또한 마찬가지로 이루어질 수 있다. 이때, 상기 트렌치(T)는 상기 반도체 기판(100)으로부터 소정 깊이(약 2000Å 내지 5000Å정도)를 갖도록 형성된다.
도3d를 참조하면, 상기 반도체 기판(100)에 형성된 트렌치(T) 내부에 필드 산화막을 이용하여 소자 분리막(108)을 형성하고, 상기 하드 마스크막(106)을 산화 방지 마스크로 사용하여 열산화 공정으로 노출된 주형 폴리 실리콘막(104) 및 반도체 기판(100)의 표면을 선택적으로 산화하여 상기 소자 분리막(108)을 형성한다. 여기서, 상기 주형 폴리 실리콘막(104)은 상기 소자 분리막(108)의 형성 시 발생하는 부피 팽창에 의한 스트레스를 완화시키기 위한 버퍼층으로 작용한다. 또한, 상기 소자 분리막(108)이 형성된 반도체 기판(100)을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(Etch back)하여 평탄화한다. 이때, 상기 평탄화는 상기 하드 마스크막(106), 주형 폴리 실리콘막(104) 및 패드 산화막(102)을 모두 제거하여 상기 반도체 기판(100)의 표면이 평탄화되도록 이루어진다.
도3e를 참조하면, 상기 반도체 기판(100) 상에 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막을 이용하여 화학기상증착법(Chemical Vapor Deposition) 으로 더미 게이트 산화막(110) 및 희생 산화막(111)을 적층한다. 이때, 상기 더미 게이트 산화막(110)은 일정두께(예컨대 30Å 내지 80Å정도)로 형성하고, 상기 희생 산화막(111)은 후속 공정의 더미 게이트 전극(112)의 높이가 되도록 소정 두께(예컨대 약 1500Å 내지 3000Å정도)로 형성한다.
도3f를 참조하면, 상기 희생 산화막(111) 상에 포토레지스트를 도포하고, 게이트 영역 상부의 희생 산화막(111)이 노출되도록 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각마스크로 사용하여 상기 더미 게이트 산화막(110)이 일부 노출되도록 상기 희생 산화막(111)을 제거하고, 상기 포토레지스트를 제거한다.
도3g를 참조하면, 상기 희생 산화막(111)을 포함하는 상기 반도체 기판(100) 상에 실리콘 게르마늄을 이용하여 더미 게이트 전극(112)을 형성하고, 상기 희생 산화막(111)이 노출되도록 상기 더미 게이트 전극(112)을 화학 기계적 연마 또는 에치백하여 상기 반도체 기판(100)을 평탄화한다.
도3h를 참조하면, 이방성 식각 방법을 이용하여 상기 희생 산화막(111)을 선택적으로 제거함으로써 상기 더미 게이트 전극(112)을 독립적으로 형성한다. 이와 같은 상기 더미 게이트 전극(112)의 형성공정은 다마신 방법으로도 일컬어지기도 한다.
도3i를 참조하면, 상기 반도체 기판(100) 상에 포토레지스트를 도포하고, 상기 셀 영역(X)의 활성영역이 노출 되도록 상기 포토레지스트를 패터닝하고, 상기 셀 영역(X)의 상기 더미 게이트 전극(112)을 이온주입 마스크로 사용하여 상기 더미 게이트 전극(112)으로부터 노출된 반도체 기판(100)의 소스 및 드레인 영역(S/D)에 저도즈(low dose)의 N형 불순물(예컨대 인(Phosphorus) 또는 아세닉(As))을 이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제1 불순물 영역(110)을 형성하고, 상기 포토레지스트를 제거한다. 여기서, 상기 N형 불순물 이온의 이온주입 공정은 이온 주입 시 약 20KeV(electron Voltage)정도의 에너지에서 상기 제1 불순물 영역(116)이 상기 반도체 기판(100)의 표면으로부터 약 1000Å정도까지 형성되어 얕은 접합(junction)을 갖도록 이루어진다.
도3j를 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 엔모스(NMOS) 트랜지스터가 형성되는 부분의 상기 더미 게이트 산화막(110)이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 더미 게이트 상부 절연막(114)을 이온주입 마스크로 사용하여 상기 코어/페리 영역(Y)의 엔모스(NMOS) 트랜지스터가 형성되는 소스 및 드레인 영역에 저도저(low dose)의 N형 불순물(예컨대 인 또는 아세닉)을 이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제1 불순물 영역(116)을 형성하고, 상기 포토레지스트를 제거한다.
도3k를 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 피모스(PMOS) 트랜지스터가 형성되는 부분의 상기 더미 게이트 산화막(110)이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 더미 게이트 상부 절연막(114)을 이온주입 마스크로 사용하여 상기 코어/페리 영역(Y)의 피모스 트랜지스터가 형성되는 소스 및 드레인 영역에 저도저(low dose)의 P형 불순물(예컨대 보론 또는 BF2)을 이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제1 불순물 영역을 형성하고, 상기 포토레지스트(P)를 제거한다. 이후, 상기 이온 주입에 의해 발생되는 반도체 기판(100)의 격자결함을 줄이기 위한 고온(약 800℃정도)의 열처리 공정을 수행한다. 도시하지는 않았지만, 상기 제1 불순물 영역(110)의 형성 전 또는 후, 상기 소스/드레인 영역(S)의 일부에서 틸트(tilt)를 갖고 채널 영역의 일부를 침범하도록 상기 제1 불순물 영역(116) 및 제2 불순물 영역(120)에 형성된 도전성 불순물과 반대되는 도전성 불순물을 이용하여 제2 채널 스토퍼를 형성할 수도 있다. 이때, 상기 도전성 불순물의 이온주입 공정은 약 50KeV의 에너지에서 상기 제2 채널 스토퍼가 약 2000Å정도까지 형성되어 깊은 접합을 갖도록 이루어진다.
도3l을 참조하면, 상기 더미 게이트 전극(112)을 포함하는 반도체 기판(100) 상에 소정 두께의 실리콘 질화막을 형성하고, 상기 실리콘 질화막 상에 포토레지스트를 도포하고, 소스/드레인 영역(S/D) 상부의 상기 실리콘 질화막이 노출되도록 상기 포토레지스트를 패턴닝하고, 상기 포토레지스트를 식각마스크로 사용하여 상기 실리콘 질화막을 부분식각(partial etch)법으로 제거하여 상기 더미 게이트 전극(112)의 측벽에 스페이서(118)를 형성한다.이후, 상기 포토레지스트를 제거한다.
도3m을 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 엔모스(NMOS) 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 스페이서(118)를 이온주입 마스크로 사용하여 상기 코어/페리 영역(Y)의 엔모스 트랜지스터가 형성되는 소스/드레인 영역(S/D)에 고도저(high dose)의 N형 불순물(인 또는 아세닉)을 이온주입하여 저농도의 제1 불순물 영역(116)에 오버랩하는 고농도(예컨대 약 1.0×1016atoms/cm3정도)의 제2 불순물 영역((120)을 형성하고, 상기 포토레지스트(P)를 제거한다. 여기서, N형 불순물의 이온주입 공정은 약 50KeV의 에너지에서 상기 제2 불순물 영역(120)이 소정 깊이(예를 들어 약1000Å 내지 2000Å정도)까지 형성되도록 이루어진다.
도3n을 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 피모스(PMOS) 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 스페이서(118) 또는 더미 게이트 상부 절연막(114)을 이온주입 마스크로 사용하여 상기 코어/페리 영역(Y)의 피모스(PMOS) 트랜지스터가 형성되는 소스 및 드레인 영역(S/D)에 고도저(high dose)의 P형 불순물(예컨대 보론 또는 BF2)을 이온주입하여 저농도의 제1 불순물 영역(116)에 오버랩하는 고농도(예컨대 약 1.0×1019atoms/cm3정도)의 제2 불순물 영역(120)을 형성하고, 상기 포토레지스트(P)를 제거한다.
도3o를 참조하면, 상기 제2 불순물 영역(120)이 형성된 반도체 기판(100) 상에 실리콘 질화막을 사용하여 층간 절연막(122)을 형성하고, 화학 기계적 연마 또는 에치백하여 상기 더미 게이트 전극(112) 또는 스페이서(118)가 노출되도록 상기 층간 절연막(122)을 평탄화한다.
도3p를 참조하면, 상기 층간 절연막(122) 상에 포토레지스트(P)를 도포하고, 상기 셀 영역(X)의 소스/드레인 영역(S/D) 상의 상기 층간 절연막(122)이 노출되도록 상기 포토레지스트(P)를 패터닝 한다. 또한, 상기 포토레지스트(P)를 식각 마스크로 사용하여 상기 더미 게이트 산화막(112)이 노출되도록 상기 층간 절연막(122)을 제거한다. 이후, 상기 포토레지스트(P)를 제거한다.
도3q를 참조하면, 상기 셀 영역(X)의 스페이서(118) 또는 더미 게이트 전극(112)을 이온 주입 마스크로 사용하여 상기 셀 영역(X)의 소스/드레인 영역(S/D)의 반도체 기판(100) 일부에 고도즈(high dose)의 N형 불순물 (예컨대 인(Phosphorus) 또는 아세닉(As))을 이온주입하여 저농도의 제1 불순물 영역(116)에 오버랩하는 고농도(예컨대 약 1.0×1019atoms/cm3정도)의 제2 불순물 영역(120)을 형성한다. 여기서, 상기 N형 불순물 이온의 이온주입 공정은 이온 주입 시 약 50KeV(electron Voltage)정도의 에너지에서 상기 제2 불순물 영역(120)이 상기 반도체 기판(100)의 표면으로부터 약 2000Å정도까지 형성되어 깊은 접합을 갖도록 이루어진다.
도3r을 참조하면, 상기 셀 영역(X)의 상기 소스/드레인 영역(S/D) 상부의 상기 더미 게이트 산화막(110)을 제거하고, 상기 제2 불순물 영역(120)이 형성된 반도체 기판(120) 상에 패드 폴리 실리콘막(124)을 화학기상증착법(Chemical Vapor Deposition)으로 형성하고, 상기 더미 게이트 전극(112) 또는 스페이서(118)의 일부가 노출되도록 화학 기계적 연마 또는 에치백 하여 상기 패드 폴리 실리콘막(124)을 평탄화한다.
도3s를 참조하면, 상기 패드 폴리 실리콘막(124) 및 스페이서(118)을 식각 마스크로 사용하여 이방성 식각방법을 통해 상기 더미 게이트 전극(112)을 선택적으로 제거한다. 이때, 상기 더미 게이트 전극(112)은 이방성 식각방법을 이용하여 상기 패드 폴리 실리콘막(124) 및 스페이서(118)에 대하여 선택 식각율이 우수한 반응가스 또는 에천트를 사용하여 제거할 수 있다. 도시하지는 않았지만, 상기 제1 불순물 영역(116) 및 제2 불순물 영역(120)의 도전성 불순물의 주입과, 상기 건식 식각에 의해 발생되는 반도체 기판(100)의 표면 결함(defect)을 감소시키기 위해 고온(약 830℃정도)의 열처리 공정을 수행한다.
따라서, 본 발명의 제2 실시예에 따른 트랜지스터의 제조방법은 소스/드레인 영역(S/D)의 제1 불순물 영역(116) 및 제2 불순물 영역(120)을 먼저 형성하고, 상기 제1 불순물 영역(116) 및 제2 불순물 영역(120)의 형성 시 도전성 불술물의 이온 주입 또는 층간 절연막(122)의 식각에 의한 반도체 기판(100) 표면의 손상 또는 격자 결함을 감소시키기 위한 고온의 열처리 공정을 채널 조정용 불술물의 이온주입 공정 이전에 완료할 수 있다.
도3t를 참조하면, 상기 반도체 기판(100) 상에 포토레지스트(P)를 도포하고, 상기 셀 영역(X)의 상기 더미 게이트 산화막(110))이 노출되도록 상기 포토레지스트(P)를 패터닝한다. 상기 포토레지스트(P) 및 셀 영역(X)의 스페이서(118)를 이온주입 마스크로 사용하여 상기 게이트 영역에 저도즈(low dose)의 P형 불순물(예컨대 보론 또는 BF2)을 국부(local)이온주입하여 저농도(예컨대 약 1.0×1019atoms/cm3정도)의 제3 불순물 영역(126)을 형성한다. 이후, 상기 포토레지스트(P)를 제거한다. 이때, 상기 제3 불순물 영역(126)은 상기 P형 불순물을 20KeV정도의 에너지를 사용하여 이온주입함으로써, 상기 반도체 기판(100)의 표면으로부터 약 1000Å이하의 깊이에 형성될 수 있다. 도시하지는 않았지만, 단채널효과를 극복하기 위해서 얕은 접합(Shallow Junction)과 더불어 단채널효과의 주요 요인인 벌크 펀치스루(Bulk punch through)를 방지하기 위해 상기 제3 불순물 영역(126)을 형성하기 전 또는 후 상기 반도체 기판(100) 상에 고도저(high dose)의 상기 N형 불순물을 국부이온주입하여 상기 반도체 기판(100)의 표면으로부터 소정 깊이(약 2000Å이하)에 제 1 채널 스토퍼(미도시)를 형성할 수도 있다.
도3u를 참조하면, 상기 반도체 기판(100) 상에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 엔모스(NMOS) 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝한다. 또한, 상기 피모스(PMOS) 트랜지스터가 형성되는 부분의 스페이서(118) 및 패드 폴리 실리콘막(124)을 이온주입마스크로 사용하여 자기정렬 방법으로 저도저(low dose)의 P형 불순물(예컨대 보론 또는 BF2)을 국부이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제3 불순물 영역(126)을 형성한다. 이후, 상기 포토레지스트(P)를 제거한다. 도시하지는 않았지만, 벌크 펀치스루(bulk punch through)를 방지하기 위해 상기 제3 불순물 영역(126)을 형성하기 전 또는 후에 상기 반도체 기판(100) 상에 고도저(high)의 상기 P형 불순물을 국부이온주입하여 상기 반도체 기판(100)의 표면으로부터 소정 깊이(약 2000Å이하)에 제 1 채널 스토퍼(미도시)를 형성할 수도 있다.
도3v를 참조하면, 상기 반도체 기판(100) 상에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 피모스(PMOS) 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝한다. 또한, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 피모스(PMOS) 트랜지스터가 형성되는 부분의 스페이서(118)를 이온주입 마스크로 사용하여 자기정렬 방법으로 게이트 영역(G)에 저도저(low dose)의 N형 불순물(예컨대 인 또는 아세닉)을 국부이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제3 불순물 영역(126)을 형성하고, 상기 포토레지스트(P)를 제거한다. 따라서, 상기 셀 영역(X) 및 코어/페리 영역(Y)에 채널 조절용 불순물을 교번하여 순차적으로 이온주입하여 각각의 제3 불순물 영역(126)을 형성한다. 이때, 상기 셀 영역(X)과 코어/페리 영역(Y)에 각각 이온주입된 채널 조절용 불순물은 그 농도를 달리하여 각 트랜지스터의 문턱 전압(threshold)값을 달리할 수도 있다. 도시하지는 않았지만, 펀치스루를 방지하기 위해 상기 제3 불순물 영역(126)을 형성하기 전 또는 후에 반도체 기판(100) 상에 고도저의 상기 N형 불순물을 국부이온주입하여 상기 반도체 기판(100)의 표면으로부터 소정 깊이(약 2000Å이하)에 제 1 채널 스토퍼(미도시)를 형성할 수도 있다. 이후, 상기 제3 불순물 영역(126)을 안정화하고, 표면 격자 결함을 감소시키기 위해 상기 제3 불순물 영역(126)이 형성된 반도체 기판(100)을 고온(예컨대 약 800℃정도)에서 열처리하는 공정을 더 추가할 수도 있다.
따라서, 본 발명의 제2 실시예에 따른 트랜지스터의 제조방법은 고온의 열처리 공정을 완료하고, 국부이온주입으로 제3 불순물 영역(126)을 형성하기 때문에 고온의 열처리에 의해 발생되는 상기 제3 불순물 영역(126)의 확산을 방지하여 상기 제1 불순물 영역(116)과 제3 불순물 영역(126)의 접합면적을 최소화 또는 감소시켜 종래에 비해 접합누설전류를 감소시킬 수 있다.
도3w를 참조하면, 상기 셀 영역(X) 및 코어/페리 영역(Y)의 스페이서(118)에 의해 노출된 상기 게이트 영역(G) 상의 더미 게이트 산화막(110)을 건식 또는 습식 식각으로 제거한다.
도3x를 참조하면, 상기 층간 절연막(122), 스페이서(118) 및 패드 폴리 실리콘막(124)으로부터 노출된 게이트 영역(G)의 상기 반도체 기판(100) 상에 게이트 산화막(128)을 형성하고, 상기 게이트 산화막(128)이 형성된 상기 반도체 기판(100) 상에 도전성 불순물을 포함하는 폴리 실리콘을 이용하여 소정 두께(예컨대 약 1000Å 내지 2000Å정도)의 게이트 전극(130)을 형성한다. 또한, 상기 게이트 전극(130)이 형성된 상기 반도체 기판(100) 상에 텅스텐 실리사이드를 이용하여 도전성 금속막(132)을 형성하고, 소스/드레인 영역(S/D) 상부의 게이트 전극(130)이 노출되도록 상기 도전성 금속막(132) 배선을 화학 기계적 연마 또는 에치백하여 평탄화 한다.
도3y를 참조하면, 상기 도전성 금속막(132)을 식각 마스크로 사용하여 상기 스페이서(118), 소스/드레인 영역(S/D) 상부의 패드 폴리 실리콘막(124)이 노출되도록 상기 게이트 전극(130)을 식각하여 제거한다.
도시하지는 않았지만, 상기 결과물의 상부에 제2 층간 절연막을 형성하고, 상기 소스 영역(S) 영역 상의 패드 폴리 실리콘막(124) 상의 제2 층간 절연막에 제1 콘택홀을 형성하고, 상기 제1 콘택홀을 통해 전기적으로 접속하는 비트 라인 콘택을 형성하고, 상기 비트라인 콘택을 포함하는 반도체 기판(100) 상에 제3 층간 절연막을 형성하고, 상기 드레인 영역(D) 상부의 상기 패드 폴리 실리콘막(124)이 노출되도록 제2 및 제3 층간 절연막에 제2 콘택홀을 형성하고, 상기 결과물의 상부에 상기 제2 콘택홀을 통해 셀 트랜지스터의 드레인 영역(D) 상의 패드 폴리 실리콘막(124)에 전기적으로 접속되는 스토리지 전극, 유전막 및 플레이트 전극을 순차적으로 형성하여 메모리 셀의 캐패시터를 완성한다.
따라서, 본 발명의 제2 실시예에 따른 트렌지스터 제조방법은 패드 폴리 실리콘막(124)의 형성 후 고온의 열처리 공정을 마치고, 제3 불순물 영역(126) 형성 시 채널 조정용 불순물을 국부이온주입하고, 상기 제3 불순물 영역(126)의 형성 후 열처리를 최소화하여 상기 제3 불순물 영역(126)의 확산을 방지함으로써, 상기 제1 불순물 영역(116)과의 접합면적을 줄이고, 이에 따른 접합누설전류를 감소시킬 수가 있다.
이상 상술한 바와 같이, 본 발명에 따른 트랜지스터의 제조방법에 있어서, 채널 조절용 불순물 주입 이후 열처리 공정을 최소하여 상기 열처리 공정에 의한 채널 조절용 불순물의 확산을 방지하고 PN 접합면적을 줄일 수 있기 때문에 종래에 비해 접합누설전류를 감소시킬 수 있다.
도1a 내지 도1s는 종래 기술에 따른 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도2a 내지 도2x는 본 발명의 제1 실시예에 따른 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도3a 내지 도3y는 본 발명의 제2 실시예에 따른 트랜지스터의 제조방법을 나타낸 공정단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 패드 산화막
104 : 주형 폴리 실리콘막 106 : 하드 마스크막
108 : 소자 분리막 110 : 더미 게이트 산화막
112 : 더미 게이트 전극 114 : 더미 게이트 상부 절연막
116 : 제1 불순물 영역 118 : 스페이서
120 : 제2 불순물 영역 122 : 층간 절연막
124 : 패드 폴리 실리콘막 126 : 제3 불순물 영역
128 : 게이트 산화막 130 : 게이트 전극
132 : 도전성 금속막

Claims (50)

  1. 상기 반도체 기판 상에 더미 게이트 산화막을 게재하여 더미 게이트 전극 및 더미 게이트 상부 절연막을 형성하는 단계와,
    상기 더미 게이트 전극 양측의 소스/드레인 영역 상에 제1 도전성 불순물을 이온주입하여 제1 불순물 영역을 형성하는 단계와,
    상기 더미 게이트 전극의 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서를 이온주입 마스크로 사용하여 상기 제1 불순물 영역과 오버랩하도록 상기 제1 도전성 불순물을 이온주입하여 제2 불순물 영역을 형성하는 단계와,
    상기 스페이서에 의해 정렬되는 상기 반도체 기판의 소스 및 드레인 영역 상에 패드 폴리 실리콘막을 형성하는 단계와,
    상기 더미 게이트 상부 절연막 또는 스페이서를 제거하고, 상기 더미 게이트 전극을 순차적으로 제거한 후 상기 반도체 기판을 열처리하는 단계와,
    상기 제1 도전성 불순물과 반대인 제2 도전성 불순물을 상기 반도체 기판의 게이트 영역에 이온주입하여 제3 불순물 영역을 형성하는 단계와,
    상기 더미 게이트 산화막을 제거하고, 게이트 절연막을 게재하여 상기 게이트 영역에 게이트 전극을 형성하는 단계를 포함함을 특징으로 하는 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판 상에 트랜치를 형성하여 소자 분리막을 형성하는 단계를 더 포함함을 특징으로 하는 트랜지스터의 제조방법.
  3. 제2 항에 있어서,
    상기 소자 분리막의 형성 단계는
    상기 반도체 기판상에 패드 산화막, 주형 폴리 실리콘막 및 하드 마스크막을 순차적으로 형성하는 단계와,
    상기 하드 마스크막 상에 포토레지스트를 도포하고, 상기 하드 마스크막의 일부분이 노출되도록 상기 포토레지스트를 패터닝하는 단계와,
    상기 포토레지스트를 식각마스크로 사용하여 상기 주형 폴리 실리콘막, 패드 산화막 및 상기 반도체 기판의 일부분을 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치 내부에 열산화 공정을 이용하여 소자 분리막을 형성하는 단계를 더 포함함을 특징으로 하는 트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 더미 게이트 산화막, 더미 게이트 전극 및 더미 게이트 상부 절연막의 형성공정은,
    상기 더미 게이트 산화막, 상기 더미 게이트 전극 및 더미 게이트 상부 절연막을 상기 반도체 기판 상에 순차적으로 적층하는 단계와,
    상기 더미 게이트 상부 절연막 상에 포토레지스트를 도포하고, 상기 포토레지스트를 패터닝하는 단계와,
    상기 포토레지스트를 식각마스크로 사용하여 상기 더미 게이트 상부 절연막의 일부를 제거하여 상기 더미 게이트 상부 절연막을 패터닝하는 단계와,
    상기 더미 게이트 상부 절연막을 식각마스크로 사용하여 상기 더미 게이트 산화막이 노출되도록 상기 더미 전극의 일부를 식각하여 상기 게이트 영역 상에 상기 더미 게이트 전극을 형성하는 단계와,
    상기 포토레지스트를 제거하는 단계를 더 포함함을 특징으로 하는 트랜지스터의 제조방법.
  5. 제4 항에 있어서,
    상기 더미 게이트 산화막은 열산화방법을 이용한 습식으로 형성함을 특징으로 하는 트랜지스터의 제조방법.
  6. 제4 항에 있어서,
    상기 더미 게이트 산화막은 30Å 내지 80Å의 두께를 갖도록 형성함을 특징으로 하는 트랜지스터의 제조방법.
  7. 제4 항에 있어서,
    상기 더미 게이트 전극은 실리콘 게르마늄을 이용하여 형성함을 특징으로 하는 트랜지스터의 제조방법.
  8. 제4 항에 있어서,
    상기 더미 게이트 상부 절연막은 실리콘 질화막으로 형성함을 특징으로 하는 트랜지스터의 제조방법.
  9. 제4 항에 있어서,
    상기 더미 게이트 전극 및 더미 게이트 상부 절연막은 화학기상증착법으로 형성함을 특징으로 하는 트랜지스터의 제조방법.
  10. 제4 항에 있어서,
    상기 더미 게이트 전극 및 더미 게이트 상부 절연막은 1000Å 내지 4000Å의 두께를 갖도록 형성함을 특징으로 하는 트랜지스터의 제조방법.
  11. 제1 항에 있어서,
    상기 제1 불순물 영역은 상기 반도체 기판을 셀 영역과, 코어/페리 영역으로 구분하여 상기 셀 영역에 N형 도전형 불순물로 이온주입하고, 상기 코어/페리 영역에 N형 또는 P형 도전성 불순물을 각각 이온주입하여 형성함을 특징으로 하는 트랜지스터의 제조방법.
  12. 제11항에 있어서,
    상기 N형 도전형 불순물은 인 또는 아세닉임을 특징으로 하는 트랜지스터의 제조방법.
  13. 제11 항에 있어서,
    상기 P형 도전형 불순물은 보론 또는 BF2임을 특징으로 하는 트랜지스터의 제조방법.
  14. 제1 항에 있어서,
    상기 제1 불순물 영역은 상기 제1 도전형 불순물을 상기 반도체 기판 상에 20KeV의 에너지로 이온 주입하여 형성함을 특징으로 하는 트랜지스터의 제조방법.
  15. 제1 항에 있어서,
    상기 제1 불순물 영역은 1×1016atoms/cm3정도의 상기 제1 도전형 불순물을 포함함을 특징으로 하는 트랜지스터의 제조방법.
  16. 제1 항에 있어서,
    상기 제1 불순물 영역은 상기 반도체 기판의 표면에서 1000Å 내지 2000Å의 깊이를 갖도록 형성함을 특징으로 하는 트랜지스터의 제조방법.
  17. 제1 항에 있어서,
    상기 제1 불순물 영역의 형성 이후, 상기 반도체 기판을 열처리하는 공정을 더 포함함을 특징으로 하는 트랜지스터의 제조방법.
  18. 제1 항에 있어서,
    상기 제1 불순물 영역의 형성 후, 상기 소스/드레인 영역의 상기 반도체 기판 일부에서 상기 게이트 영역의 일부를 침범하도록 상기 제2 도전성 불순물을 이온주입하여 제2 채널 스토퍼층을 형성하는 단계를 더 포함함을 특징으로 하는 트랜지스터의 제조방법.
  19. 제18항에 있어서,
    상기 제2 채널 스토퍼층의 이온주입 공정은 50KeV의 에너지를 이용함을 특징으로 하는 트랜지스터의 제조방법.
  20. 제18항에 있어서,
    상기 제2 채널 스토퍼층은 상기 반도체 기판 표면으로부터 2000Å이하로 형성함을 특징으로 하는 트랜지스터의 제조방법.
  21. 제1 항에 있어서,
    상기 스페이서는 실리콘 질화막 또는 실리콘 산질화막으로 형성함을 특징으로 하는 트랜지스터의 제조방법.
  22. 제1 항에 있어서,
    상기 스페이서는 상기 더미 게이트 상부 절연막 상부에 형성함을 특징으로 하는 트랜지스터의 제조방법.
  23. 제1 항에서,
    상기 제2 불순물 영역은 상기 제1 도전형 불순물을 50KeV의 에너지로 상기 반도체 기판에 이온주입하여 형성함을 특징으로 하는 트랜지스터의 제조방법.
  24. 제1 항에 있어서,
    상기 제2 불순물 영역은 1×1019atoms/cm3정도의 상기 제1 도전형 불순물을 포함함을 특징으로 하는 트랜지스터의 제조방법.
  25. 제1 항에 있어서,
    상기 제2 불순물 영역은 상기 반도체 기판의 표면으로부터 2000Å이하의 깊이를 갖도록 형성함을 특징으로 하는 트랜지스터의 제조방법.
  26. 제1 항에 있어서,
    상기 제2 불순물 영역의 형성 단계는,
    상기 반도체 기판을 셀 영역 및 코어/페리 영역으로 나누어 상기 코어/페리 영역의 상기 제2 불순물 영역을 형성하는 단계와,
    상기 반도체 기판의 전면에 층간 절연막을 형성하고, 상기 층간 절연막을 평탄화하는 단계와,
    상기 셀 영역에 형성된 층간 절연막을 제거하고, 상기 셀 영역에 제2 불순물 영역을 형성하는 단계를 더 포함함을 특징으로 하는 트랜지스터의 제조방법.
  27. 상기 제26항에 있어서,
    상기 셀 영역의 소스/드레인 영역 상의 더미 게이트 산화막을 제거하는 단계를 더 포함함을 특징으로 하는 트랜지스터의 제조방법.
  28. 제26 항에 있어서,
    상기 층간 절연막은 실리콘 질화막을 이용하여 형성함을 특징으로 하는 트랜지스터의 제조방법.
  29. 제26 항에 있어서,
    상기 층간 절연막의 평탄화 단계는 화학 기계적 연마 또는 에치백 공정을 이용함을 특징으로 하는 트랜지스터의 제조방법.
  30. 제1 항에 있어서,
    상기 제2 불순물 영역을 형성하는 단계는 상기 더미 게이트 상부 절연막 및 스페이서를 이온주입마스크로 사용한 자기정렬방법으로 상기 제1 불순물을 이온주입하여 형성함을 특징으로 하는 트랜지스터의 제조방법.
  31. 제1 항에 있어서,
    상기 패드 폴리 실리콘막은 화학기상증착방법으로 형성함을 특징으로 하는 트랜지스터의 제조방법.
  32. 제1 항에 있어서,
    상기 패드 폴리 실리콘막은 도전성 불순물을 더 포함함을 특징으로 하는 트랜지스터의 제조방법.
  33. 제1항에 있어서,
    상기 패드 콘택이 형성된 반도체 기판을 화학 기계적 연마 방법을 이용하여 상기 스페이서 또는 더미 게이트 상부 절연막의 일부가 노출되도록 평탄화하는 단계를 더 포함함을 특징으로 하는 트랜지스터의 제조방법.
  34. 제1항에 있어서,
    상기 더미 게이트 전극의 상부에 형성된 상기 더미 게이트 상부 절연막의 제거는 이방성 식각방법으로 이루어짐을 특징으로 하는 트랜지스터의 제조방법.
  35. 제1항에 있어서,
    상기 더미 게이트 전극을 제거하는 단계는 이방성 식각방법을 이용하여 이루어짐을 특징으로 하는 트랜지스터의 제조방법.
  36. 제1항에 있어서,
    상기 더미 게이트 전극은 건식 식각방법으로 제거함을 특징으로 하는 트랜지스터의 제조방법.
  37. 제1 항에 있어서,
    상기 열처리하는 단계는 800도 내지 830도에서 이루어짐을 특징으로 하는 트랜지스터의 제조방법.
  38. 제1항에 있어서,
    상기 열처리하는 단계는 적어도 1시간이상 이루어짐을 특징으로 하는 트랜지스터의 제조방법.
  39. 제1 항에 있어서,
    상기 제3 불순물 영역은 상기 반도체 표면으로부터 500Å 내지 1000Å정도의 깊이를 갖도록 형성함을 특징으로 하는 트랜지스터의 제조방법.
  40. 제1 항에 있어서,
    상기 제3 불순물 영역은 상기 제2 도전형 불순물을 상기 반도체 기판 상에 20KeV의 에너지로 이온 주입하여 형성함을 특징으로 하는 트랜지스터의 제조방법.
  41. 제1 항에 있어서,
    상기 제3 불순물 영역은 1×1016atoms/cm3정도의 상기 제3 도전형 불순물을 포함함을 특징으로 하는 트랜지스터의 제조방법.
  42. 제1항에 있어서,
    상기 제3 불순물 영역의 형성 후 상기 반도체 기판을 열처리하는 단계를 더 포함함을 특징으로 하는 트랜지스터의 제조방법.
  43. 제1항에 있어서,
    상기 게이트 산화막은 열산화 공정을 이용하여 형성함을 특징으로 하는 트랜지스터의 제조방법.
  44. 제43항에 있어서,
    상기 열산화 공정은 800℃정도에서 이루어짐을 특징으로 하는 트랜지스터의 제조방법.
  45. 제1항에 있어서,
    상기 게이트 전극은 다결정 실리콘으로 형성함을 특징으로 하는 트랜지스터의 제조방법.
  46. 제45항에 있어서,
    상기 다결정 실리콘은 도전성 불순물을 포함함을 특징으로 하는 트랜지스터의 제조방법.
  47. 제1항에 있어서,
    상기 게이트 전극은 500Å 내지 2000Å정도의 두께를 갖도록 형성함을 특징으로 하는 트랜지스터의 제조방법.
  48. 제1항에 있어서,
    상기 게이트 전극의 형성 단계 후,
    상기 게이트 전극이 형성된 반도체 기판 상에 도전성 금속막을 형성하는 단계와,
    상기 패드 폴리 실리콘막이 노출되도록 상기 금속 물질을 화학 기계적 연마방법으로 평탄화하는 단계와,
    상기 게이트 전극과 상기 패드 폴리 실리콘막이 절연되도록 상기 패드 콘택 상부의 상기 게이트 전극을 식각하는 단계를 더 포함함을 특징으로 하는 트랜지스터의 제조방법.
  49. 활성 영역을 정의하기 위해 반도체 기판 상에 소자 분리막을 형성하는 단계와,
    상기 반도체 기판 상에 더미 게이트 산화막을 게재하여 더미 게이트 전극 및 더미 게이트 상부 절연막을 형성하는 단계와,
    상기 더미 게이트 전극의 양측 소스 드레인 영역에 제1 도전성 불순물을 이온주입하여 제1 불순물 영역을 형성하는 단계와,
    상기 더미 게이트 전극의 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서를 이온주입 마스크로 사용하여 상기 제1 불순물 영역과 오버랩하도록 상기 제1 도전성 불순물을 이온주입하여 제2 불순물 영역을 형성하는 단계와,
    상기 소스/드레인 영역 상의 상기 더미 게이트 산화막을 제거하는 단계와,
    상기 스페이서에 의해 정렬되는 상기 반도체 기판의 소스 및 드레인 영역 상에 자기 정렬 패드 폴리 실리콘막을 형성하는 단계와,
    상기 더미 게이트 상부 절연막을 거하고, 상기 더미 게이트 전극을 순차적으로 제거한 후 상기 반도체 기판을 열처리하는 단계와,
    상기 제1 도전성 불순물과 반대인 제2 도전성 불순물을 상기 반도체 기판의 게이트 영역에 국부이온주입하여 제3 불순물 영역을 형성하는 단계와,
    상기 더미 게이트 산화막을 제거하고, 게이트 절연막을 게재하여 상기 게이트 영역에 게이트 전극을 형성하는 단계를 포함함을 특징으로 하는 트랜지스터의 제조방법.
  50. 반도체 기판 상에 소자 분리막을 형성하는 단계와,
    상기 소자 분리막이 형성된 반도체 기판 상에 더미 게이트 산화막 및 희생 산화막을 적층하는 단계와,
    상기 희생 산화막을 패터닝하고, 상기 희생 산화막이 형성된 상기 반도체 기판 상에 더미 게이트 전극을 형성하는 단계와,
    상기 더미 게이트 전극이 형성된 상기 반도체 기판을 평탄화하고, 상기 희생 산화막을 제거하는 단계와,
    상기 더미 게이트 전극 양측의 소스/드레인 영역에 제1 도전성 불순물을 오온주입하여 제1 불순물 영역을 형성하는 단계와,
    상기 더미 게이트 전극의 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서를 이온주입 마스크로 사용하여 상기 제1 불순물 영역과 오버랩하도록 상기 제1 도전성 불순물을 이온주입하여 제2 불순물 영역을 형성하는 단계와,
    상기 소스/드레인 영역 상의 상기 더미 게이트 산화막을 제거하고, 상기 반도체 기판상에 패드 폴리 실리콘막을 형성하고, 상기 더미 게이트 전극이 노출되도록 평탄화하는 단계와,
    상기 더미 게이트 전극을 제거하고, 상기 반도체 기판을 열처리하는 단계와,
    상기 제1 도전성 불순물과 반대인 제2 도전성 불순물을 상기 반도체 기판의 게이트 영역에 국부이온주입하여 제3 불순물 영역을 형성하는 단계와,
    상기 더미 게이트 산화막을 제거하고, 게이트 절연막을 게재하여 상기 게이트 영역에 게이트 전극을 형성하는 단계를 포함함을 특징으로 하는 트랜지스터의 제조방법.
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