KR100477543B1 - 단채널 트랜지스터 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000005468 ion implantation Methods 0.000 claims abstract description 49
- 125000006850 spacer group Chemical group 0.000 claims abstract description 34
- 150000004767 nitrides Chemical class 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- -1 LDD ions Chemical class 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
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Abstract
본 발명은 단채널 트랜지스터 형성방법에 관한 것으로, 반도체 기판상에 제 1 산화막과 희생막을 차례로 형성한 후에 상기 희생막을 식각하여 잔류 희생막패턴을 형성하는 단계; 상기 잔류 희생막패턴을 마스크로 이온주입공정을 실시하여 반도체기판내에 LDD 이온주입층을 형성하는 단계; 상기 잔류 희생막패턴의 양쪽 측면에 제 1 스페이서를 형성하는 단계; 상기 잔류 희생막패턴과 상기 제 1 스페이서를 마스크로 이온주입공정을 실시하여 상기 LDD 이온주입층의 아랫부분에 소오스/드레인 이온주입층을 형성하는 단계; 상기 결과물의 전체상부에 질화막과 제 2 산화막을 차례로 형성한 후 열공정을 실시하여 소오스/드레인 영역을 형성하는 단계; 상기 잔류 희생막패턴의 상부면이 드러날 정도로 상기 제 2 산화막과 상기 질화막에 대해 CMP공정을 수행한 후 상기 잔류 희생막패턴을 식각하여 제거하는 단계; 상기 잔류 희생막패턴이 제거된 부분의 측벽에 제 2 스페이서를 형성하는 단계; 상기 제 2 스페이서 사이의 반도체기판내에 이온주입공정을 실시하여 펀치-스톱 이온주입층을 형성하는 단계; 상기 잔류 희생막패턴이 제거된 부분 아래에 있는 상기 제 1 산화막을 식각한 후, 게이트 절연막을 형성하는 단계; 및 상기 잔류 희생막패턴이 제거된 부분에 게이트를 형성하는 단계를 포함하여 구성된다.
Description
본 발명은 단채널 트랜지스터 형성방법에 관한 것으로서, 보다 상세하게는 다마신 공정을 이용하여 짧은 채널을 갖는 단채널 트랜지스터 형성방법에 관한 것이다.
종래에는 NMOS 소자의 게이트 길이가 0.14㎛ 이하로 감소하게 되면서 SCE (Short Channel Effect)를 억제하기가 점점 더 어려워졌다. 이러한 SCE를 억제하기 위해서는 기본적으로 유효채널길이를 증가시켜야 하는데, 이를 위해서 LDD영역의 도즈량을 감소시키는 것이 효과적이다.
그러나, LDD영역의 도즈량을 감소시키는 것은 LDD영역의 전계완화효과가 감소하여 핫 캐리어 효과에 의한 소자 열화가 심화되며, LDD영역의 저항이 증가하여 도통전류가 감소하기 때문에 고성능제품을 구현하기 힘들다는 문제점이 있다.
한편, LDD영역을 형성하기 위해서는 인(P) 또는 비소(As)의 이온주입을 실시하는데, 인 이온주입에 의한 LDD영역은 핫 캐리어 열화를 효과적으로 억제할 수 있으나, 열처리공정에 의한 확산이 비소에 비해서 크기 때문에 인 이온주입에 의한 LDD영역의 수평 및 수직 퍼짐 정도가 크다.
일반적으로, 디바이스 성능을 충분히 확보하기 위한 (즉, LDD영역의 저항을 충분히 감소시킬 수 있는) 이온주입 도즈량은 3 X 1013 /㎠ 이상인데, 이러한 도즈량은 0.14㎛급 기술에서는 높은 도즈량에 해당하여 SCE를 억제하기 불가능하다는 문제점이 있다.
또한, 비소를 LDD영역의 이온주입 불순물로 채용할 경우, 열처리공정에 의한 확산은 인에 비해서 매우 작으므로 SCE 억제에 매우 효과적이며, 동시에 디바이스의 도통 전류를 충분히 확보할 수 있을 정도로 LDD영역의 저항을 줄일 수 있으나 핫 캐리어 특성이 인 LDD영역에 비해서 나쁘다는 문제점이 있다.
따라서, 본발명은 상기 종래기술의 제반문제점을 해결하기 위하여 안출한 것으로서, 단채널 효과를 줄여 우수한 특성을 갖는 단채널 트랜지스터 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판상에 제 1 산화막과 희생막을 차례로 형성한 후에 상기 희생막을 식각하여 잔류 희생막패턴을 형성하는 단계; 상기 잔류 희생막패턴을 마스크로 이온주입공정을 실시하여 반도체기판내에 LDD 이온주입층을 형성하는 단계; 상기 잔류 희생막패턴의 양쪽 측면에 제 1 스페이서를 형성하는 단계; 상기 잔류 희생막패턴과 상기 제 1 스페이서를 마스크로 이온주입공정을 실시하여 상기 LDD 이온주입층의 아랫부분에 소오스/드레인 이온주입층을 형성하는 단계; 상기 결과물의 전체상부에 질화막과 제 2 산화막을 차례로 형성한 후 열공정을 실시하여 소오스/드레인 영역을 형성하는 단계; 상기 잔류 희생막패턴의 상부면이 드러날 정도로 상기 제 2 산화막과 상기 질화막에 대해 CMP공정을 수행한 후 상기 잔류 희생막패턴을 식각하여 제거하는 단계; 상기 잔류 희생막패턴이 제거된 부분의 측벽에 제 2 스페이서를 형성하는 단계; 상기 제 2 스페이서 사이의 반도체기판내에 이온주입공정을 실시하여 펀치-스톱 이온주입층을 형성하는 단계; 상기 잔류 희생막패턴이 제거된 부분 아래에 있는 상기 제 1 산화막을 식각한 후, 게이트 절연막을 형성하는 단계; 및 상기 잔류 희생막패턴이 제거된 부분에 게이트를 형성하는 단계를 포함하여 구성됨을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1e는 본 발명에 따른 단채널 트랜지스터 형성방법을 도시한 공정별 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체기판(5) 위에 제 1 산화막(10)과 폴리실리콘 희생막(20)을 차례로 증착한후 그 위에 마스크패턴(30)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 마스크패턴(30)을 이용하여 상기 폴리실리콘 희생막(20)을 건식식각하여 잔류희생막(20a)을 형성하고 이어 이온주입공정을 진행하여 LDD 이온주입층(50)을 후속으로 형성될 소오스/드레인 이온주입층보다 윗부분에 형성한다. 이때, 상기 제 1 산화막(10)을 식각 정지층으로 할 수 있으며, 상기 LDD 이온주입시에 상기 제 1 산화막(10)을 이온주입 완충막으로 이용한다.
이어서, 제 1 스페이서 막(미도시)을 증착한 후 상기 제 1 스페이서 막을 전면식각하여 상기 잔류희생막(20a)의 양쪽측면에 제 1 스페이서(40)를 형성한다. 이때, 상기 제 1 스페이서막(40)은 질화막일 수 있으며, 상기 제 1 스페이서(40)는 후속공정에서 형성될 제 2 스페이서와 동일한 물질을 사용할 수도 있다.
그 다음, 상기 잔류희생막(20a)과 제 1 스페이서(40)를 마스크로 이용한 이온주입공정을 실시하여 상기 제 1 스페이서(40) 양측 아래의 반도체기판(5)내에 소오스/드레인 이온주입층(60)을 형성한다. 이때, 상기 소오스/드레인 이온주입층(60)은 상기 LDD 이온주입층(50) 보다 아랫부분에 형성되며, 상기 소오스/드레인 이온주입시에 상기 제 1 산화막(10)을 이온주입 완충막으로 이용한다.
이어서, 도 1c에 도시된 바와 같이, 상기 결과물의 전체상부에 질화막(70)과 제 2 산화막(80)을 차례로 증착한다. 이때, 상기 제 2 산화막(80)은 다층으로 형성할 수도 있다.
그 다음, 상기 LDD 이온주입층(50)과 상기 소오스/드레인 이온주입층(60)에 대해 열공정을 실시하여 소오스/드레인 영역(55)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 상기 잔류희생막(20a)의 상부면이 드러날 정도로 상기 제 2 산화막(80)과 상기 질화막(70)에 대해 CMP공정을 수행하여 평탄화시킨다. 이로써, 제 2 산화막(80a)과 질화막(70a)이 형성된다.
그 다음, 상기 결과물의 전체상부에 습식식각공정을 실시하여 잔류희생막(20a)을 완전히 제거한다. 이때, 상기 잔류희생막(20a)의 식각시에 상기 제 1 산화막(10)을 식각 정지층으로 이용한다.
이어서, 상기 결과물의 전체상부에 제 2 스페이서막을 증착한 후에, 상기 잔류희생막이 제거된 위치인 상기 제 1 스페이서(40)의 측면에 상기 제 2 스페이서막을 전면식각하여 제 2 스페이서(90)를 형성한다. 이때, 상기 제 2 스페이서막은 질화막일 수 있으며, 상기 제 2 스페이서(90)는 상기 제 1 스페이서(40)와 동일한 물질을 사용할 수도 있다.
그 다음, 후속으로 형성될 게이트의 아랫부분인 소오스/드레인 영역(55)사이에 이온주입법을 이용하여 펀치-스톱 이온주입층(100)을 형성한다. 이때, 상기 펀치-스톱 이온주입층(100)은 역치전압(Vth)-제어 이온주입층으로 대체하여 적용될 수 있다.
이어서, 도 1e에 도시된 바와 같이, 게이트 형성부분 아래의 상기 제 1 산화막(10)을 습식식각하여 제 1 잔류산화막(10a)과 게이트 절연막(200)을 형성한다.
최종적으로, 상기 게이트 형성부분을 포함한 전체구조의 상면에 폴리실리콘층을 증착한후 평탄화시켜 상기 게이트 형성부분내에 게이트(300)를 형성한다.
상술한 바와 같이, 본 발명은 소오스/드레인 영역을 먼저 형성한 후에 다마신 방법으로 스페이서를 이용한 단채널 트랜지스터를 형성함으로써 트랜지스터의 SCE(Short Channel Effect)를 감소시키고, 트랜지스터의 DIBL(Drain Induced Barrier Lowering)를 감소시킴으로써 특성이 우수한 트랜지스터를 제작할 수 있다.
또한, 유사한 다른 공정에 의한 것 보다 짧은 채널을 갖는 트랜지스터를 제작할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1a 내지 도 1e는 본 발명에 따른 단채널 트랜지스터 형성방법을 도시한 공정별 단면도.
(도면의 주요부분에 대한 부호설명)
5 : 반도체기판 10, 10a : 제 1 산화막
20, 20a : 희생막 30 : 마스크
40 : 제 1 스페이서 50 : LDD 이온주입층
55 : 소오스/드레인 영역 60 : 소오스/드레인 이온주입층
70, 70a : 질화막 80, 80a : 제 2 산화막
90 : 제 2 스페이서 100 : 펀치-스톱 이온주입층
200 : 게이트 절연막 300 : 게이트
Claims (9)
- 반도체 기판상에 제 1 산화막과 희생막을 차례로 형성한 후에 상기 희생막을 식각하여 잔류 희생막패턴을 형성하는 단계;상기 잔류 희생막패턴을 마스크로 이온주입공정을 실시하여 상기 반도체기판내에 LDD 이온주입층을 형성하는 단계;상기 잔류 희생막패턴의 양쪽 측면에 제 1 스페이서를 형성하는 단계;상기 잔류 희생막패턴과 상기 제 1 스페이서를 마스크로 이온주입공정을 실시하여 상기 LDD 이온주입층의 아랫부분에 소오스/드레인 이온주입층을 형성하는 단계;상기 결과물의 전체상부에 질화막과 제 2 산화막을 차례로 형성한 후 열공정을 실시하여 소오스/드레인 영역을 형성하는 단계;상기 잔류 희생막패턴의 상부면이 드러날 정도로 상기 제 2 산화막과 상기 질화막에 대해 CMP공정을 수행한 후 상기 잔류 희생막패턴을 식각하여 제거하는 단계;상기 잔류 희생막패턴이 제거된 부분의 측벽에 제 2 스페이서를 형성하는 단계;상기 제 2 스페이서 사이의 반도체기판내에 이온주입공정을 실시하여 펀치-스톱 이온주입층을 형성하는 단계;상기 잔류 희생막패턴이 제거된 부분 아래에 있는 상기 제 1 산화막을 식각한 후, 게이트 절연막을 형성하는 단계; 및상기 잔류 희생막패턴이 제거된 부분에 게이트를 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 단채널 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 희생막의 식각시 상기 제 1 산화막을 식각 정지층으로 이용하는 것을 특징으로 하는 단채널 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 소오스/드레인 영역을 먼저 형성한 후에, 상기 게이트 절연막과 상기 게이트를 형성하는 것을 특징으로 하는 단채널 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 희생막으로 폴리실리콘을 이용하는 것을 특징으로 하는 단채널 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 제 2 산화막은 다층으로 형성된 것을 특징으로 하는 단채널 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 펀치-스톱 이온주입층을 역치전압제어 이온주입층으로 대체하여 적용하는 것을 특징으로 하는 단채널 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 LDD 이온주입시와 상기 소오스/드레인 이온주입시에 상기 제 1 산화막을 이온주입 완충막으로 이용하는 것을 특징으로 하는 단채널 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 제 1 스페이서막과 상기 제 2 스페이서막으로 동일한 물질을 이용하는 것을 특징으로 하는 단채널 트랜지스터 형성방법.
- 제 1 항 또는 제 8 항에 있어서, 제 1 스페이서와 제 2 스페이서로 질화막을 이용하는 것을 특징으로 하는 단채널 트랜지스터 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0044086A KR100477543B1 (ko) | 2002-07-26 | 2002-07-26 | 단채널 트랜지스터 형성방법 |
| US10/627,300 US6998318B2 (en) | 2002-07-26 | 2003-07-25 | Method for forming short-channel transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0044086A KR100477543B1 (ko) | 2002-07-26 | 2002-07-26 | 단채널 트랜지스터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040011018A KR20040011018A (ko) | 2004-02-05 |
| KR100477543B1 true KR100477543B1 (ko) | 2005-03-18 |
Family
ID=32822492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0044086A KR100477543B1 (ko) | 2002-07-26 | 2002-07-26 | 단채널 트랜지스터 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6998318B2 (ko) |
| KR (1) | KR100477543B1 (ko) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3865233B2 (ja) * | 2002-08-19 | 2007-01-10 | 富士通株式会社 | Ｃｍｏｓ集積回路装置 |
| US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US7456476B2 (en) * | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| KR100488546B1 (ko) * | 2003-08-29 | 2005-05-11 | 삼성전자주식회사 | 트랜지스터의 제조방법 |
| KR100602110B1 (ko) * | 2003-10-23 | 2006-07-19 | 동부일렉트로닉스 주식회사 | 이중 스페이서를 갖는 반도체 소자 및 이의 제조 방법 |
| US7268058B2 (en) * | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
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| US6998318B2 (en) | 2006-02-14 |
| US20040157383A1 (en) | 2004-08-12 |
| KR20040011018A (ko) | 2004-02-05 |
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