KR970000714B1 - 반도체 기억장치 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 91
- 229920005591 polysilicon Polymers 0.000 claims abstract description 91
- 238000003860 storage Methods 0.000 claims abstract description 81
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000003990 capacitor Substances 0.000 claims abstract description 7
- 230000005669 field effect Effects 0.000 claims description 20
- 125000006850 spacer group Chemical group 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 16
- 230000004888 barrier function Effects 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000010410 layer Substances 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims 2
- 239000007943 implant Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- Computer Hardware Design (AREA)
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Abstract
내용 없음.
Description
제1도는 종래 기술에 따른 반도체 기억 소자의 구조도.
제2도는 본 발명의 일실시예에 따른 반도체 기억 소자의 구조도.
제3도는 본 발명의 일실시예에 따른 반도체 기억 소자 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트 전극 및 워드선
5 : 산화막 스페이서 6,6' : 활성영역
7 : 산화막 8 : 실리콘질화막
9 : 마스크용 폴리실리콘막 10 : 폴리실리콘막 스페이서
11,13,14 : 전하저장전극용 폴리실리콘막
12,15 : 희생 산화막 16 : 포토레지스트
17 : 유전막 18 : 플레이트 전극
본 발명은 반도체 기억장치 및 제조방법에 관한 것으로, 특히 충분한 캐패시터 용량을 확보하여 고집적화를 실현하기 위한 반도체 기억장치 및 제조방법에 관한 것이다.
일반적으로, 범용의 반도체 메모리 소자인 DRAM의 집적화와 관련해 중요한 요인으로는 셀(Cell)의 면적 감소와 이에 따른 전하저장전극 용량 확보의 한계를 들 수 있다.
그러나, 반도체 집적회로의 고집적화를 달성하기 위해서 칩(Chip)과 셀의 단위면적의 감소는 필연적이고, 이에 따라 고도의 공정기술의 개발과 함께 소자의 신뢰성 확보와 셀의 전하저장용량 확보는 절실한 해결과제가 되고 있다.
종래의 반도체 기억 소자를 첨부된 도면의 제1도를 통하여 살펴보면 다음과 같다.
먼저, 반도체 기판(1)에 필드 산화막(2)을 성장시켜 소자간 절연 공정을 수행하고 전체구조 상부에 게이트 산화막(3) 및 게이트 전극 및 워드선 형성을 위한 폴리실리콘막을 증착한 후, 불순물 주입공정을 진행한 다음, 소정의 마스크 패턴을 사용한 식각 공정에 의해 게이트 전극 및 워드선(4)을 형성한다.
이어서, 고집적화에 따른 전계효과트랜지스터의 전기적 특성을 개선하기 위한 스페이서 산화막(5)을 이용하여 LDD(Lightly Doped Drain) 구조의 활성영역(6,6')을 갖는 전계효과트랜지스터를 형성한 후, 전체구조 상부에 층간절연막으로 산화막(7)을 형성한 다음, 전하저장전극 형성용 콘택 마스크를 사용한 식각 공정에 의해 상기 산화막(7)을 선택식각하여 소정부위의 활성영역(6)이 노출되는 전하저장전극 콘택홀을 형성한다.
계속해서, 전체구조 상부에 불순물이 주입된 전하저장전극용 폴리실리콘막을 증착하여 상기 활성영역(6)과 접속시키고 전하저장전극 형성용 마스크를 사용한 식각공정에 의해 상기 전하저장전극용 폴리실리콘막을 식각하여 전하저장전극(11)을 형성한다.
마지막으로, 상기 전하저장전극(11) 상부에 질화막/산화막 또는 산화막/질화막/산화막의 복합 구조를 갖는 유전막(17)을 성장시킨 다음, 전체구조 상부에 불순물이 주입된 플레이트 전극용 폴리실리콘막을 증착한 후, 식각하여 플레이트 전극(18)을 형성하여 통상적인 반도체 소자의 기억장치 공정을 완료하였다.
그러나, 반도체 소자가 점차 고집적화되어감에 따라 단위 셀당 전하저장전극이 형성될 면적이 감소되고 있어 현재의 공정 능력으로는 충분한 캐패시턴스의 확보가 어려울 뿐만 아니라, 제품을 생산하게 되더라도 저품질의 제품을 생산하게 되어 경제적인 측면에서 커다란 문제점으로 대두되고 있는 실정이다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 제한된 면적에서 캐패시터의 유효 표면적을 극대화하여 초고집적 반도체 소자에 이용함으로써 전하저장전극의 용량을 증대시킴과 동시에 소자의 신뢰성을 향상시키기 위한 반도체 기억소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 단위 셀에 하나의 트랜지스터와 캐패시터를 갖는 반도체 기억장치에 있어서, 반도체 기판 ; 소자격리를 위하여 상기 반도체 기판에 형성된 필드산화막 ; 상기 반도체 기판상에 형성된 전계효과트랜지스터 ; 상기 반도체 기판 및 전계효과트랜지스터를 덮고 있는 평탄화된 절연막 ; 상기 절연막을 관통하여 상기 전계효과트랜지스터의 활성영역에 접속되는 전하저장전극용 제1폴리실리콘막 패턴 ; 상기 제1전하저장전극용과 소정거리 이격되어 평행하게 형성되되, 중앙의 일부가 뚫려있는 전하저장 전극용 제2폴리실리콘막 패턴 ; 상기 전하저장전극용 제1폴리실리콘막 패턴과 전하저장전극용 제2폴리실리콘막 패턴 측면에 연결되어 두 패턴을 연결하되, 상기 반도체 기판에 수직하게 형성되는 전하저장전극용 제2폴리실리콘막 패턴 ; 상기 제1 내지 제3전하저장전극용 폴리실리콘막 패턴의 표면을 따라 형성된 유전막 ; 및 상기 유전막상에 형성되는 플레이트 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명은 단위 셀에 하나의 트랜지스터와 캐패시터를 찾는 반도체 기억장치 제조방법에 있어서, 반도체 기판에 필드 산화막 및 전계효과트랜지스터를 형성하고 층간절연을 형성하여 평탄화하는 단계 ; 상기 층간절연막을 관통하여 상기 전계효과트랜지스터의 활성영역에 접촉하는 전하저장전극용 제1폴리실리콘막을 형성하는 단계 ; 전체구조 상부에 제1희생 산화막 및 전하저장전극용 제2폴리실리콘막을 차례로 형성하는 단계 ; 전하저장전극 마스크를 사용하여 상기 전하저장전극용 제2폴리실리콘막, 제1회생 산화막 및 전하저장전극용 제1폴리실리콘막을 차례로 선택식각하는 단계 ; 전체구조 상부에 전하저장전극용 제3폴리실리콘막과 제2희생 산화막을 차례로 형성한 다음, 소정의 마스크를 이용하여 제2희생 산화막, 전하저장전극용 제3폴리실리콘막 및 전하저장전극용 제2폴리실리콘막을 차례로 선택식각하는 단계 ; 상기 제1희생 산화막 및 제2희생 산화막을 전면성 식각하여 상기 제2희생 산화막을 상기 전하저장전극용 제3폴리실리콘막 외벽을 따라 스페이서 형태로 잔류시키는 단계 ; 상기 스페이서 형태로 잔류하는 제2희생 산화막을 식각장벽으로 상기 전하저장전극용 제3폴리실리콘막과 상기 전하저장전극용 제1폴리실리콘막의 일부에 대해서 전면식각하는 단계 ; 상기 제1 및 제2희생 산화막을 제거하는 단계 ; 및 상기 전하저장전극용 제1 내지 제3폴리실리콘막 표면을 따라 유전막을 성장시킨 다음, 상기 유전막 상부에 플레이트 전극용 폴리실리콘막을 증착하여 식각하여 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 제2도 및 제3도를 참조하여 본 발명을 상세하게 설명한다.
제2도는 본 발명의 일실시예에 따른 반도체 기억 소자의 구조도이다.
먼저, 반도체 기판(1)에 소자간 절연을 위한 필드 산화막(2) 및 필드 산화막(2)이 형성되어 있지 않은 반도체 기판(1) 상부에 전계효과트랜지스터가 형성되어 있으며, 상기 전계효과트랜지스터가 형성되어 있는 반도체 기판(1) 전체구조 상부에는 층간절연막인 산화막(7)과 식각장벽막인 실리콘질화막(8)이 적층되어 있고, 상기 실리콘질화막(8) 상부에는 소정크기의 마스크용 폴리실리콘막(9)과 상기 마스크용 폴리실리콘막(9)의 측벽에 형성되는 폴리실리콘막 스페이서(10)가 형성되어 있다.
상기 전계효과트랜지스터는 LDD(Lightly Doped Drain) 구조로 저농도 및 고농도 활성영역을 갖고 있으며, 상기 활성영역은 중앙의 일부가 식각되어져 표면적이 확대된 전하저장전극용 제1폴리실리콘막 패턴(11)과 접속되어 있으며, 상기 전하저장전극용 제1폴리실리콘막 패턴(11)과 함께 상기 전하저장전극용 제1폴리실리콘막 패턴과 소정거리 이격되어 평행하게 형성되되, 중앙의 일부가 뚫려있는 전하저장전극을 제2폴리실리콘막 패턴(13)과 상기 전하저장전극용 제1 및 제2폴리실리콘막 패턴(11,13)의 측면에 형성되어 두 패턴을 연결시키되 상기 반도체 기판(1)에 수직한 전하저장전극용 제3폴리실리콘막 패턴(14)으로 형성된 전하저장 전극으로 이루어져 있다.
이하, 제3도를 통하여 상기 제2도와 같은 구조를 갖는 반도체 기억 소자 제조 공정을 상세히 설명한다.
먼저, 제3a도에 도시된 바와 같이 P-웰(Well)(또는 N-웰)이 형성된 반도체 기판(1) 상부에 LOCOS (LOCal Oxidation of Silicon) 방식에 의해 소자간 절연막인 필드 산화막(2)을 성장시키고, 전체구조 상부에 게이트 산화막(3) 및 게이트 전극 및 워드선 형성용 폴리실리콘막을 시간지연없이 증착하고 식각하여 게이트 전극 및 워드선(4)을 형성한 후, LDD(Lightly Doped Drain) 방식에 의해 N-(또는 P-) 저농도 이온 주입 공정을 실시한 다음, 상기 게이트 산화막(2) 및 게이트 전극(4) 측벽에 산화막 스페이서(5)를 형성하고, N+(또는 P+) 고농도 이온 주입 공정을 실시하여 활성영역(6,6')을 형성하여 전계효과트랜지스터를 형성한다.
이어서, 전체구조 상부에 층간절연막으로 산화막(7)을 증착하고, 전면 식각하여 평탄화한 후, 상기 산화막(7) 상부에 이후에 형성될 희생 산화막 식각 공정시 상기 층간절연막으로 형성된 산화막(7)이 손상되는 것을 방지하기 위한 식각장벽막으로 일정두께의 실리콘질화막(8) 및 마스크용 폴리실리콘막(9)을 차례로 증착한 다음, 상기 폴리실리콘막(9)의 소정부위를 비등방성 식각하여 측벽에 폴리실리콘막 스페이서(10)를 형성한다.
계속해서, 상기 폴리실리콘막(9)과 폴리실리콘막 스페이서(10)를 식각장벽막으로 상기 실리콘질화막(8)및 산화막(7)을 선택식각하여 소정부위의 반도체 기판(1)이 즉, 소오스 전극(6)이 노출되는 전하저장전극 콘택홀을 형성한 다음, 전체구조 상부에 불순물이 주입된 일정 두께의 전하저장전극용 제1폴리실리콘막(11)을 증착한다.
이어서, 제3b도에 도시된 바와 같이 일정두께의 제1희생 산화막(12)을 증착하고, 불순물의 주입된 일정 두께의 전하저장전극용 제2폴리실리콘막(13)을 증착한다.
계속해서, 제3c도에 도시된 바와 같이 전하저장전극 마스크를 이용해 상기 전하저장전극용 제2폴리실리콘막(13), 제1희생 산화막(12), 전하저장전극용 제1폴리실리콘막(11) 및 마스크용 폴리실리콘막(9)을 차례로 선택식각하고, 전체구조 상부에 불순물이 주입된 일정 두께의 전하저장전극용 제3폴리실리콘막(14)과 제2희생 산화막(15)을 차례로 증착한 후, 전체구조 상부에 포토레지스트(16)를 도포한 다음, 소정의 마스크를 사용하여 상기 포토레지스트를 패터닝한다.
그리고, 제3d도에 도시된 바와 같이 상기 포토레지스트(16)를 식각장벽으로 하여 상기 제2희생 산화막(15), 전하저장전극용 제3 및 제2폴리실리콘막(14,13)을 차례로 선택식각한 다음, 상기 포토레지스트(16)를 제거하고, 상기 제1 및 제2희생 산화막(12,15)에 대해 전면식각한 것으로, 이때 상기 제1희생 산화막(12)은 전면식각되어 제거되고, 상기 제2희생 산화막(15)은 전하저장전극용 제3폴리실리콘막(14) 외벽을 따라 제2희생 산화막 스페이서(15') 형태로 잔류하게 된다.
끝으로, 제3e도에 도시된 바와 같이 상기 제2희생 산화막 스페이서(15')를 식각장벽막으로 상기 전하저장전극용 제3폴리실리콘막(14)과 전하저장전극용 제1폴리실리콘막(11)을 식각하여 최종적인 전하저장전극을 형성하고, 상기 실리콘질화막(8)을 식각장애막으로 상기 제1희생 산화막(12)과 제2희생 산화막 스페이서(15')를 습식식각하여 제거한 후, 이러한 결과로 인해 노출된 전하저장전극용 제1 내지 제3폴리실리콘막(11,13,14)의 표면을 따라 질화막/산화막 또는 산화막/질화막/산화막의 복합 구조를 갖는 유전막(17)을 성장시킨 다음, 불순물이 주입된 소정두께의 플레이트 전극용 폴리실리콘막을 증착하고, 이를 소정의 크기로 패터닝하여 플레이트 전극(18)을 형성하여 본 발명에 의한 새로운 구조의 기억장치의 제조공정이 완성한다.
이때, 유전막(17)을 성장시키는 등의 후속 열공정을 통하여 마스크 폴리실리콘막(9)과 폴리실리콘막 스페이서(10)는 불순물이 확산되어 전하저장전극용 제1 내지 제3폴리실리콘막(11,13,14)과 함께 전하저장전극 역할을 하게 된다.
상기와 같이 이루어지는 본 발명은 전하저장전극 폴리실리콘막이 전하저장전극 마스크보다 넓게 2단의 테두리로 형성된 평면과 전하저장전극 폴리실리콘막의 홈에 의한 단차, 그리고 제1희생 산화막이 습식식각된 표면적만큼 전하저장전극의 유효면적을 증가시키는 효과를 얻을 수 있고, 이로 인한 전하저장용량의 증가로, 소자의 신뢰성을 향상시킬 수 있어 고가의 제품생산을 용이하게 하는 효과가 있다.
Claims (8)
- 단위 셀에 하나의 트랜지스터와 캐패시터를 갖는 반도체 기억장치에 있어서, 반도체 기판 ; 소자격리를 위하여 상기 반도체 기판에 형성된 필드산화막 ; 상기 반도체 기판상에 형성된 전계효과트랜지스터 ; 상기 반도체 기판 및 전계효과트랜지스터를 덮고 있는 평탄화된 절연막 ; 상기 절연막을 관통하여 상기 전계효과 트랜지스터의 활성영역에 접속되는 전하저장전극용 제1폴리실리콘막 패턴 ; 상기 제1전하저장전극용과 소정 거리 이격되어 평행하게 형성되되, 중앙의 일부가 뚫려있는 전하저장전극용 제2폴리실리콘막 패턴 ; 상기 전하저장전극용 제1폴리실리콘막 패턴과 전하저장전극용 제2폴리실리콘막 패턴 측면에 연결되어 두 패턴을 연결하되, 상기 반도체 기판에 수직하게 형성되는 전하저장전극용 제2폴리실리콘막 패턴 ; 상기 제1 내지 제3전하저장전극용 폴리실리콘막 패턴의 표면을 따라 형성된 유전막 ; 및 상기 유전막상에 형성되는 플레이트 전극을 포함해서 이루어진 반도체 기억 장치.
- 제1항에 있어서, 상기 전계효과트랜지스터는 LDD 구조로 형성된 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 전하저장전극용 제1폴리실리콘막 패턴은 중앙의 일부가 식각되어져 표면적이 확대되어지는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 절연막상에 식각장벽물질인 실리콘질화막을 더 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
- 제1항 또는 3항에 있어서, 상기 전하저장전극용 제1폴리실리콘막 패턴 하부에 마스크용 폴리실리콘막과 폴리실리콘막 스페이서를 더 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
- 단위 셀에 하나의 트랜지스터와 캐패시터를 갖는 반도체 기억장치 제조방법에 있어서, 반도체 기판에 필드 산화막 및 전계효과트랜지스터를 형성하고 층간 절연을 형성하여 평탄화하는 단계 ; 상기 층간절연막을 관통하여 상기 전계효과트랜지스터의 활성영역에 접촉하는 전하저장전극용 제1폴리실리콘막을 형성하는 단계 ; 전체구조 상부에 제1희생 산화막 및 전하저장전극용 제2폴리실리콘막을 차례로 형성하는 단계 ; 전하저장전극 마스크를 사용하여 상기 전하저장전극용 제2폴리실리콘막, 제1희생 산화막 및 전하저장전극용 제1폴리실리콘막을 차례로 선택식각하는 단계 ; 전체구조 상부에 전하저장전극용 제3폴리실리콘막과 제2희생 산화막을 차례로 형성한 다음, 소정의 마스크를 이용하여 제2희생 산화막, 전하저장전극용 제3폴리실리콘막 및 전하저장전극용 제2폴리실리콘막을 차례로 선택식각하는 단계 ; 상기 제1희생 산화막 및 제2희생 산화막을 전면성 식각하여 상기 제2희생 산화막을 상기 전하저장전극용 제3폴리실리콘막 외벽을 따라 스페이서 형태로 잔류시키는 단계 ; 상기 스페이서 형태로 잔류하는 제2희생 산화막을 식각장벽으로 상기 전하저장전극용 제3폴리실리콘막과 상기 전하저장전극용 제1폴리실리콘막의 일부에 대해서 전면식각하는 단계 ; 상기 제1 및 제2희생 산화막을 제거하는 단계 ; 및 상기 전하저장전극용 제1 내지 제3폴리실리콘막 표면을 따라 유전막을 성장시킨 다음, 상기 유전막 상부에 플레이트 전극용 폴리실리콘막을 증착하여 식각하여 플레이트 전극을 형성하는 단계를 포함해서 이루어진 반도체 기억장치 제조방법.
- 제6항에 있어서, 상기 전계효과트랜지스터는 반도체 기판상에 게이트 산화막, 게이트 전극 및 워드선 패턴을 형성한 후, 반도체 기판에 저농도 불순물 이온주입을 행하고, 게이트 전극 측벽에 산화막 스페이서를 형성한 다음, 고농도 불순물 이온주입을 행하여 LDD 구조의 활성영역을 갖는 전계효과트랜지스터인 것을 특징으로 하는 반도체 기억장치 제조방법.
- 제6항에 있어서, 반도체 기판에 필드 산화막 및 전계효과트랜지스터를 형성하고 층간 절연을 형성하여 평탄화하는 단계 다음에 상기 절연막상에 일정두께의 장벽 실리콘질화막 및 마스크용 폴리실리콘막을 차례로 형성하는 단계 ; 상기 폴리실리콘막의 소정부위를 비등방성 식각하여 측벽에 폴리실리콘막 스페이서를형성하는 단계 ; 상기 폴리실리콘막과 폴리실리콘막 스페이서를 식각장벽으로 상기 실리콘질화막과 절연막을 차례로 식각하는 단계를 더 포함해서 이루어지는 것을 특징으로 하는 반도체 기억 장치 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US08/273,904 US5468670A (en) | 1993-07-14 | 1994-07-12 | Method for fabricating a semiconductor memory device having a stacked capacitor cell |
| JP6162482A JP2637045B2 (ja) | 1993-07-14 | 1994-07-14 | 半導体メモリー装置の製造方法 |
| DE4424933A DE4424933C2 (de) | 1993-07-14 | 1994-07-14 | Verfahren zur Herstellung einer dynamischen Speicherzelle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930013268A KR970000714B1 (ko) | 1993-07-14 | 1993-07-14 | 반도체 기억장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950004528A KR950004528A (ko) | 1995-02-18 |
| KR970000714B1 true KR970000714B1 (ko) | 1997-01-18 |
Family
ID=19359271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930013268A KR970000714B1 (ko) | 1993-07-14 | 1993-07-14 | 반도체 기억장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970000714B1 (ko) |
-
1993
- 1993-07-14 KR KR1019930013268A patent/KR970000714B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004528A (ko) | 1995-02-18 |
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