KR100568859B1 - 디램 반도체 장치의 트랜지스터 제조방법 - Google Patents

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Abstract

듀얼 게이트의 피모스(PMOS) 트랜지스터에서 P형 불순물의 투과(penetration)를 방지 또는 최소화하여 소자의 특성을 극대화하기 위한 디램 반도체 장치의 트랜지스터 제조방법을 개시한다. 그의 방법은, 반도체 기판 상에 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 채널 불순물 영역을 형성하는 단계와, 상기 반도체 기판 상에 실리콘 산화막 및 실리콘 산질화막을 사용하여 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 엔형 불순물을 포함하는 폴리 실리콘막을 형성하고, 상기 회로 영역의 피모스 트랜지스터 영역에 형성된 상기 폴리 실리콘막에 피형 불순물을 선택적으로 이온주입하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 도전성 금속막, 게이트 상부 절연막을 형성하고, 게이트 영역 상에 게이트 스택을 형성하는 단계와, 소스/드레인 영역에 제1 불순물 영역을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 제1 불순물 영역에 중첩하는 제3 불순물 영역을 형성하는 단계를 포함하여 이루어진다.
피모스(PMOS), 엔모스(NMOS), 듀얼 게이트(dual gate), 실리콘 산화막, 실리콘 산질화막

Description

디램 반도체 장치의 트랜지스터 제조방법{Method for manufacturing transistor of dynamic random access memory semiconductor}
도1a 내지 도1s는 종래 기술에 따른 디램 반도체 장치의 트랜지스터 제조방법을 나타낸 공정단면도이다.
도2a 내지 도2x는 본 발에 따른 디램 반도체 장치의 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도3a 내지 도3b는 본 발명에 따른 랜덤 구조를 갖는 폴리 실리콘막과 종래의 컬럼구조를 갖는 폴리 실리콘막을 비교하기 위한 단면도이다.
도4는 도3a 내지 도3b의 각 폴리 실리콘막에 대한 C-V 특성을 비교한 그래프이다.
도 5a는 본 발명에 따른 DPN 방식을 이용한 게이트 절연막의 C-V 특성을 나타낸 그래프이다.
도5b는 도5a의 공정 조건의 변화에 따른 게이트 절연막의 C-V 특성을 나타낸 그래프이다.
도6은 게이트 영역의 증가에 따른 문턱 전압의 변화(shift)를 나타낸 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 패드 산화막
104 : 주형 폴리 실리콘막 106 : 하드 마스크막
108 : 소자 분리막 110 : 포토레지스트
112 : 채널 불순물 영역 114 : 게이트 절연막
116 : 게이트 전극 118 : 금속막
120 : 게이트 상부 절연막 122 : 제1 소스/드레인 불순물 영역
124 : 스페이서 126 : 제2 소스/드레인 불순물 영역
128 : 층간 절연막 130 : 패드 폴리 실리콘막
본 발명은 디램(DRAM) 반도체 장치의 제조방법에 관한 것으로, 특히, 듀얼 게이트의 피모스(PMOS) 트랜지스터에서 보론 또는 BF2와 같은 불순물 투과를 최소화 또는 억제할 수 있는 트랜지스터 제조방법에 관한 것이다.
최근, 반도체 소자의 고집적화에 따라 모스(MOS) 소자의 크기가 점점 줄어드는 추세에 있다. 또한, 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되고 있다. 상기 모스(MOS) 소자는 흔히 P채널 모스(MOS)(P channel metal oxide silicon) 트랜지스터와 N채널 모스(MOS)(N channel metal oxide silicon) 트랜지스터를 하나의 반도체 장치에 함께 형성하여 상보적인 동작을 하도록 한 씨모스(CMOS)(complementary metal oxide silicon)형 반도체 장치에서 엔모스(NMOS) 트랜지스터와 함께 사용된다. 씨모스(CMOS)형 반도체 장치에서 집적화를 높이고 전압특성, 속도를 높이기 위해 소자의 크기가 작아지면서 각 채널형마다 게이트를 형성하는 폴리 실리콘에 채널형과 동일한 형의 불순물을 도핑시킨 듀얼 게이트(dual gate)형이 많이 사용되고 있다. 듀얼 게이트는 채널 표층의 기능을 강화시키고 대칭적인 저전압 동작을 가능하게 하는 이점이 있다. 듀얼 게이트 씨모스(CMOS)형 반도체 장치 제작을 하면서 씨모스(CMOS)형 반도체 장치 가운데 피모스(PMOS) 트랜지스터의 게이트 전극을 형성하는 폴리 실리콘의 도핑 불순물로 보론, 불화 보론(BF2)을 많이 사용한다. 그리고, 게이트 전극을 이루는 폴리 실리콘막에 보론(B)과 같은 P형 불순물을 도핑시키는 방법으로, 소스/드레인 영역을 형성할 때 동시에 폴리 실리콘 게이트에 이온주입을 실시하는 방법을 많이 사용한다.
그런데, 고성능 듀얼 게이트 씨모스(CMOS)형 반도체 장치에서는 저전력 고속의 동작을 위해 전반적 소자 크기와 게이트 절연막의 두께가 줄어들면서 P형 불순물로 사용된 보론이 후속 열처리 공정 등이 이루어지면서 얇은 게이트 절연막을 투과(penetration)하여 채널로 확산되는 문제가 심화된다. 이런 보론 투과의 경우, 보론은 채널의 전하 캐리어의 이동도(mobility)를 떨어뜨리고, 게이트 절연막과 인접한 게이트 전극에서 불순물 공핍(depletion)을 유발시키며, 소오스와 드레인을 잇는 p형 불순물층을 채널에 형성할 수 있다. 이들은 동작 전압과 관련하여 서로 상충적인 작용을 하며 그 가운데 어떤 작용의 비중이 강화되는 가에 따라 동작 전압이 달라진다. 즉, 피모스(PMOS) 트랜지스터에서 보론 투과는 동작 전압(Vt)의 조절을 어렵게 만드는 문제가 있었다. 그리고, 이런 문제는 고집적화를 위한 더욱 얕고 가파른 소스/드레인 영역을 만들기 위해 불순물로 불화 보론 이온을 사용할 경우 불소의 작용에 의해 보론의 확산이 강화되면서 더욱 심각해질 수 있다.
게이트 전극에서의 불순물 공핍과 관련하여 좀 더 살펴보면, 통상 폴리실리콘에 대한 보론의 용해도(solid solubility)가 낮다. 폴리실리콘 게이트층에 보론 농도가 낮은 상태에서 보론 투과가 심화되면 게이트 절연막 인근의 게이트 전극은 전하 캐리어가 공핍된 영역을 이룬다. 결국, 보론 투과는 게이트 절연막이 두꺼워지고 게이트 전극에 인가된 전압이 충분히 채널에 영향을 미치지 못하도록 하는 폴리 게이트 디플리션 효과 (poly gate depletion effect)를 가져온다.
이하, 도면을 참조하여 종래 기술에 따른 디램 반도체 장치의 트랜지스터 제조방법을 설명하면 다음과 같다.
도1a 내지 도1s는 종래 기술에 따른 반도체 디램의 트랜지스터의 제조방법을 설명하기 위한 공정단면도이다.
도1a를 참조하면, P형 불순물로 도핑된 반도체 기판(10)의 상부에 패드 산화막(12), 주형 폴리 실리콘막(14) 및 하드 마스크막(16)을 순차적으로 형성한다.
도1b를 참조하면, 상기 하드 마스크막(16) 상에 포토레지스트를 도포하고, 포토 공정을 통해 상기 하드 마스크막(16)이 소정부분 노출되도록 상기 포토레지스트를 패터닝하고, 상기 포토레지스트의 패터닝에 의해 상기 주형 폴리 실리콘막(16)이 노출되도록 상기 하드 마스크막(16)을 선택적으로 식각하여 활성 영역(A)을 정의한다.
도1c를 참조하면, 상기 하드 마스크막(16)을 식각마스크로 사용하여 상기 주형 폴리 실리콘막(14), 패드 산화막(12) 및 반도체 기판(10)의 일부를 순차적으로 제거하여 상기 반도체 기판(10)의 내부에 트렌치(T)를 형성한다.
도1d를 참조하면, 상기 하드 마스크막(16)을 산화 방지 마스크로 사용하여 열산화 공정으로 노출된 주형 폴리 실리콘막(14) 및 반도체 기판(10)의 표면을 선택적으로 산화하고, 상기 트렌치(T)의 내부에 열산화 공정을 이용하여 상기 소자 분리막(18)을 형성한다. 또한, 상기 소자 분리막(18)이 형성된 반도체 기판(10)의 일부가 노출되도록 상기 반도체 기판(10)을 평탄화한다.
도1e를 참조하면, 상기 반도체 기판(10) 상에 포토레지스트(20)를 도포하고, 포토 공정을 이용하여 상기 반도체 기판(10)의 셀 영역(X)이 노출되도록 상기 포토레지스트(20)를 패터닝하고, 상기 포토레지스트(20)를 이온주입 마스크로 사용하여 상기 셀 영역(X)의 활성 영역에 저도저(low dose)의 P형 불순물(예컨대 보론(Boron) 또는 BF2)을 선택적으로 이온주입하여 저농도의 채널 불순물 영역(22)을 형성하고, 상기 회로 영역(Y)에 형성된 포토레지스트(20)를 제거한다.
도1f를 참조하면, 상기 반도체 기판(10) 상에 포토레지스트(20)를 도포하고, 포토 공정을 이용하여 상기 반도체 기판(10)의 회로 영역(Y)의 엔모스(NMOS) 트랜지스터 영역(N)이 노출되도록 상기 포토레지스트(20)를 패터닝하고, 상기 포토레지스트(20)를 이온주입 마스크로 사용하여 상기 회로 영역(Y)의 엔모스(NMOS) 트랜지 스터 영역에 저도저(low dose)의 P형 불순물(예컨대 보론 또는 BF2)불순물을 이온주입하여 저농도의 채널 불순물 영역(22)을 형성하고, 상기 포토레지스트(20)를 제거한다.
도1g를 참조하면, 상기 반도체 기판(10) 상에 포토레지스트(20)를 도포하고, 포토 공정을 이용하여 상기 반도체 기판(10)의 회로 영역(Y)의 피모스(PMOS) 트랜지스터 영역(N)이 노출되도록 상기 포토레지스트(20)를 패터닝하고, 상기 포토레지스트(20)를 이온주입 마스크로 사용하여 상기 회로 영역(Y)의 피모스(PMOS) 트랜지스터 영역에 저도저(low dose)의 N형 불순물(예컨대 인(phosphorus) 또는 아세닉(As))을 이온주입하여 상기 회로 영역(Y)에 저농도의 채널 불순물 영역(22)을 형성하고, 상기 포토레지스트(20)를 제거한다.
도1h를 참조하면, 상기 반도체 기판(10)의 상부에 열산화 공정을 이용한 실리콘 산화막을 이용하여 게이트 절연막(24)을 소정두께로 형성하고, 상기 게이트 절연막(24) 상에 언도프트된 폴리 실리콘막을 이용하여 게이트 전극(26)을 형성한다.
도1i를 참조하면, 상기 반도체 기판(10) 상에 포토레지스트(20)를 도포하고, 포토 공정을 이용하여 상기 셀 영역(X) 및 상기 회로 영역(Y)의 엔모스 트랜지스트 영역(N)의 상기 게이트 전극(26)이 노출되도록 상기 포토레지스트(20)를 패터닝하고, 상기 셀 영역(X) 및 회로 영역(Y)의 엔모스 트랜지스트 영역(N)의 상기 게이트 전극(26)에 N형 불순물을 주입한 후, 상기 포토레지스트(20)를 제거한다.
도1j를 참조하면, 상기 반도체 기판(10) 상에 포토레지스트(20)를 도포하고, 포토 공정을 이용하여 상기 회로 영역(Y)의 피모스 트랜지스터 영역(P)의 상기 게 이트 전극(26)이 노출되도록 상기 포토레지스트(20)를 패터닝하고, 상기 회로 영역의 피모스 트랜지스터 영역(P)의 상기 게이트 전극(26)에 P형 불순물을 주입한 후 상기 포토레지스트(20)를 제거한다.
도1k를 참조하면, 상기 게이트 전극(26) 상에 도전성 금속막(28)을 형성하고, 상기 도전성 금속막(28) 상에 실리콘 질화막등을 이용하여 게이트 상부 절연막(30)을 형성한다.
도1l을 참조하면, 상기 게이트 상부 절연막(30) 상에 포토레지스트(20)를 도포하고, 포토공정을 이용하여 게이트 영역(G) 상에 포토레지스트(20)를 패터닝하고, 상기 포토레지스트(20)를 식각마스크로 사용하여 상기 게이트 절연막(24)의 일부가 노출되도록 상기 게이트 상부 절연막(30), 도전성 금속막(28) 및 게이트 전극(26)을 순차적으로 제거한 후, 상기 포토레지스트(20)를 제거한다.
도 1m을 참조하면, 상기 반도체 기판(10)의 전면에 포토레지스트(20)를 도포하고, 상기 셀 영역(X)이 노출되도록 상기 포토레지스트(20)를 패터닝하고, 상기 포토레지스트(20) 및 상기 셀 영역(X)의 상기 게이트 전극(26)을 이온주입 마스크로 사용하여 상기 게이트 전극(26)으로부터 노출된 소스 및 드레인 영역(S/D)에 저도즈(low dose)의 N형 불순물(예컨대 인(Phosphorus) 또는 아세닉(As))을 이온주입하여 저농도의 제1 소스/드레인 불순물 영역(32)을 형성하고, 상기 포토레지스트(20)를 제거한다.
도 1n을 참조하면, 상기 반도체 기판(10)의 전면에 포토레지스트(20)를 도포하고, 상기 회로 영역(Y)의 엔모스(NMOS) 트랜지스터 영역(N)이 노출되도록 상기 포토레지스트(20)를 패터닝하고, 상기 포토레지스트(P) 및 상기 회로 영역(Y)의 상기 게이트 전극(26)을 이온주입 마스크로 사용하여 상기 게이트 전극(26)으로부터 노출된 소스 및 드레인 영역(S/D)에 저도즈(low dose)의 N형 불순물(예컨대 인(Phosphorus) 또는 아세닉(As))을 이온주입하여 저농도의 제1 소스/드레인 불순물 영역(32)을 형성하고, 상기 포토레지스트(20)를 제거한다.
도 1o를 참조하면, 상기 반도체 기판(10)의 전면에 포토레지스트(20)를 도포하고, 상기 회로 영역(Y)의 피모스(PMOS) 트랜지스터 영역(P)이 노출되도록 상기 포토레지스트(20)를 패터닝하고, 상기 포토레지스트(20) 및 상기 피모스 트랜지스터 영역(P)의 상기 게이트 전극(26)을 이온주입 마스크로 사용하여 상기 게이트 전극(26)으로부터 노출된 소스 및 드레인 영역(S/D)에 저도즈(low dose)의 불순물(예컨대 보론 또는 BF2)을 이온주입하여 저농도의 제1 소스/드레인 불순물 영역(32)을 형성하고, 상기 포토레지스트(20)를 제거한다. 이후, 상기 이온 주입에 의해 발생되는 실리콘 반도체 기판(10)의 격자결함을 줄이기 위해 고온(예컨대 약 800℃정도)의 열처리(Annealing) 공정을 수행한다.
도1p를 참조하면, 상기 반도체 기판(10)의 전면에 실리콘 질화막을 형성하고, 상기 게이트 상부 전극(30) 및 게이트 전극(26)의 측벽에 스페이서(34)를 형성한다.
도1q를 참조하면, 상기 반도체 기판(10)의 전면에 포토레지스트(20)를 도포하고, 상기 회로 영역(Y)의 엔모스(NMOS) 트랜지스터 영역(N)이 노출되도록 상기 포토레지스트(20)를 패터닝하고, 상기 포토레지스트(20)와 상기 엔모스(NMOS) 트랜 지스터 영역(N)의 게이트 전극(26) 및 스페이서(34)를 이온주입 마스크로 사용하여 고도즈(high dose)의 N형 불순물을 이온 주입하여 고농도의 제2 소스/드레인 불순물 영역(36)을 형성하고, 상기 포토레지스트(20)를 제거한다.
도1r을 참조하면, 상기 반도체 기판(10)의 전면에 포토레지스트(20)를 도포하고, 상기 회로 영역(Y)의 피모스(PMOS) 트랜지스터 영역(P)이 노출되도록 상기 포토레지스트(20)를 패터닝하고, 상기 포토레지스트(20)와 상기 피모스(PMOS) 트랜지스터 영역(P)의 게이트 전극(26) 및 스페이서(34)를 이온주입 마스크로 사용하여 고도즈(high dose)의 P형 불순물을 이온 주입하여 고농도의 제2 소스/드레인 불순물 영역(36)을 형성하고, 상기 포토레지스트(20)를 제거한다.
도1s를 참조하면, 상기 제2 불순물 영역(36)이 형성된 반도체 기판(10) 상에 실리콘 산화막을 사용하여 층간 절연막(38)을 형성하고, 화학 기계적 연마 또는 에치백하여 상기 게이트 상부 절연막(30) 또는 스페이서(34)가 노출되도록 상기 층간 절연막(38)을 평탄화한다.
도1t를 참조하면, 상기 층간 절연막(38) 상에 포토레지스트(20)를 도포하고,상기 셀 영역(X)의 소스/드레인 영역(S/D) 상의 상기 층간 절연막(38)이 노출되도록 상기 포토레지스트(20)를 패터닝 한다. 또한, 상기 포토레지스트(20)를 식각 마스크로 사용하여 상기 게이트 절연막(24)이 노출되도록 상기 층간 절연막(38)을 제거한다. 이후, 상기 포토레지스트(20)를 제거한다.
도1u를 참조하면, 상기 회로 영역(Y)의 상기 층간 절연막(38)과, 상기 셀 영역(X)의 게이트 전극(26) 및 스페이서(34)를 이온주입 마스크로 사용하여 고도즈(high dose)의 N형 불순물을 이온 주입하여 상기 셀 영역(X)의 소스/드레인 영역(S/D)에 고농도의 제2 소스/드레인 불순물 영역(36)을 형성하고, 상기 포토레지스트(20)를 제거한다. 상기 이온주입 공정 이후 고온(예컨대 약 800℃정도)의 열처리 공정을 수행한다.
도1v를 참조하면, 상기 셀 영역(X) 및 회로 영역(Y)의 소스/드레인 영역(S/D) 상의 게이트 절연막(24)을 제거하고, 상기 반도체 기판(10) 상에 도전성 불순물을 포함하는 폴리 실리콘을 이용하여 패드 폴리 실리콘막(40)을 형성하고, 상기 패드 폴리 실리콘막(40)을 화학 기계적 연마 또는 에치백방법을 이용하여 상기 스페이서 및 게이트 상부 절연막(30)의 일부가 노출되도록 평탄화한다. 이후, 고온열처리 공정을 수행하여 상기 패드 폴리 실리콘막(40) 하부의 상기 소스/드레인 영역(S/D)의 반도체 기판(10) 표면의 결함(defect)을 줄인다.
도시하지는 않았지만, 상기 패드 폴리 실리콘막(40) 상에 제2 층간 절연막을 형성하고, 상기 소스 영역(S) 상부의 상기 제2 층간 절연막을 제거하여 제1 콘택홀을 형성하고, 상기 제1 콘택홀을 통해 상기 패드 폴리 실리콘막(40)과 전기적으로 연결되는 비트 라인 콘택을 형성하고, 상기 비트라인 콘택을 포함하는 반도체 기판(10) 상에 제3 층간 절연막을 형성하고, 상기 드레인 영역 상부의 제2 및 제3 층간 절연막을 제거하여 제2 콘택홀을 형성하고, 상기 결과물의 상부에서 상기 제2 콘택홀을 통해 셀 트랜지스터의 패드 폴리 실리콘막(40)에 전기적으로 접속되는 스토리지 전극, 유전막 및 플레이트 전극을 순차적으로 형성하여 메모리 셀의 캐패시터를 완성한다.
상술한 바와 같이, 종래 기술에 따른 반도체 장치의 트랜지스터 제조방법은 다음과 같은 문제점이 있었다.
첫째, 피모스(PMOS) 트랜지스터 영역의 언도프트된 폴리 실리콘막으로 이루어진 게이트 전극에 P형 불순물을 이온주입할 경우, 후속 공정의 열처리에 의해 상기 P형 불순물이 상기 게이트 절연막을 쉽게 투과(penetration)하여 채널로 확산되기 때문에 소자의 성능을 떨어뜨리는 단점이 있었다.
둘째, 게이트 전극의 불순물 이온주입 시, 엔모스 트랜지스터 영역의 폴리 실리콘 막에 N형 불순물을 이온주입하는 공정과, 피모스 트랜지스터 영역에 P형 불순물을 이온주입하는 공정을 각각 순차적으로 두 번에 걸쳐 수행해야 하기 때문에 이온주입 공정이 복잡하여 생산성이 떨어진다.
상기와 같은 문제점을 극복하기 위한 본 발명의 목적은, 피모스 트랜지스터 영역에 이온주입되는 P형 불순물이 채널 영역으로 투과되는 것을 방지하여 소자의 성능을 높히거나 극대화할 수 있는 디램 반도체 장치의 트랜지스터 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은, 상기 게이트 전극의 불순물 이온주입 시, 엔모스 트랜지스터 영역의 폴리 실리콘막에 N형 불순물 이온주입을 생략하고, 피모스 트랜지스터 영역의 폴리 실리콘막에 한번의 P형 불순물의 이온주입을 수행하여 생산성을 높일 수 있는 디램 반도체 장치의 트랜지스터 제조방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명의 디램 반도체 장치의 트랜지스터 제조방법은, 반도체 기판 상에 소자 분리막을 형성하는 단계와, 상기 소자 분리막에 의해 구분되는 셀 영역과 회로영역의 활성영역에 채널 조정용 불순물을 이온주입하여 각 채널 불순물 영역을 형성하는 단계와, 상기 채널 불순물 영역이 형성된 상기 반도체 기판 상에 실리콘 산화막 및 실리콘 산질화막을 사용하여 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 엔형 불순물 도프트된 폴리 실리콘막을 형성하고, 상기 회로 영역의 피모스 트랜지스터 영역에 형성된 상기 폴리 실리콘막에 피형 불순물을 선택적으로 이온주입하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 도전성 금속막, 게이트 상부 절연막을 형성하고, 소스/드레인 영역 상의 상기 게이트 상부 절연막, 도전성 금속막 및 게이트 전극을 제거하여 게이트 영역에 게이트 스택을 형성하는 단계와, 상기 게이트 스택을 이온주입 마스크로 사용하여 상기 소스/드레인 영역에 제1 불순물 영역을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 스페이서 및 게이트 상부 절연막을 이온주입 마스크로 사용하여 상기 제 1 불순물 영역에 중첩하는 제 2 불순물 영역을 형성하는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 다른 양상은 반도체 기판 상에 소자 분리막을 형성하는 단계와, 상기 소자 분리막에 의해 구분되는 셀 영역과 회로영역의 활성영역에 채널 조정용 불순물을 이온주입하여 각 채널 불순물 영역을 형성하는 단계와, 상기 채널 불순물 영역이 형성된 상기 반도체 기판 상에 실리콘 산화막을 형성하고 상기 실리콘 산화막상에 실리콘 산질화막을 형성하거나 또는 상기 실리콘 산화막을 형성한 후 상기 실리콘 산화막 내부에 질소 성분을 주입 하여 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 엔형 불순물 도프트된 폴리 실리콘막을 형성하고, 상기 회로 영역의 피모스 트랜지스터 영역에 형성된 상기 폴리 실리콘막에 피형 불순물을 선택적으로 이온주입하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 상기 반도체 기판 상에 도전성 금속막, 게이트 상부 절연막을 형성하는 단계와, 소스/드레인 영역의 상기 도전성 금속막 및 게이트 전극을 제거하여 상기 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역의 게이트 영역에 게이트 스택을 형성하는 단계와, 상기 게이트 스택을 이온주입 마스크로 사용하여 상기 소스/드레인 영역에 제1 불순물 영역을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 스페이서 및 게이트 상부 절연막을 이온주입 마스크로 사용하여 상기 제 1 불순물 영역에 중첩하는 제 2 불순물 영역을 형성하는 단계를 포함하는 디램 반도체 장치의 트랜지스터 제조방법이다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 반도체 기판 '상'에 존재한다고 기술될 때 다른 층이나 반도체 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제3의 층이 존재할 수 있다.
도2a 내지 도2s는 종래 기술에 따른 반도체 디램의 트랜지스터의 제조방법을 설명하기 위한 공정단면도이고, 도3a 내지 도3b는 본 발명에 따른 랜덤 구조의 그레인 경계를 갖는 폴리 실리콘막과 종래의 컬럼구조의 그레인 경계를 갖는 폴리 실리콘막을 비교하기 위한 단면도이고, 도4는 도3a 내지 도3b의 각 폴리 실리콘막에 대한 C-V 특성을 비교한 그래프이고, 도 5a는 본 발명에 따른 DPN 방식을 이용한 게이트 절연막의 C-V 특성을 나타낸 그래프이고, 도5b는 도5a의 공정 조건의 변화에 따른 게이트 절연막의 C-V 특성을 나타낸 그래프이고, 도6은 게이트 영역의 증가에 따른 문턱 전압의 변화(shift)를 나타낸 그래프이다.
도2a를 참조하면, P형 불순물로 도핑된 반도체 기판(100)의 상부에 패드 산화막(102)을 형성하고, 상기 주형 폴리 실리콘막(104) 및 하드 마스크막(106)을 순차적으로 형성한다. 여기서, 상기 주형폴리 실리콘막(104)은 화학기상증착법을 이용하여 형성하고, 상기 하드 마스크막(106)은 실리콘 질화막 또는 실리콘 산질화막을 이용하여 상기 주형 폴리 실리콘막(104)의 형성 시 동일 챔버 내에서 인시츄(In-situ)로 상기 반도체 기판(100) 상에 형성한다.
도2b를 참조하면, 상기 하드 마스크막(106) 상에 포토레지스트를 도포하고, 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 하드 마스크막(106)을 선택적으로 식각함으로써 활성 영역(A)을 정의한다. 이때, 상기 하드 마스크막(106)의 식각 공정은 이방성 식각방법을 이용하여 이루어지 고, 상기 하드 마스크막(106)의 식각 공정 시 상기 주형 폴리 실리콘막(104)은 식각 저지층으로서의 역할을 수행한다.
도2c를 참조하면, 상기 하드 마스크막(106)을 식각마스크로 사용하여 상기 주형 폴리 실리콘막(104), 패드 산화막(102) 및 반도체 기판(100)의 일부를 순차적으로 제거하여 트렌치(T)를 형성한다. 여기서, 상기 주형 폴리 실리콘막(104), 패드 산화막(102) 및 반도체 기판(100)의 식각 공정은 건식 식각으로 이루어지며, 상기 건식 식각은 반응가스의 종류를 달리하여 막질에 따라 서로 다른 식각율을 갖도록 함으로써 다층박막을 순차적으로 식각할 수 있다. 따라서, 상기 주형 폴리 실리콘막(104)의 식각 시 상기 패드 산화막(102)은 식각 저지층으로서의 역할을 수행하고, 상기 패드 산화막(102) 및 반도체 기판(100)의 식각 또한 마찬가지로 이루어질 수 있다. 이때, 상기 트렌치(T)는 소정 깊이(약 2000Å 내지 5000Å정도)를 갖도록 형성된다.
도2d를 참조하면, 상기 반도체 기판(100)에 형성된 트렌치(T)의 내부에 필드 산화막을 이용하여 소자 분리막(108)을 형성하고, 상기 하드 마스크막(106)을 산화 방지 마스크로 사용하여 열산화 공정으로 노출된 주형 폴리 실리콘막(104) 및 반도체 기판(100)의 표면을 선택적으로 산화하여 상기 소자 분리막(108)을 형성한다. 여기서, 상기 주형 폴리 실리콘막(104)은 상기 소자 분리막(108)의 형성 시 발생하는 부피 팽창에 의한 스트레스를 완화시키기 위한 버퍼층으로 작용한다. 또한, 상기 소자 분리막(108)이 형성된 반도체 기판(100)을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(Etch back)하여 평탄화한다. 이때, 상기 평탄 화는 상기 하드 마스크막(106), 주형 폴리 실리콘막(104) 및 패드 산화막(102)을 모두 제거하여 상기 반도체 기판(100)의 표면이 평탄화되도록 이루어진다.
도2e를 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(110)를 도포하고, 포토 공정을 이용하여 상기 반도체 기판(100)의 셀 영역(X)이 노출되도록 상기 포토레지스트(110)를 패터닝하고, 상기 포토레지스트(110)를 이온주입 마스크로 사용하여 이온주입장치로 셀 영역(X)에 저도저(low dose)(예컨대 약 1.0×1013atom/cm2정도)의 P형 불순물(예컨대 보론(boron) 또는 BF2)을 선택적으로 이온주입하여 저농도의 채널 불순물 영역(112)을 형성하고, 상기 회로 영역(Y)에 형성된 포토레지스트(110)를 제거한다. 예컨대, 상기 이온주입공정이 이루어지는 이온주입장치는 'VARIAN'사의 'VIISTA-80'라는 고유명을 갖는 장비로 이루어진다. 또한, 상기 P형 불순물은 상기 반도체 기판(100)에 이온주입되는 도전성불순물로서 정공(hall)을 다수 케리어(carrier)로 하는 억셉터(acceptor)이다. 이때, 상기 P형 불순물은 약 1KeV 내지 25KeV정도의 에너지로 가속되어 상기 반도체 기판(100)에 소정 깊이로 이온주입될 수 있다. 도시하지는 않았지만, 단채널 효과를 극복하기 위해서 얕은 접합(Shallow Junction)과 더불어 단채널 효과의 주요 요인인 벌크 펀치스루(Bulk punch through)를 방지하기 위해 상기 채널 불순물 영역(112)을 형성하기 전 또는 후에 상기 반도체 기판(100)의 셀 영역(X)에 고도저(high dose)의 상기 P형 불순물을 이온주입하여 상기 반도체 기판(100)의 표면으로부터 소정 깊이(약 2000Å이하)에 고농도의 제 1 채널 스토퍼를 형성할 수도 있다.
도2f를 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(110)를 도포하고, 포토 공정을 이용하여 상기 반도체 기판(100)의 회로 영역(Y)의 엔모스(NMOS) 트랜지스터 영역(N)이 노출되도록 상기 포토레지스트(110)를 패터닝하고, 상기 포토레지스트(110)를 이온주입 마스크로 사용하여 상기 이온주입장치로 상기 회로 영역(Y)의 엔모스(NMOS) 트랜지스터 영역(N)에 저도저(low dose)(예컨대 약 1.0×1013atom/cm2정도)의 P형 불순물(예컨대 보론 또는 BF2)을 이온주입하여 상기 엔모스 트랜지스터 영역(N)에 저농도의 채널 불순물 영역(112)을 형성하고, 상기 포토레지스트(110)를 제거한다. 상기 셀 영역(X)과 마찬가지로, 상기 이온주입공정이 이루어지는 이온주입장치는 'VARIAN'사의 'VIISTA-80'라는 고유명을 갖는 장비로 이루어진다. 또한, 상기 P형 불순물은 상기 반도체 기판(100)에 이온주입되는 도전성불순물로서 홀(hall)을 다수 케리어(carrier)로 하는 억셉터(acceptor)이다. 이때, 상기 P형 불순물은 약 1KeV 내지 25KeV정도의 에너지로 가속되어 상기 반도체 기판(100)에 소정 깊이로 이온주입될 수 있다. 도시하지는 않았지만, 단채널 효과를 극복하기 위해서 얕은 접합(Shallow Junction)과 더불어 단채널 효과의 주요 요인인 벌크 펀치스루(Bulk punch through)를 방지하기 위해 상기 채널 불순물 영역(112)을 형성하기 전 또는 후에 상기 엔모스 트랜지스터 영역(N) 내에 고도저(high dose)의 상기 P형 불순물을 약 10KeV의 에너지로 이온주입하여 상기 반도체 기판(100)의 표면으로부터 소정 깊이(약 2000Å이하)에 고농도의 제 1 채널 스토퍼를 형성할 수도 있다. 이때, 상기 셀 영역(X)과, 회로 영역(Y)의 엔모스 트랜지스터에 채널 불순물 영역(112) 및 제1 채널 스토퍼를 각각 동시에 형성할 수도 있고, 상기 셀 영역(X)과 회로 영역(Y)에 각각 이온주입된 채널 조절용 불순물 영역 및 제1 채널 스토퍼는 각각 그 농도를 달리하여 각 트랜지스터의 문턱 전압(threshold)값을 달리할 수도 있다.
도2g를 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(110)를 도포하고, 포토 공정을 이용하여 상기 반도체 기판(100)의 회로 영역(Y)의 피모스(PMOS) 트랜지스터 영역(P)이 노출되도록 상기 포토레지스트(110)를 패터닝하고, 상기 포토레지스트(110)를 이온주입 마스크로 사용하여 이온주입장치로 상기 회로 영역(Y)의 피모스(PMOS) 트랜지스터 영역(P)에 저도저(low dose)(예컨대 약 1.0×1013atom/cm2정도)의 N형 불순물(예컨대 인(Phosphorus) 또는 아세닉(As))불순물을 이온주입하여 저농의 채널 불순물 영역(112)을 형성하고, 상기 포토레지스트(110)를 제거한다. 마찬가지로, 상기 이온주입공정이 이루어지는 이온주입장치는 'VARIAN'사의 'VIISTA-80'라는 고유명을 갖는 장비로 이루어진다. 또한, 상기 N형 불순물은 상기 반도체 기판(100)에 이온주입되는 도전성불순물로서 전자(electron)을 다수 케리어(carrier)로 하는 도너(donor)이다. 이때, 상기 N형 불순물은 약 1KeV 내지 25KeV정도의 에너지로 가속되어 상기 반도체 기판(100)에 소정 깊이로 이온주입될 수 있다. 도시하지는 않았지만, 단채널 효과를 극복하기 위해서 얕은 접합(Shallow Junction)과 더불어 단채널 효과의 주요 요인인 벌크 펀치스루(Bulk punch through)를 방지하기 위해 상기 채널 불순물 영역(112)을 형성하기 전 또는 후에 상기 반도체 기판(100) 내에 고도저(high dose)의 상기 N형 불순물을 이온주입하여 상기 반도체 기판(100)의 표면으로부터 소정 깊이(약 2000Å이하)에 고농도의 제 1 채널 스토퍼를 형성할 수도 있다.
도2h를 참조하면, 상기 반도체 기판(100)의 상부에 열산화 공정을 실시하여 게이트 절연막(114)을 소정두께(예컨대 약 25Å 내지 55Å정도)로 형성한다. 이때, 상기 게이트 절연막(114)은 실리콘 산화막 및 실리콘 산질화막을 번갈아 적층하거나, 상기 실리콘 산화막을 형성한 후 상기 실리콘 산화막 상에 질소 이온을 주입하여 실리콘산질화막을 순차적으로 적층하여 공정 챔버에서 인시튜(in-situ)로 형성할 수 있다. 이때, 상기 실리콘 산화막은 내엽형 또는 외엽형 공정챔버(예컨대 퍼니스(furnace 또는 인시튜 스팀 제너레이션 : in-situ steam generation(ISSG) 또는 급속열처리 : rapid thermal oxidation(RTP)) 내에서 열산화공정을 통해 상기 반도체 기판(100) 상에 형성된다. 여기서, 상기 실리콘 산화막은 상기 공정챔버 내에서 산소 및 열을 이용하여 상기 반도체 기판(100) 상에 형성된다. 예컨대, RTO 공정 챔버는 일반적으로 널리 알려진 AMD(applied material device)사에서 제조된 RTA 장비로 이루어진다. 상기 실리콘 산화막이 일정 두께(30Å 내지 40Å정도) 이상 형성될 경우, 상기 실리콘 산화막을 형성하는 공정 챔버 내에 반응가스와, 산화질소(NO) 또는 아산화질소(N2O) 또는 암모니아(NH3) 가스등을 주입하여 상기 공정 챔버를 이들 가스의 분위기로 만들어 상기 반도체 기판(100) 상에 열적 질화 산화물(thermally nitrided oxide)나 재산화 질화 산화물(reoxidized nitirded oxide)을 형성하여 상기 실리콘 산화막 상에 원자층 증착방법으로 형성된 실리콘 질화물/실리콘 산화물의 유전체(atomic-layer-deposited(ALD) Si-nitride/SiO2 stack gate dielectric 이하, ALD라 칭함)방식에 의한 실리콘 산질화막을 형성하거나, 열산화 공정을 이용하여 상기 실리콘 산화막을 일정 두께이상 형성하고 상기 산화질소(NO) 또는 아산화질소(N2O) 또는 암모니아(NH3)등을 포함하는 반응가스로 사용한 플라즈마 장치를 이용하여 분리된 플라즈마 질화물(decoupled plasma nitirdation 이하, DPN라 칭함) 방식으로 상기 실리콘 산화막에 질소 이온이 상기 실리콘 산화막에 주입된 실리콘 산질화막을 형성한다.
예를 들어 상기 ALD 방식을 이용한 실리콘 산질화막의 형성 공정은 공정 챔버 내에서 상기 반도체 기판(100) 상에 상기 실리콘 산화막이 약 30Å정도 형성하고, 상기 공정챔버를 약 550℃ 내지 650℃(바람직하게는 595℃)정도에 설정하고, 이염화실란(DCS(SiH2Cl2)) 가스와 NH3 가스를 각각 수초 내지 수십 초에 걸쳐 교번하여 상기 공정챔버에 투입(예컨대 이를 1cycle라고 칭함)하여 이루어진다. 이때, 상기 DCS와 NH3 가스를 각각 12cycle에 걸쳐 투입할 경우, 상기 실리콘 산질화막은 TEM(transmission electron microscope)이용하여 측정한 결과 약 12Å정도 수준이며, 상기 DCS와 NH3 가스의 공급에 따른 상기 실리콘 산질화막의 형성두께는 한 싸이클(cycle)동안에 약 1.0Å 내지 1.4Å정도가 된다.
반면, 상기 DPN 방식을 이용한 실리콘 산질화막의 형성공정은 상기 실리콘 산화막을 약 45Å정도로 상기 ALD 방식의 조건 대비 동일한 전기적인 특성을 갖도록 하기 위해 상기 실리콘 산화막을 약 15Å정도 더 형성한 후, 상기 실리콘 산화막이 형성된 상기 반도체 기판(100)을 상기 플라즈마 장치 내에 삽입하고, 약 100℃이하에서 약 50초 내지 100초 동안에 이루어진다. 이때, 상기 플라즈마 장치 내의 압력은 약 7mTorr 또는 15mTorr정도로 유지하고, 500W 또는 900W정도의 전원을 인가하고, 질소 및 산소를 약 50초 내지 150초동안 상기 플라즈마 장치 내에 주입하여 이루어진다. 또한, 상기 DPN 방식은 상기 실리콘 산화막에 주입되는 질소성분에 의한 결함을 상쇄시키거나, 상기 실리콘 산화막 및 질소성분을 활성화시키기 위해 상기 실리콘 산질화막의 형성 후 850℃ 내지950℃정도의 포스트(post) 열처리 공정을 수행한다.
따라서, 본 발명의 디램 반도체 트랜지스터의 제조방법은 실리콘 산화막 상에 실리콘 산질화막을 형성하여 후속 공정의 게이트 전극의 형성 시 이온주입되는 보론 또는 BF2와 같은 불순물의 투과(penetration)를 억제할 수 있다.
도2i를 참조하면, 상기 게이트 절연막(114) 상에 고도즈(1.2×1016atomes/cm2)의 N형 불순물(예컨대 인 또는 아세닉)이 도프트된 폴리 실리콘막을 이용하여 화학기상증착방법으로 게이트 전극(116)을 형성한다. 이때, 상기 도프트된 폴리 실리콘막의 상기 N형 불순물은 소정농도(예컨대 약 2.0×1020atoms/cm3)의 폴리 실리콘막의 공핍 영역이 최소의 조건으로 선택된다. 또한, 상기 폴리 실리콘막의 형성 공정은 내엽식 또는 외엽식 증착장비를 사용한 화학기상 증착방법으로 이루어진다. 먼저, 상기 반도체 기판(100) 상에 상기 N형 불순물을 포함하는 아몰퍼스 상태의 실리콘막을 형성하고, 이후 상기 반도체 기판(100)을 소정의 온도(예컨대 520℃ 내지 550℃)에서 일정시간(예컨대 약 수십분)동안 열처리하여 무질서한 폴리 실리콘막을 형성한다.
도2j를 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트를 도포하고, 상기 회로 영역의 피모스 트랜지스터 영역(P) 상부의 상기 게이트 전극(116)이 노출되도록 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 이온주입 마스크로 사용하여 이온주입장치로 상기 회로 영역(Y)의 피모스 트랜지스터 영역(P) 상부의 상기 게이트 전극(116)에 고도즈(예컨대 약1.2×1016atoms/cm2)의 보론 또는 BF2와 같은 P형 불순물을 이온주입하여 고농도(예컨대 약 2.0×1020atoms/cm3)의 상기 게이트 전극(116)을 형성한다. 이때, 상기 이온주입은 가능하면 P형 불순물로 도핑되는 상기 게이트 전극(116)의 공핍이 발생하지 않으며, 상기 P형 불순물(예컨대 보론)의 투과가 발생하지 않을 정도의 조건으로 선택되어져야 하는데 P형 불순물의 종류 및 도즈량, 이온주입 에너지, 상기 폴리 실리콘막의 두께 등이 고려되며, 최적의 조건 선택이 필수적이다. 이때, 본 발명에 따른 폴리 실리콘막의 두께는 300Å 내지 1000Å(바람직하게는 800Å)정도이고, P형 불순물의 종류에 따라 BF2를 사용할 경우, 약 10KeV의 에너지에 약1.2×1016atoms/cm2정도의 도즈로 이온주입하거나, 보론을 사용할 경우, 약 2KeV 내지 5Kev(바람직하게는 3Kev)정도의 에너지에 약 1.2×1016atoms/cm2정도의 도즈로 이온주입 될 조건에서 안정된 특성을 보였다. 또한, N형 불순물이 도프트된 폴리 실리콘막에 다시 P형 불순물을 이온주입하면 상기 폴리 실리콘막은 랜덤(random) 구조의 그레인 경계(grain boundary)를 갖도록 형성된다. 도3a 내지 도4를 참조하면, 랜덤 구조의 그레인 경계를 갖는 폴리 실리콘막(도3a)은 N형 채널 불순물 영역에 따른 C-V곡선(a)이 '-' 방향으로의 변화(shift)를 나타내고 플랫 밴드 전압(flat band voltage)이 '-' 방향으로 변화(shift)함을 나타내고 있으며, C-V 곡선의 폭이 작아 전기적으로 안정된 특성을 보이지만, 종래의 컬럼(column) 구조의 그레인 경계(grain boundary)를 갖는 폴리 실리콘(도3b)은 C-V 곡선(b)이 '+' 방향으로 변화(shift)를 나타내고, 플랫 밴드 전압이 '+' 방향으로 변화(shift)함을 나타내고, C-V 곡선의 폭이 본 발명에 따른 C-V 곡선에 비해 크게 나타나기 때문에 본 발명에 따른 랜덤 구조의 그레인 경계를 갖는 폴리 실리콘이 우수한 C-V 특성을 보임을 알 수 있다. 이때, 상기 본 발명에 따른 랜덤 구조의 그레인 경계를 갖는 폴리 실리콘(도3a)은 아몰퍼스 실리콘을 열처리하여 폴리 실리콘을 형성하여 랜덤 구조를 갖도록 하고, 상기 종래의 컬럼 구조의 그레인 경계를 갖는 폴리 실리콘(도3b)은 저압화학기상증착법으로 폴리 실리콘을 형성하여 컬럼 구조를 갖도록 한다. 또한, 상기 C-V 곡선의 측정은 상기 N형 불순물로 도핑된 반도체 기판(100)에 공통 전극을 접지시키고, 상기 폴리 실리콘막 상에 바이어스 전압을 인가하는 전극을 접지하여 상기 바이어스 전압에 따른 상기 공통 전극과의 전압차를 이용하여 상기 게이트 절연막(114)의 캐패시터를 측정하였다. 여기서, 도4의 가로축은 바이어서 전압(Vg)이고, 세로축은 본 발명에서 측정된 캐패시터 값을 일반화(normalize)한 값이다. 따라서, 상기 게이트 절연막(114) 내에 존재하는 불순물의 농도 또는 결함에 따라 상기 바이어스 전압에 따른 캐패시터의 값의 변화를 C-V 곡선으로 나타낸다. 또한, 상기 본 발명에 따른 랜덤 구조의 그레인 경계를 갖는 폴리 실리콘은 P형 불순물이 도핑되지 않은 경우(Undoped Polygen)와, 상기 P형 불순물(예컨대 보론 또는 BF2)이 도핑된 경우(Doped Poly)의 C-V 곡선이 거의 중첩되어 나타남으로서, 상기 P형 불순물이 상기 게이트 절연막(114)의 내부로 투과(penetration)되지 않았음을 알 수 있다. 한편, 도 5a를 참조하면, 본 발명에 따른 DPN 방식을 이용한 게이트 절연막(114)의 C-V 곡선(DPN film)은 '-'방향으로 변화(shift)되며 종래의 게이트 절연막(114)의 C-V 곡선(Conventional GNox)은 '+' 방향으로 변화(shift)되고 있으며, 본 발명에 따른 C-V 곡선의 폭이 종래의 게이트 절연막(114)의 C-V 곡선에 비해 폭이 작게 나타나고, 바이어스 전압에 따른 캐패시터 값이 안정되게 나타나기 때문에 본 발명에 따른 DPN 방식을 이용한 게이트 절연막(114)이 더 우수한 특성을 보임을 알 수 있다. 여기서, 도5a의 가로축은 바이어서 전압(Vg)이고, 세로축은 본 발명에서 측정된 캐패시터 값을 일반화(normalize)한 값이다. 이때, 상기 본 발명에 DPN 방식을 이용한 게이트 절연막(114)은 전기적인 특성을 고려한 실리콘 산화막의 두께를 더 형성한 후, 상기 실리콘 산화막에 상기 P형 불순물을 이온 주입하여 상기 실리콘 산화막 상에 실리콘 산질화막을 형성하였다. 또한, 도5b를 참조하면, 상기 게이트 절연막(114) 상에 형성되는 폴리 실리콘막에 N형 불순물과 P형 불순물을 이온주입한 후 열처리 공정을 수행한 경우(with RTA)가, 상기 게이트 절연막(114) 상에 형성되는 폴리 실리콘막에 N형 불순물과 P형 불순물을 이온주입한 후 열처리 공정을 수행하지 않는 경우(w/o RTA)에 비해 우수한 C-V 특성을 갖는 것을 알 수 있다. 여기서, 도4의 가로축은 바이어스 전압(Vg)이고, 세로축은 본 발명에서 측정된 캐패시터 값을 일반화(normalize)한 값이다. 또한, 도6을 참조하면, 본 발명에 따른 게이트 절연막(114)(No boron penetration)은 게이트 영역(G)이 증가할 경우, 문턱전압의 크기가 더 증가하지만, 종래의 게이트 절연막(114)(with boron penetration)은 게이트 영역(G)이 증가할수록 문턱전압의 크기가 감소하기 때문에 본 발명에 따른 게이트 절연막(114)이 보론 투과(penetration)를 억제할 수 있음을 알 수 있다. 여기서, 도6의 가로축은 게이트 영역의 길이(Gate Length)이고, 세로축은 문턱전압의 크기이다. 이때, 본 발명에 따른 게이트 영역(G)은 약 0.3㎛ 내지 10㎛정도이고, 이들 게이트 영역(G)의 거리와 상관없이 약 수백 ㎷정도 변화(shift)를 보이며, 게이트 영역(G)의 에지(edge)에서 분리할 경우 리얼 스페이스(real space) 200㎚정도면 특성 변화(shift)는 없는 것으로 확인할 수 있었다. 참고로, 인용문헌에 의하면, 약 800℃의 실리콘 화합물층 내에서 보론의 확산 상수는 폴리 실리콘의 10000배나 더 큰 1.0×10-8cm2/s 정도이고, 폴리 실리콘에서 실리콘 화합물층로의 불순물 흡수는 그레인(grain) 경계 확산에 기인하여 폴리 실리콘막 내에서 높은 불순물 확산성에 원인이 된다고 보고되고 있다.
따라서, 본 발명에 따른 디램 반도체 트랜지스터의 제조방법은 상기 폴리 실리콘에 P형 불순물을 이온주입 후, 불순물 활성화(dopent activation)와, 폴리 상변화(poly phase transition)변화를 위해 약 900℃ 내지 1000℃정도에서 수초 내지 수분동안 쾌속 열처리(rapid thermal annealing)공정을 추가하여 보론 투과를 억제함으로써, 피모스 트랜지스터의 문턱 전압(Vth)의 균일성을 개선한다. 이때, 상기 쾌속 열처리 공정은 'AMD' 사에서 제조된 쾌속 열처리 챔버를 통해 이루어질 수 있다.
도2k를 참조하면, 상기 게이트 전극(116) 상에 텅스텐 실리사이드(WSix) 또는 탄탈륨-실리사이드(TaSi2) 또는 몰리브덴-실리사이드(MoSi2) 등을 이용하여 금속막(118)을 소정 두께(예컨대 1000Å 내지 1200Å정도)로 형성하고, 상기 금속막(118) 상에 실리콘 질화막을 이용하여 게이트 상부 절연막(120)을 형성한다. 상기 금속막(118)은 화학기상증착장치를 이용하여 화학기상증착방법으로 형성될 수 있다.
도2l을 참조하면, 상기 게이트 상부 절연막(120) 상에 포토레지스트를 도포하고, 상기 소스/드레인 영역(S/D) 상부의 상기 게이트 상부 절연막(120)이 노출되도록 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 게이트 절연막(114)의 일부가 노출되도록 상기 게이트 상부 절연막, 금속막 및 게이트 전극(116)을 순차적으로 제거한다. 도시하지는 않았지만, 회로 영역(Y)에 형성되는 상기 게이트 전극(116)을 접지하는 구조의 인버터, 앤드 게이트 및 노어 게이트 회로의 형성 시 엔모스 트랜지스터(N) 영역 및 피모스 트랜지스터(P)의 경계영역 즉, 상기 엔모스 트랜지스터 영역(N) 및 피모스 트랜지스터 영역(P)사이의 소자 분리막(108) 상의 상기 게이트 전극(116)을 제거하여 엔모스 트랜지스터의 게이트 전극(116)과 피모스 트랜지스터의 게이트 전극(116)을 분리한다. 이때, 상기 엔모스 트랜지스터의 게이트 전극(116)과 피모스 트랜지스터의 게 이트 전극(116)을 분리하는 이유는 후속 공정에서 이루어지는 열처리에 의해 상기 게이트 전극(116) 상에 형성된 금속막으로 상기 N형 불순물 및 P형 불순물간의 상호 확산(inter-diffusion)이 발생하여 소자의 성능을 떨어뜨릴 수 있기 때문에 이들을 서로 분리한다. 이후, 상기 포토레지스트를 제거한다.
도 2m을 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(110)를 도포하고, 상기 셀 영역(X)이 노출되도록 상기 포토레지스트(110)를 패터닝하고, 상기 포토레지스트(110) 및 상기 셀 영역(X)의 상기 게이트 상부 절연막(120)을 이온주입 마스크로 사용하여 상기 게이트 상부 절연막(120)으로부터 노출된 소스 및 드레인 영역(S/D)에 저도즈(low dose)(예컨대 1.0×1013atoms/cm2)의 N형 불순물(예컨대 인(Phosphorus) 또는 아세닉(As))을 이온주입하여 저농도의 제1 소스/드레인 불순물 영역(122)을 형성하고, 상기 포토레지스트(110)를 제거한다. 도시하지는 않았지만, 상기 셀 영역(X)에 제1 소스/드레인 불순물 영역(122)의 형성 전에, 상기 소스/드레인 영역(S/D)의 일부에서 틸트(tilt)를 갖고 상기 게이트 영역(G)의 일부를 침범하도록 P형 불순물을 이용하여 제2 채널 스토퍼를 형성할 수도 있다. 이때, 상기 P형 불순물의 이온주입 공정은 약 50KeV의 에너지에서 상기 제2 채널 스토퍼가 약 2000Å정도까지 형성되어 깊은 접합을 갖도록 이루어진다.
도 2n을 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(110)를 도포하고, 상기 회로 영역(Y)의 엔모스(NMOS) 트랜지스터 영역(N)이 노출되도록 상기 포토레지스트(110)를 패터닝하고, 상기 포토레지스트(110) 및 상기 회로 영역(Y)의 상기 게이트 상부 절연막(120)을 이온주입 마스크로 사용하여 이온주입장치로, 상기 게이트 상부 절연막(120)으로부터 노출된 소스 및 드레인 영역(S/D)에 저도즈(low dose)(예컨대 약 1.0×1013atoms/cm2)의 N형 불순물(예컨대 인(Phosphorus) 또는 아세닉(As))을 이온주입하여 저농도의 제1 소스/드레인 불순물 영역(122)을 형성하고, 상기 포토레지스트(110)를 제거한다. 도시하지는 않았지만, 회로 영역(Y)의 엔모스(NMOS) 트랜지스터 영역(N) 제1 소스/드레인 불순물 영역(122)의 형성 전에, 상기 소스/드레인 영역(S/D)의 일부에서 틸트(tilt)를 갖고 상기 게이트 영역(G)의 일부를 침범하도록 P형 불순물을 이용하여 제2 채널 스토퍼를 형성할 수도 있다. 이때, 상기 P형 불순물의 이온주입 공정은 약 50KeV의 에너지에서 상기 제2 채널 스토퍼가 약 2000Å정도까지 형성되어 깊은 접합을 갖도록 이루어진다.
도 2o를 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(110)를 도포하고, 상기 회로 영역(Y)의 피모스(PMOS) 트랜지스터 영역(P)이 노출되도록 상기 포토레지스트(110)를 패터닝하고, 상기 포토레지스트(110) 및 상기 회로 영역(Y)의 상기 게이트 상부 절연막(120)을 이온주입 마스크로 사용하여 이온주입장치로 상기 게이트 상부 절연막(120)으로부터 노출된 소스 및 드레인 영역(S/D)에 저도즈(low dose)(예컨대 약 1.0×1013atoms/cm2)의 P형 불순물(예컨대 보론 또는 BF2)을 이온주입하여 저농도의 제1 소스/드레인 불순물 영역(122)을 형성하고, 상기 포토레지스트(110)를 제거한다. 이후, 상기 이온 주입에 의해 발생되는 실리콘 반도체 기판(100)의 격자결함을 줄이기 위해 고온(예컨대 약 800℃정도)의 열처리(Annealing) 공정을 수행한다. 도시하지는 않았지만, 상기 회로 영역(Y)의 피모스(PMOS) 트랜지스터 영역(P)에 제1 소스/드레인 불순물 영역(122)의 형성 전에, 상기 소스/드레인 영역(S/D)의 일부에서 틸트(tilt)를 갖고 상기 게이트 영역(G)의 일부를 침범하도록 상기 N형 불순물을 이용하여 제2 채널 스토퍼를 형성할 수도 있다. 이때, 상기 도전성 불순물의 이온주입 공정은 약 50KeV의 에너지에서 상기 제2 채널 스토퍼가 약 2000Å정도까지 형성되어 깊은 접합을 갖도록 이루어진다.
도2p를 참조하면, 상기 제1 소스/드레인 불술물 영역(122)이 형성된 상기 반도체 기판(100) 상에 소정 두께의 실리콘 질화막을 형성하고, 상기 실리콘 질화막 상에 포토레지스트를 도포하고, 소스/드레인 영역(S/D) 상부의 상기 실리콘 질화막이 노출되도록 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각마스크로 사용하여 상기 실리콘 질화막을 부분적 식각(partial etch)법으로 제거하여 상기 게이트 전극(116)의 측벽에 스페이서(124)를 형성한다.
도2q를 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(110)를 도포하고, 상기 회로 영역(Y)의 엔모스(NMOS) 트랜지스터 영역(N)이 노출되도록 상기 포토레지스트(110)를 패터닝하고, 상기 포토레지스트(110)와 상기 회로 영역(Y)의 엔모스(NMOS) 트랜지스터 영역(N)의 게이트 상부 절연막(120) 및 스페이서(124)를 이온주입 마스크로 사용하여 이온주입장치로 고도즈(high dose)(예컨대 약 1.2×1016atoms/cm2)의 N형 불순물을 이온 주입하여 고농도의 제2 소스/드레인 불순물 영역(126)을 형성하고, 상기 포토레지스트(110)를 제거한다. 여기서, N형 불순물의 이온주입 공정은 약 50KeV의 에너지에서 상기 제2 불순물 영역(126)이 소정 깊이(예를 들어 약1000Å 내지 2000Å정도)까지 형성되도록 이루어진다.
도2r을 참조하면, 상기 반도체 기판(100)의 전면에 포토레지스트(110)를 도포하고, 상기 회로 영역(Y)의 피모스(PMOS) 트랜지스터 영역(P)이 노출되도록 상기 포토레지스트(110)를 패터닝하고, 상기 포토레지스트(110)와 상기 회로 영역(Y)의 피모스(PMOS) 트랜지스터 영역(P)의 게이트 상부 절연막(120) 및 스페이서(124)를 이온주입 마스크로 사용하여 이온주입장치로 고도즈(high dose)의 P형 불순물을 이온 주입하여 고농도(예컨대 약 1.2×1020atoms/cm2)의 제2 소스/드레인 불순물 영역(126)을 형성하고, 상기 포토레지스트(110)를 제거한다. 여기서, 상기 P형 불순물 이온의 이온주입 공정은 이온 주입 시 약 50KeV(electron Voltage)정도의 에너지에서 상기 제2 소스/드레인 불순물 영역(126)이 상기 반도체 기판(100)의 표면으로부터 약 2000Å정도까지 형성되어 깊은 접합을 갖도록 이루어진다
도2s를 참조하면, 상기 제2 소스/드레인 불순물 영역(126)이 형성된 반도체 기판(100) 상에 실리콘 산화막을 사용하여 층간 절연막(128)을 형성하고, 화학 기계적 연마 또는 에치백하여 상기 게이트 상부 절연막(120) 또는 스페이서(124)가 노출되도록 상기 층간 절연막(128)을 평탄화한다. 이때, 상기 실리콘 산화막은 화학기상증착장치를 이용하여 화학기상증착방법으로 형성될 수 있다.
도2t를 참조하면, 상기 층간 절연막(128) 상에 포토레지스트(110)를 도포하고, 상기 셀 영역(X)의 소스/드레인 영역(S/D) 상의 상기 층간 절연막(128)이 노출되도록 상기 포토레지스트(110)를 패터닝 한다. 또한, 상기 포토레지스트(110)를 식각 마스크로 사용하여 상기 게이트 절연막(114)이 노출되도록 상기 층간 절연막(128)을 제거한다. 이후, 상기 포토레지스트(110)를 제거한다.
도2u를 참조하면, 상기 회로 영역(Y)의 상기 층간 절연막(128)과, 상기 셀 영역(X)의 게이트 전극(116) 및 스페이서(124)를 이온주입 마스크로 사용하여 이온주입장치로 고도즈(high dose)의 N형 불순물을 이온 주입하여 상기 셀 영역(X)의 소스/드레인 영역(S/D)에 고농도(예컨대 약 1.2×1020atoms/cm2)의 제2 소스/드레인 불순물 영역(126)을 형성하고, 상기 포토레지스트(110)를 제거한다. 상기 이온주입 공정 이후 고온(예컨대 약 800℃정도)의 열처리 공정을 수행한다.
도2v를 참조하면, 상기 셀 영역(X)의 소스/드레인 영역(S/D) 상의 게이트 절연막(114)을 제거하고, 상기 반도체 기판(100) 상에 도전성 불순물을 포함하는 폴리 실리콘막을 이용하여 패드 폴리 실리콘막(130)을 형성하고, 상기 패드 폴리 실리콘막(130)을 화학 기계적 연마 또는 에치백방법을 이용하여 상기 스페이서 및 게 이트 상부 절연막(120)의 일부가 노출되도록 평탄화한다. 이후, 고온(약 830℃정도)의 열처리 공정을 수행하여 상기 패드 폴리 실리콘막(130) 하부의 상기 소스/드레인 영역(S/D)의 반도체 기판(100) 표면의 결함(defect)을 줄인다.
도시하지는 않았지만, 상기 패드 폴리 실리콘막(130) 상에 제2 층간 절연막을 형성하고, 상기 소스 영역(S) 상부의 상기 제2 층간 절연막을 제거하여 제1 콘택홀을 형성하고, 상기 제1 콘택홀을 통해 상기 패드 폴리 실리콘막(130)과 전기적으로 연결되는 비트 라인 콘택을 형성하고, 상기 비트라인 콘택을 포함하는 반도체 기판(100) 상에 제3 층간 절연막을 형성하고, 상기 드레인 영역 상부의 제2 및 제3 층간 절연막을 제거하여 제2 콘택홀을 형성하고, 상기 결과물의 상부에서 상기 제2 콘택홀을 통해 셀 트랜지스터의 패드 폴리 실리콘막(130)에 전기적으로 접속되는 스토리지 전극, 유전막 및 플레이트 전극을 순차적으로 형성하여 메모리 셀의 캐패시터를 완성한다. 이때, 상기 제2 층간 절연막 및 제 3 층간 절연막은 실리콘 산화막으로 이루어질 수 있다.
이상 상술한 바와 같이, 본 발명에 따른 트랜지스터의 제조방법에 있어서, 실리콘 산화막 및 실리콘 산질화막으로 이루어지는 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 N형 불순물이 도프트된 폴리 실리콘막을 형성하고, 피모스 트랜지스터 영역의 폴리 실리콘막에만 P형 불순물을 이온주입함에 의해 상기 폴리 실리콘막을 랜덤구조의 그레인 경계를 갖도록 하여 P형 불순물의 투과를 방지할 수 있기 때문에 소자의 성능을 극대화할 수 있다.
또한, 게이트 전극의 형성 시 N형 불순물을 포함하는 반응가스를 이용한 화학기상증착방법으로 폴리 실리콘막을 형성하여 엔모스 트랜지스터 영역의 폴리 실 리콘 막에 N형 불순물 이온주입을 생략하고 피모스 트렌지스터 영역의 상기 폴리 실리콘 막에 P형 불순물만을 이온주입하여 이온주입 공정을 줄일 수 있기 때문에 생산성을 높일 수 있다.

Claims (48)

  1. 반도체 기판 상에 소자 분리막을 형성하는 단계와,
    상기 소자 분리막에 의해 구분되는 셀 영역과 회로영역의 활성영역에 채널 조정용 불순물을 이온주입하여 각 채널 불순물 영역을 형성하는 단계와,
    상기 채널 불순물 영역이 형성된 상기 반도체 기판 상에 실리콘 산화막 및 실리콘 산질화막을 사용하여 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 상에 엔형 불순물 도프트된 폴리 실리콘막을 형성하고, 상기 회로 영역의 피모스 트랜지스터 영역에 형성된 상기 폴리 실리콘막에 피형 불순물을 선택적으로 이온주입하여 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 상에 도전성 금속막, 게이트 상부 절연막을 형성하고, 소스/드레인 영역 상의 상기 게이트 상부 절연막, 도전성 금속막 및 게이트 전극을 제거하여 게이트 영역에 게이트 스택을 형성하는 단계와,
    상기 게이트 스택을 이온주입 마스크로 사용하여 상기 소스/드레인 영역에 제1 불순물 영역을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 스페이서 및 게이트 상부 절연막을 이온주입 마스크로 사용하여 상기 제 1 불순물 영역에 중첩하는 제 2 불순물 영역을 형성하는 단계를 포함함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 소자 분리막의 형성 단계는
    상기 반도체 기판상에 패드 산화막, 주형 폴리 실리콘막 및 하드 마스크막을 순차적으로 형성하는 단계와,
    상기 하드 마스크막 상에 포토레지스트를 도포하고, 상기 하드 마스크막의 일부분이 노출되도록 상기 포토레지스트를 패터닝하는 단계와,
    상기 포토레지스트를 식각마스크로 사용하여 상기 주형 폴리 실리콘막, 패드 산화막 및 상기 반도체 기판의 일부분을 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치 내부에 열산화 공정을 이용하여 소자 분리막을 형성하는 단계를 더 포함함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  3. 제1 항에 있어서,
    상기 엔모스 트랜지스터 영역은 상기 채널 불순물 영역에 피형 도전성 불순물을 이온주입함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  4. 제3 항에 있어서,
    상기 피형 도전성 불순물은 보론 또는 BF2임을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  5. 제1 항에 있어서,
    상기 피모스 트랜지스터 영역은 상기 채널 불순물 영역에 엔형 도전성 불순물을 이온주입함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  6. 제5 항에 있어서,
    상기 엔형 도전성 불순물은 인 또는 아세닉임을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  7. 제1 항에 있어서,
    상기 채널 불순물 영역은 1×1013atom/cm2 채널 조절용 불순물을 포함함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  8. 제 1 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막 및 실리콘 산질화막의 적층 구조로 형성될 경우 25Å 내지 55Å의 두께를 갖도록 형성함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  9. 제 8 항에 있어서,
    상기 게이트 절연막 중 상기 실리콘 산화막은 열산화 방법을 이용한 습식으로 형성함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  10. 제 8 항에 있어서,
    상기 실리콘 산화막은 퍼니스 또는 인시튜 스팀 제너레이션 또는 급속 열처리 공정 챔버 내에서 형성함을 특징으로 하는 디램 반도체 장치의 트래지스터 제조방법.
  11. 제 8 항에 있어서,
    상기 게이트 절연막 중 상기 실리콘 산질화막은 산화질소 또는 아산화질소 또는 암모니아 분위기에서 상기 실리콘 산화막을 증착하여 형성함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  12. 제 8 항에 있어서,
    상기 실리콘 산질화막은 원자층 증착 방식 또는 분리된 플라즈마 질화 방식으로 형성함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  13. 제 12 항에 있어서,
    상기 원자층 증착 방식은 595℃의 온도에서 상기 실리콘 산질화막을 형성하는 공정을 포함함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  14. 제 12 항에 있어서,
    상기 원자층 증착 방식은 상기 실리콘 산화막 상에 상기 실리콘 산질화막을 인시튜로 적층함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  15. 제 14 항에 있어서,
    상기 실리콘 산화막은 약 30Å 내지 40Å정도의 두께를 갖도록 형성하고, 상기 실리콘 산질화막은 약 10Å 내지 25Å정도의 두께를 갖도록 형성함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  16. 제 14 항에 있어서,
    상기 실리콘 산질화막은 열적 질화 산화물나 재산화 질화 산화물을 이용하여 형성함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  17. 제 12 항에 있어서,
    상기 실리콘 산질화막은 공정 챔버 내에 이염화실란 가스와 암모니아 가스를 교번하여 공정 챔버에 투입하여 원자증착방법으로 형성함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  18. 제 17 항에 있어서,
    상기 이염화실란 가스와 암모니아 가스를 상기 공정 챔버 내에 투입하는 주기는 수초 내지 수십초 정도임을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  19. 제 17 항에 있어서,
    상기 이염화실란 가스와 암모니아 가스의 투입 주기에 따른 상기 실리콘 산질화막의 두께는 약 1Å 내지 1.4Å정도임을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  20. 제 12 항에 있어서,
    상기 분리된 플라즈마 질화 방식은 상기 반도체 기판 상에 형성된 실리콘 산화막 내에 질소 이온을 주입하여 형성함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  21. 제 12 항에 있어서,
    상기 실리콘 산질화막은 100℃이하의 분리된 플라즈마 질화방식으로 형성하는 것을 포함함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  22. 제 21 항에 있어서,
    상기 실리콘 산질화막은 약 50초 내지 150초정도의 분리된 플라즈마 질화방식으로 형성함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  23. 제 21 항에 있어서,
    상기 분리된 플라즈마 질화 방식은 플라즈마 장치의 압력이 7mTorr 또는 11mTorr정도에서 이루어짐을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  24. 제 21 항에 있어서,
    상기 분리된 플라즈마 질화 방식은 전원이 약 500W 또는 900W정도에서 이루어짐을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  25. 제 21 항에 있어서,
    상기 실리콘 산질화막은 산화질소, 아산화질소, 또는 암모니아 가스를 플라즈마 장치에 약 50초 내지 110초 동안 공급하여 상기 분리된 플라즈마 질화 방식으로 형성함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  26. 제 21 항에 있어서,
    상기 분리된 플라즈마 질화 방식을 이용하여 형성한 상기 실리콘 산질화막은 포스트 열처리함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  27. 제26 항에 있어서,
    상기 포스트 열처리는 약 850℃ 내지950℃정도에서 이루어짐을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  28. 제 26 항에 있어서,
    상기 포스트 열처리는 약 30초 동안 이루어짐을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  29. 제 1 항에 있어서,
    상기 폴리 실리콘막에 도프트된 엔형 불순물은 인 또는 아세닉을 이용함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  30. 제 1 항에 있어서,
    상기 폴리 실리콘막에 포함된 엔형 불순물의 농도는 약 2.0×1020atoms/cm3정도임을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  31. 제 1 항에 있어서,
    상기 게이트 전극의 형성 단계는,
    상기 게이트 절연막 상에 상기 엔형 불순물을 포함하는 아몰퍼스 실리콘막을 형성하는 단계와,
    상기 아몰퍼스 실리콘막이 형성된 반도체 기판을 소정온도에서 열처리하여 상기 아몰퍼스 실리콘막을 혼합 결정 구조를 갖는 폴리 실리콘막으로 형성하는 단계를 더 포함함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  32. 제 31 항에 있어서,
    상기 열처리는 약 520℃ 내지 550℃정도에서 약 수십분동안 이루어짐을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  33. (삭제)
  34. 제 1 항에 있어서,
    상기 피형 불순물은 보론 또는 BF2임을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  35. 제 1 항에 있어서,
    상기 피형 불순물은 1.2×1016atom/cm2 정도의 도즈로 이온주입함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  36. 제 35 항에 있어서,
    상기 피형 불순물이 보론으로 이루어질 경우 3KeV의 에너지로 이온주입함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  37. 제 35 항에 있어서,
    상기 피형 불순물이 BF2로 이루어질 경우 10Kev 에너지로 이온주입함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  38. 제 1 항에 있어서,
    상기 피형 불순물 이온 주입 후 상기 반도체 기판을 열처리하는 단계를 더 포함함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  39. 제 38 항에 있어서,
    상기 열처리는 쾌속 열처리(RTA)방법을 이용함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  40. 제 39 항에 있어서,
    상기 쾌속 열처리방법은 약 900℃ 내지 1000℃에서 수십초동안에 이루어짐을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  41. (삭제)
  42. 제1 항에 있어서,
    상기 게이트 전극은 약 800Å정도의 두께를 갖도록 형성함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  43. 제 1 항에 있어서,
    상기 도전성 금속막은 텅스텐 실리사이드(WSix) 또는 탄탈륨-실리사이드(TaSi2) 또는 몰리브덴-실리사이드(MoSi2)중 적어도 하나 이상을 포함함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  44. (삭제)
  45. 제 1 항에 있어서,
    상기 제 2 불순물 영역의 형성 단계는,
    상기 회로 영역의 소스/드레인 영역에 상기 제2 불순물 영역을 형성하는 단계와,
    상기 반도체 기판의 전면에 층간 절연막을 형성하고, 상기 층간 절연막을 평탄화하는 단계와,
    상기 셀 영역에 형성된 층간 절연막을 제거하고, 상기 셀 영역의 소스/드레인 영역에 제 2 불순물 영역을 형성하는 단계를 더 포함함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  46. 제45 항에 있어서,
    상기 층간 절연막은 실리콘 산화막을 이용하여 형성함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
  47. 제45 항에 있어서,
    상기 층간 절연막의 평탄화 단계는 화학 기계적 연마 또는 에치백 공정을 이용하여 이루어짐을 디램 반도체 장치의 트랜지스터 제조방법.
  48. 반도체 기판 상에 소자 분리막을 형성하는 단계와,
    상기 소자 분리막에 의해 구분되는 셀 영역과 회로영역의 활성영역에 채널 조정용 불순물을 이온주입하여 각 채널 불순물 영역을 형성하는 단계와,
    상기 채널 불순물 영역이 형성된 상기 반도체 기판 상에 실리콘 산화막을 형성하고 상기 실리콘 산화막상에 실리콘 산질화막을 형성하거나 또는 상기 실리콘 산화막을 형성한 후 상기 실리콘 산화막 내부에 질소 성분을 주입하여 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 상에 엔형 불순물 도프트된 폴리 실리콘막을 형성하고, 상기 회로 영역의 피모스 트랜지스터 영역에 형성된 상기 폴리 실리콘막에 피형 불순물을 선택적으로 이온주입하여 게이트 전극을 형성하는 단계와,
    상기 게이트 전극이 형성된 상기 반도체 기판 상에 도전성 금속막, 게이트 상부 절연막을 형성하는 단계와,
    소스/드레인 영역의 상기 도전성 금속막 및 게이트 전극을 제거하여 상기 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역의 게이트 영역에 게이트 스택을 형성하는 단계와,
    상기 게이트 스택을 이온주입 마스크로 사용하여 상기 소스/드레인 영역에 제1 불순물 영역을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 스페이서 및 게이트 상부 절연막을 이온주입 마스크로 사용하여 상기 제 1 불순물 영역에 중첩하는 제 2 불순물 영역을 형성하는 단계를 포함함을 특징으로 하는 디램 반도체 장치의 트랜지스터 제조방법.
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