JP2926817B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はバイポーラトランジスタ及びMOSトランジス
タを同一の半導体基板上に形成する半導体装置の製造方
法に関する。
タを同一の半導体基板上に形成する半導体装置の製造方
法に関する。
［従来の技術］ 第３図（ａ）乃至（ｃ）は従来のバイポーラトランジ
スタ及びMOSトランジスタが同一の基板上に形成される
半導体装置の製造方法を工程順に示す断面図である。
スタ及びMOSトランジスタが同一の基板上に形成される
半導体装置の製造方法を工程順に示す断面図である。
先ず、第３図（ａ）に示すように、Ｐ型単結晶シリコ
ン基板１の表面上にＰ型埋込拡散層２を選択的に形成
し、このＰ型埋込拡散層２に挟まれた領域にＮ型埋込拡
散層３を選択的に形成する。次に、シリコン基板１の全
面にＮ型エピタキシャル層４を形成した後に、Ｐ型埋込
拡散層２の直上域のＮ型エピタキシャル層４にＰ型不純
物を選択的に拡散させてＰ型埋込拡散層２に達するＰ型
拡散層５及びＰ型ウェル領域６を形成する。
ン基板１の表面上にＰ型埋込拡散層２を選択的に形成
し、このＰ型埋込拡散層２に挟まれた領域にＮ型埋込拡
散層３を選択的に形成する。次に、シリコン基板１の全
面にＮ型エピタキシャル層４を形成した後に、Ｐ型埋込
拡散層２の直上域のＮ型エピタキシャル層４にＰ型不純
物を選択的に拡散させてＰ型埋込拡散層２に達するＰ型
拡散層５及びＰ型ウェル領域６を形成する。
次に、このシリコン基板１の表面に二酸化シリコン層
７を選択的に埋め込んでＮ型埋込拡散層３の直上域のＮ
型エピタキシャル層４とＰ型ウェル領域６とを絶縁分離
すると共に、このＮ型エピタキシャル層４をバイポーラ
トランジスタのコレクタ形成予定領域とベース形成予定
領域とに素子分離する。更に、Ｎ型エピタキシャル層及
びＰ型ウェル領域６の表面に二酸化シリコン膜８を形成
する。
７を選択的に埋め込んでＮ型埋込拡散層３の直上域のＮ
型エピタキシャル層４とＰ型ウェル領域６とを絶縁分離
すると共に、このＮ型エピタキシャル層４をバイポーラ
トランジスタのコレクタ形成予定領域とベース形成予定
領域とに素子分離する。更に、Ｎ型エピタキシャル層及
びＰ型ウェル領域６の表面に二酸化シリコン膜８を形成
する。
次に、Ｎ型エピタキシャル層４のコレクタ形成予定領
域上の二酸化シリコン膜８を除去した後に、シリコン基
板１の全面に例えばリンが添加されたＮ型多結晶シリコ
ン膜を形成し、このＮ型多結晶シリコン膜を選択的に除
去することにより、Ｎ型エピタキシャル層４のコレクタ
形成予定領域上及びＰ型ウェル領域６直上域の二酸化シ
リコン膜８上に夫々コレクタ電極９及びゲート電極10を
形成する。このとき、コレクタ電極９の直下域のＮ型エ
ピタキシャル層内にＮ型不純物が拡散されてＮ型埋込拡
散層３に達するＮ型拡散層11が形成される。
域上の二酸化シリコン膜８を除去した後に、シリコン基
板１の全面に例えばリンが添加されたＮ型多結晶シリコ
ン膜を形成し、このＮ型多結晶シリコン膜を選択的に除
去することにより、Ｎ型エピタキシャル層４のコレクタ
形成予定領域上及びＰ型ウェル領域６直上域の二酸化シ
リコン膜８上に夫々コレクタ電極９及びゲート電極10を
形成する。このとき、コレクタ電極９の直下域のＮ型エ
ピタキシャル層内にＮ型不純物が拡散されてＮ型埋込拡
散層３に達するＮ型拡散層11が形成される。
次に、ゲート電極10をマスクとし、二酸化シリコン膜
８を介してＰ型ウェル領域６に例えばリンをイオン注入
してＰ型ウェル領域６の表面にＮ型のソース・ドレイン
領域12,13を形成する。次いで、二酸化シリコン膜８を
介してＮ型エピタキシャル層４のベース形成予定領域に
例えばボロンをイオン注入してＮ型エピタキシャル層４
の表面にＰ型真性ベース領域18を形成する。その後、CV
D法によりシリコン基板１の全面に二酸化シリコン膜15
を被着する。
８を介してＰ型ウェル領域６に例えばリンをイオン注入
してＰ型ウェル領域６の表面にＮ型のソース・ドレイン
領域12,13を形成する。次いで、二酸化シリコン膜８を
介してＮ型エピタキシャル層４のベース形成予定領域に
例えばボロンをイオン注入してＮ型エピタキシャル層４
の表面にＰ型真性ベース領域18を形成する。その後、CV
D法によりシリコン基板１の全面に二酸化シリコン膜15
を被着する。
次に、第３図（ｂ）に示すように、異方性エッチング
により二酸化シリコン膜15及び８を除去してコレクタ電
極９及びゲート電極10の側方に二酸化シリコン膜15を残
留させる。これにより、コレクタ電極９及びゲート電極
10の側方に所謂サイドウォールが形成される。
により二酸化シリコン膜15及び８を除去してコレクタ電
極９及びゲート電極10の側方に二酸化シリコン膜15を残
留させる。これにより、コレクタ電極９及びゲート電極
10の側方に所謂サイドウォールが形成される。
次に第３図（ｃ）に示すように、二酸化シリコン膜15
をマスクとしてＮ型のソース・ドレイン領域12,13に例
えば砒素イオンを選択的にイオン注入することにより、
Ｐ型ウェル領域６の表面にソース・ドレイン領域12,13
よりも深くN+型のソース・ドレイン領域24,25を形成す
る。一方、Ｐ型真性ベース領域18に例えばボロンを選択
的にイオン注入することにより、Ｎ型エピタキシャル層
４の表面にＰ型真性ベース領域18よりも深くＰ型のベー
ス取出領域22を形成する。
をマスクとしてＮ型のソース・ドレイン領域12,13に例
えば砒素イオンを選択的にイオン注入することにより、
Ｐ型ウェル領域６の表面にソース・ドレイン領域12,13
よりも深くN+型のソース・ドレイン領域24,25を形成す
る。一方、Ｐ型真性ベース領域18に例えばボロンを選択
的にイオン注入することにより、Ｎ型エピタキシャル層
４の表面にＰ型真性ベース領域18よりも深くＰ型のベー
ス取出領域22を形成する。
次に、シリコン基板１の全面に二酸化シリコン膜26を
被着した後に、Ｐ型真性ベース領域18上の二酸化シリコ
ン膜26を選択的に除去し、この開口部分に例えば砒素が
添加された多結晶シリコン膜27を選択的に形成する。そ
して、多結晶シリコン膜27からＰ型真性ベース領域18内
にＮ型不純物を拡散させることにより、Ｐ型真性ベース
領域18の表面にＮ型エミッタ領域28を形成する。更に、
シリコン基板１の全面に二酸化シリコン膜29を被着した
後に、Ｎ型拡散層11、Ｐ型真性ベース領域18、Ｎ型エミ
ッタ領域28及びソース・ドレイン領域24,25の直上域の
二酸化シリコン膜26,29を除去し、夫々コレクタ電極3
0、ベース電極31、エミッタ電極32及びソース・ドレイ
ン領域33,34を形成する。
被着した後に、Ｐ型真性ベース領域18上の二酸化シリコ
ン膜26を選択的に除去し、この開口部分に例えば砒素が
添加された多結晶シリコン膜27を選択的に形成する。そ
して、多結晶シリコン膜27からＰ型真性ベース領域18内
にＮ型不純物を拡散させることにより、Ｐ型真性ベース
領域18の表面にＮ型エミッタ領域28を形成する。更に、
シリコン基板１の全面に二酸化シリコン膜29を被着した
後に、Ｎ型拡散層11、Ｐ型真性ベース領域18、Ｎ型エミ
ッタ領域28及びソース・ドレイン領域24,25の直上域の
二酸化シリコン膜26,29を除去し、夫々コレクタ電極3
0、ベース電極31、エミッタ電極32及びソース・ドレイ
ン領域33,34を形成する。
この様にして、シリコン基板１上にバイポーラトラン
ジスタ及びMOSトランジスタが形成される。
ジスタ及びMOSトランジスタが形成される。
［発明が解決しようとする課題］ しかしながら、上述した従来の半導体装置の製造方法
においては、二酸化シリコン膜15及び８を異方性エッチ
ングしてサイドウォールを形成する場合に、MOSトラン
ジスタのソース・ドレイン領域12,13の表面が露出され
ると共に、バイポーラトランジスタの真性ベース領域18
の表面が露出される。このため、真性ベース領域18にエ
ッチング時のダメージによる欠陥が発生する。また、異
方性エッチングに使用されるC,F,Cl等の残留原子によっ
て真性ベース領域18が汚染される。そうすると、次工程
にて形成される接合深さが浅いＮ型エミッタ領域28と真
性ベース領域18とのPN接合特性が劣化するという問題点
がある。
においては、二酸化シリコン膜15及び８を異方性エッチ
ングしてサイドウォールを形成する場合に、MOSトラン
ジスタのソース・ドレイン領域12,13の表面が露出され
ると共に、バイポーラトランジスタの真性ベース領域18
の表面が露出される。このため、真性ベース領域18にエ
ッチング時のダメージによる欠陥が発生する。また、異
方性エッチングに使用されるC,F,Cl等の残留原子によっ
て真性ベース領域18が汚染される。そうすると、次工程
にて形成される接合深さが浅いＮ型エミッタ領域28と真
性ベース領域18とのPN接合特性が劣化するという問題点
がある。
従って、同一の半導体基板上にバイポーラトランジス
タ及びMOSトランジスタを形成すると、バイポーラトラ
ンジスタのベース・エミッタ領域間の絶縁耐圧が劣化
し、又は逆方向リーク電流が増加する場合がある。特
に、コレクタ電流が0.1μＡ以下の場合には、この逆方
向リーク電流の影響が顕著に現われ、低電流領域での回
路動作が不能となってしまう。
タ及びMOSトランジスタを形成すると、バイポーラトラ
ンジスタのベース・エミッタ領域間の絶縁耐圧が劣化
し、又は逆方向リーク電流が増加する場合がある。特
に、コレクタ電流が0.1μＡ以下の場合には、この逆方
向リーク電流の影響が顕著に現われ、低電流領域での回
路動作が不能となってしまう。
本発明はかかる問題点に鑑みてなされたものであっ
て、バイポーラトランジスタ及びMOSトランジスタを同
一半導体基板上に形成する場合に、バイポーラトランジ
スタのベース・エミッタ領域間のPN接合特性が劣化する
ことを防止できる半導体装置の製造方法を提供すること
を目的とする。
て、バイポーラトランジスタ及びMOSトランジスタを同
一半導体基板上に形成する場合に、バイポーラトランジ
スタのベース・エミッタ領域間のPN接合特性が劣化する
ことを防止できる半導体装置の製造方法を提供すること
を目的とする。
［課題を解決するための手段］ 本発明に係る半導体装置の製造方法は、バイポーラト
ランジスタ及びMOSトランジスタを同一の半導体基板上
に形成する半導体装置の製造方法において、半導体基板
の表面に第１の絶縁膜を形成する工程と、この第１の絶
縁膜上に多結晶シリコン膜を形成する工程と、この多結
晶シリコン膜を選択的に除去してMOSトランジスタ形成
予定領域内にゲート電極を形成すると共にバイポーラト
ランジスタのベース形成予定領域の直上域にベース保護
膜を形成する工程と、前記ゲート電極の形成と同時に又
はその後に前記バイポーラトランジスタ形成予定領域内
にコレクタ電極を形成する工程と、この半導体基板の全
面に第２の絶縁膜を被着する工程と、異方性エッチング
により前記第２及び第１の絶縁膜を除去して前記ゲート
電極の側方に側壁を形成する工程と、前記ベース保護膜
の直上域に開口部を有するフォトレジスト膜をマスクと
して前記ベース保護膜を選択的に除去する工程と、前記
フォトレジスト膜をマスクとして前記ベース形成予定領
域の前記半導体基板の表面に前記第１の絶縁膜を介して
不純物をイオン注入する工程とを有することを特徴とす
る。
ランジスタ及びMOSトランジスタを同一の半導体基板上
に形成する半導体装置の製造方法において、半導体基板
の表面に第１の絶縁膜を形成する工程と、この第１の絶
縁膜上に多結晶シリコン膜を形成する工程と、この多結
晶シリコン膜を選択的に除去してMOSトランジスタ形成
予定領域内にゲート電極を形成すると共にバイポーラト
ランジスタのベース形成予定領域の直上域にベース保護
膜を形成する工程と、前記ゲート電極の形成と同時に又
はその後に前記バイポーラトランジスタ形成予定領域内
にコレクタ電極を形成する工程と、この半導体基板の全
面に第２の絶縁膜を被着する工程と、異方性エッチング
により前記第２及び第１の絶縁膜を除去して前記ゲート
電極の側方に側壁を形成する工程と、前記ベース保護膜
の直上域に開口部を有するフォトレジスト膜をマスクと
して前記ベース保護膜を選択的に除去する工程と、前記
フォトレジスト膜をマスクとして前記ベース形成予定領
域の前記半導体基板の表面に前記第１の絶縁膜を介して
不純物をイオン注入する工程とを有することを特徴とす
る。
［作用］ 本発明においては、多結晶シリコン膜を選択的に除去
することにより、MOSトランジスタのゲート電極を形成
すると共にバイポーラトランジスタのベース形成予定領
域の直上域にベース保護膜を形成する。このため、前記
ゲート電極の側方に側壁を形成するときに異方性エッチ
ングを行なっても、前記ベース形成予定領域が表面に露
出しない。そして、前記ベース保護膜を除去した後に、
前記ベース形成予定領域の半導体基板の表面に第１の絶
縁膜を介して不純物をイオン注入することによりベース
領域が形成される。このため、このベース領域は、エッ
チングによるダメージを受けることがないと共に、エッ
チング時の残留原子によって汚染されることがない。
することにより、MOSトランジスタのゲート電極を形成
すると共にバイポーラトランジスタのベース形成予定領
域の直上域にベース保護膜を形成する。このため、前記
ゲート電極の側方に側壁を形成するときに異方性エッチ
ングを行なっても、前記ベース形成予定領域が表面に露
出しない。そして、前記ベース保護膜を除去した後に、
前記ベース形成予定領域の半導体基板の表面に第１の絶
縁膜を介して不純物をイオン注入することによりベース
領域が形成される。このため、このベース領域は、エッ
チングによるダメージを受けることがないと共に、エッ
チング時の残留原子によって汚染されることがない。
従って、本発明によれば、バイポーラトランジスタ及
びMOSトランジスタを同一半導体基板上に形成する場合
に、バイポーラトランジスタのベース・エミッタ領域間
のPN接合特性が劣化することを防止できる。
びMOSトランジスタを同一半導体基板上に形成する場合
に、バイポーラトランジスタのベース・エミッタ領域間
のPN接合特性が劣化することを防止できる。
また、本発明においては、フォトレジスト膜をマスク
として前記ベース保護膜を選択的に除去した後に、更に
このフォトレジスト膜をそのまま使用して前記ベース領
域を形成することができるので、フォトレジスト膜形成
工程を追加する必要がない。
として前記ベース保護膜を選択的に除去した後に、更に
このフォトレジスト膜をそのまま使用して前記ベース領
域を形成することができるので、フォトレジスト膜形成
工程を追加する必要がない。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図（ａ）乃至（ｃ）は本発明の第１の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
る半導体装置の製造方法を工程順に示す断面図である。
先ず、第１図（ａ）に示すように、Ｐ型単結晶シリコ
ン基板１の表面上にＰ型埋込拡散層２を選択的に形成
し、このＰ型埋込拡散層２に挟まれた領域にＮ型埋込拡
散層３を選択的に形成する。このＰ型埋込拡散層２は、
例えば、エネルギが100keV、ドーズ量が5.0×1013/cm2
の条件でボロンイオンをイオン注入した後に、1000℃の
窒素雰囲気中で１時間熱処理することにより形成され
る。また、Ｎ型埋込拡散層３は、例えば、エネルギが70
keV、ドーズ量が5.0×1015/cm2の条件で砒素イオンをイ
オン注入した後に、1100℃の窒素雰囲気中で３時間熱処
理することにより形成される。
ン基板１の表面上にＰ型埋込拡散層２を選択的に形成
し、このＰ型埋込拡散層２に挟まれた領域にＮ型埋込拡
散層３を選択的に形成する。このＰ型埋込拡散層２は、
例えば、エネルギが100keV、ドーズ量が5.0×1013/cm2
の条件でボロンイオンをイオン注入した後に、1000℃の
窒素雰囲気中で１時間熱処理することにより形成され
る。また、Ｎ型埋込拡散層３は、例えば、エネルギが70
keV、ドーズ量が5.0×1015/cm2の条件で砒素イオンをイ
オン注入した後に、1100℃の窒素雰囲気中で３時間熱処
理することにより形成される。
次に、シリコン基板１の全面に、膜厚が例えば1.5乃
至2.5μｍであって比抵抗が例えば0.5乃至2.0ΩcmのＮ
型エピタキシャル層４を被着する。次いで、Ｐ型埋込拡
散層２の直上域のＮ型エピタキシャル層４に、例えば、
エネルギが、100keV、ドーズ量が3.0×1012乃至5.0×10
13/cm2の条件でボロンイオンを選択的にイオン注入して
Ｐ型埋込拡散層２に達するＰ型拡散層５及びＰ型ウェル
領域６を形成する。
至2.5μｍであって比抵抗が例えば0.5乃至2.0ΩcmのＮ
型エピタキシャル層４を被着する。次いで、Ｐ型埋込拡
散層２の直上域のＮ型エピタキシャル層４に、例えば、
エネルギが、100keV、ドーズ量が3.0×1012乃至5.0×10
13/cm2の条件でボロンイオンを選択的にイオン注入して
Ｐ型埋込拡散層２に達するＰ型拡散層５及びＰ型ウェル
領域６を形成する。
次に、公知の選択酸化法によりシリコン基板１の表面
に厚さが例えば0.6乃至1.0μｍの二酸化シリコン層７を
選択的に埋め込んでＮ型埋込拡散層３の直上域のＮ型エ
ピタキシャル層４とＰ型ウェル領域６とを絶縁分離する
と共に、このＮ型エピタキシャル層４をバイポーラトラ
ンジスタのコレクタ形成予定領域とベース形成予定領域
とに素子分離する。この二酸化シリコン層７は、例え
ば、シリコン基板１を1000℃のH2＋O2雰囲気中で３時間
熱処理することにより形成される。次に、Ｎ型エピタキ
シャル層４及びＰ型ウェル領域６の表面に膜厚が例えば
10乃至25nmの二酸化シリコン膜８を形成する。この二酸
化シリコン膜８は、例えば、シリコン基板１を700乃至9
00℃のH2＋O2雰囲気中で３時間熱処理することにより形
成される。
に厚さが例えば0.6乃至1.0μｍの二酸化シリコン層７を
選択的に埋め込んでＮ型埋込拡散層３の直上域のＮ型エ
ピタキシャル層４とＰ型ウェル領域６とを絶縁分離する
と共に、このＮ型エピタキシャル層４をバイポーラトラ
ンジスタのコレクタ形成予定領域とベース形成予定領域
とに素子分離する。この二酸化シリコン層７は、例え
ば、シリコン基板１を1000℃のH2＋O2雰囲気中で３時間
熱処理することにより形成される。次に、Ｎ型エピタキ
シャル層４及びＰ型ウェル領域６の表面に膜厚が例えば
10乃至25nmの二酸化シリコン膜８を形成する。この二酸
化シリコン膜８は、例えば、シリコン基板１を700乃至9
00℃のH2＋O2雰囲気中で３時間熱処理することにより形
成される。
次に、Ｎ型エピタキシャル層４のコレクタ形成予定領
域上の二酸化シリコン膜８を除去した後に、公知の減圧
CVD法によりシリコン基板１の全面に膜厚が例えば400nm
の多結晶シリコン膜を形成し、更にこの多結晶シリコン
膜に例えばリンを拡散させる。次に、この多結晶シリコ
ン膜を選択的に除去することにより、コレクタ形成予定
領域のＮ型エピタキシャル層４上、ベース形成予定領域
の直上域の二酸化シリコン膜８上及びＰ型ウェル領域６
直上域内の二酸化シリコン膜８上に夫々コレクタ電極
９、ベース保護膜14及びゲート電極10を形成する。ま
た、このとき、コレクタ電極９の直下域のＮ型エピタキ
シャル層４内にＮ型不純物が拡散されてＮ型埋込拡散層
３に達するＮ型拡散層11が形成される。
域上の二酸化シリコン膜８を除去した後に、公知の減圧
CVD法によりシリコン基板１の全面に膜厚が例えば400nm
の多結晶シリコン膜を形成し、更にこの多結晶シリコン
膜に例えばリンを拡散させる。次に、この多結晶シリコ
ン膜を選択的に除去することにより、コレクタ形成予定
領域のＮ型エピタキシャル層４上、ベース形成予定領域
の直上域の二酸化シリコン膜８上及びＰ型ウェル領域６
直上域内の二酸化シリコン膜８上に夫々コレクタ電極
９、ベース保護膜14及びゲート電極10を形成する。ま
た、このとき、コレクタ電極９の直下域のＮ型エピタキ
シャル層４内にＮ型不純物が拡散されてＮ型埋込拡散層
３に達するＮ型拡散層11が形成される。
次に、ゲート電極10をマスクとし、二酸化シリコン膜
８を介してＰ型ウェル領域６に例えばリンをイオン注入
してＰ型ウェル領域６の表面にＮ型のソース・ドレイン
領域12,13を形成する。その後、CVD法によりシリコン基
板１の全面に二酸化シリコン膜15を被着する。次いで、
異方性エッチングにより二酸化シリコン膜15及び８を除
去してコレクタ電極９、ベース保護膜14及びゲート電極
10の側方に二酸化シリコン膜15を残留させる。
８を介してＰ型ウェル領域６に例えばリンをイオン注入
してＰ型ウェル領域６の表面にＮ型のソース・ドレイン
領域12,13を形成する。その後、CVD法によりシリコン基
板１の全面に二酸化シリコン膜15を被着する。次いで、
異方性エッチングにより二酸化シリコン膜15及び８を除
去してコレクタ電極９、ベース保護膜14及びゲート電極
10の側方に二酸化シリコン膜15を残留させる。
次に、第１図（ｂ）に示すように、シリコン基板１の
全面にフォトレジスト膜16を形成した後に、ベース保護
膜14の直上域のフォトレジスト膜16を選択的に除去す
る。そして、このフォトレジスト膜16をマスクとしてベ
ース保護膜14を選択的に除去する。この場合、ベース保
護膜14の除去は、例えば、CF4＋O2のプラズマ雰囲気中
で行なわれる。
全面にフォトレジスト膜16を形成した後に、ベース保護
膜14の直上域のフォトレジスト膜16を選択的に除去す
る。そして、このフォトレジスト膜16をマスクとしてベ
ース保護膜14を選択的に除去する。この場合、ベース保
護膜14の除去は、例えば、CF4＋O2のプラズマ雰囲気中
で行なわれる。
次に、第１図（ｃ）に示すように、フォトレジスト膜
16をマスクとしてベース形成予定領域のＮ型エピタキシ
ャル層４に二酸化シリコン膜８を介して、例えばエネル
ギが15乃至30keV、ドーズ量が1.0×1013乃至2.5×1013/
cm2の条件でボロンイオンをイオンを注入することによ
り、Ｎ型エピタキシャル層４の表面にＰ型真性ベース領
域18を形成する。
16をマスクとしてベース形成予定領域のＮ型エピタキシ
ャル層４に二酸化シリコン膜８を介して、例えばエネル
ギが15乃至30keV、ドーズ量が1.0×1013乃至2.5×1013/
cm2の条件でボロンイオンをイオンを注入することによ
り、Ｎ型エピタキシャル層４の表面にＰ型真性ベース領
域18を形成する。
また、これ以降の工程は従来と同様にしてシリコン基
板１上にバイポーラトランジスタ及びMOSトランジスタ
が形成される。
板１上にバイポーラトランジスタ及びMOSトランジスタ
が形成される。
本実施例によれば、異方性エッチングによりゲート電
極10にサイドウォールを形成する工程において、ベース
形成予定領域の直上域にベース保護膜が14形成されてい
るので、この部分が露出することがない。このため、次
工程にて形成されるＰ型真性ベース領域18が損傷しない
ので、バイポーラトランジスタの絶縁耐圧の劣化及び逆
方向リーク電流の発生を防止することができる。
極10にサイドウォールを形成する工程において、ベース
形成予定領域の直上域にベース保護膜が14形成されてい
るので、この部分が露出することがない。このため、次
工程にて形成されるＰ型真性ベース領域18が損傷しない
ので、バイポーラトランジスタの絶縁耐圧の劣化及び逆
方向リーク電流の発生を防止することができる。
また、本実施例においては、ベース保護膜14を除去す
るのに使用したフォトレジスト膜16をそのまま使用して
Ｐ型真性ベース領域18を形成できるので、余分なフォト
レジスト膜形成工程を追加しないで、上述の如く優れた
効果を得ることができる。
るのに使用したフォトレジスト膜16をそのまま使用して
Ｐ型真性ベース領域18を形成できるので、余分なフォト
レジスト膜形成工程を追加しないで、上述の如く優れた
効果を得ることができる。
第２図（ａ）及び（ｂ）は本発明の第２の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
なお、第２図において第１図と同一物には同一符号を付
してその部分の詳細な説明は省略する。
る半導体装置の製造方法を工程順に示す断面図である。
なお、第２図において第１図と同一物には同一符号を付
してその部分の詳細な説明は省略する。
第２図（ａ）に示すように、シリコン基板１の全面に
二酸化シリコン膜８を形成した後に、この二酸化シリコ
ン膜８上に多結晶シリコン膜を形成し、この多結晶シリ
コン膜を選択的に除去することにより、Ｐ型ウェル領域
６直上域内の二酸化シリコン膜８上及びベース形成予定
領域の直上域の二酸化シリコン膜８上に夫々ゲート電極
10及びベース保護膜14を形成する。次に、二酸化シリコ
ン膜８を介してＰ型ウェル領域６及びコレクタ形成予定
領域のＮ型エピタキシャル層４に例えばリンをイオン注
入してＰ型ウェル領域６の表面にＮ型のソース・ドレイ
ン領域12,13を形成すると共にＮ型エピタキシャル層４
の表面にコレクタ電極領域20を形成する。その後、シリ
コン基板１の全面に二酸化シリコン膜15を被着し、異方
性エッチングにより二酸化シリコン膜15及び８を除去し
てゲート電極10及びベース保護膜14の側方に二酸化シリ
コン膜15を残留させる。
二酸化シリコン膜８を形成した後に、この二酸化シリコ
ン膜８上に多結晶シリコン膜を形成し、この多結晶シリ
コン膜を選択的に除去することにより、Ｐ型ウェル領域
６直上域内の二酸化シリコン膜８上及びベース形成予定
領域の直上域の二酸化シリコン膜８上に夫々ゲート電極
10及びベース保護膜14を形成する。次に、二酸化シリコ
ン膜８を介してＰ型ウェル領域６及びコレクタ形成予定
領域のＮ型エピタキシャル層４に例えばリンをイオン注
入してＰ型ウェル領域６の表面にＮ型のソース・ドレイ
ン領域12,13を形成すると共にＮ型エピタキシャル層４
の表面にコレクタ電極領域20を形成する。その後、シリ
コン基板１の全面に二酸化シリコン膜15を被着し、異方
性エッチングにより二酸化シリコン膜15及び８を除去し
てゲート電極10及びベース保護膜14の側方に二酸化シリ
コン膜15を残留させる。
次に、ベース保護膜14を選択的に除去した後に、フォ
トレジスト膜16をマスクとしてベース形成予定領域のＮ
型エピタキシャル層４に二酸化シリコン膜８を介して例
えばボロンをイオン注入することにより、Ｎ型エピタキ
シャル層４の表面にＰ型真性ベース領域18を形成する。
次に、イオン注入によりソース・ドレイン領域12,13及
びコレクタ電極領域20の表面にN+型のソース・ドレイン
領域24,25及びコレクタ電極領域23を形成する。一方、
Ｐ型真性ベース領域18にイオン注入することにより、Ｎ
型エピタキシャル層４の表面にＰ型のベース取出領域22
を選択的に形成する。
トレジスト膜16をマスクとしてベース形成予定領域のＮ
型エピタキシャル層４に二酸化シリコン膜８を介して例
えばボロンをイオン注入することにより、Ｎ型エピタキ
シャル層４の表面にＰ型真性ベース領域18を形成する。
次に、イオン注入によりソース・ドレイン領域12,13及
びコレクタ電極領域20の表面にN+型のソース・ドレイン
領域24,25及びコレクタ電極領域23を形成する。一方、
Ｐ型真性ベース領域18にイオン注入することにより、Ｎ
型エピタキシャル層４の表面にＰ型のベース取出領域22
を選択的に形成する。
また、これ以降の工程は従来と同様にしてシリコン基
板１上にバイポーラトランジスタ及びMOSトランジスタ
が形成される。
板１上にバイポーラトランジスタ及びMOSトランジスタ
が形成される。
本実施例によれば、第１の実施例と同様の効果が得ら
れると共に、コレクタ形成予定領域の二酸化シリコン膜
８を選択的に除去する工程を省略できるため、工程数を
削減することができる。
れると共に、コレクタ形成予定領域の二酸化シリコン膜
８を選択的に除去する工程を省略できるため、工程数を
削減することができる。
なお、以上の各実施例においては、ベース保護膜とし
て多結晶シリコン層を使用したが、MOSトランジスタの
ゲート電極を例えば多結晶シリコン層とタングステン層
との積層構造にした場合には、この積層構造をベース保
護膜として使用可能であることは勿論である。
て多結晶シリコン層を使用したが、MOSトランジスタの
ゲート電極を例えば多結晶シリコン層とタングステン層
との積層構造にした場合には、この積層構造をベース保
護膜として使用可能であることは勿論である。
［発明の効果］ 以上説明したように本発明によれば、バイポーラトラ
ンジスタ及びMOSトランジスタを同一半導体基板上に形
成する場合に、ゲート電極に側壁を形成するための異方
性エッチング時において、ベース形成予定領域がベース
保護膜によって保護されているので、異方性エッチング
によるベース領域の損傷を防止することができる。ま
た、本発明においては、余分なフォトレジスト膜形成工
程を追加する必要がない。
ンジスタ及びMOSトランジスタを同一半導体基板上に形
成する場合に、ゲート電極に側壁を形成するための異方
性エッチング時において、ベース形成予定領域がベース
保護膜によって保護されているので、異方性エッチング
によるベース領域の損傷を防止することができる。ま
た、本発明においては、余分なフォトレジスト膜形成工
程を追加する必要がない。
従って、バイポーラトランジスタ及びMOSトランジス
タを同一半導体基板上に形成される半導体装置におい
て、バイポーラトランジスタのベース・エミッタ領域間
のPN接合特性の劣化を容易に防止することができる。
タを同一半導体基板上に形成される半導体装置におい
て、バイポーラトランジスタのベース・エミッタ領域間
のPN接合特性の劣化を容易に防止することができる。
第１図（ａ）乃至（ｃ）は本発明の第１の実施例に係る
半導体装置の製造方法を工程順に示す断面図、第２図
（ａ）及び（ｂ）は本発明の第２の実施例に係る半導体
装置の製造方法を工程順に示す断面図、第３図（ａ）乃
至（ｃ）は従来の半導体装置の製造方法を工程順に示す
断面図である。 1;P型単結晶シリコン基板、2;P型埋込拡散層、3;N型埋
込拡散層、4;N型エピタキシャル層、5;P型拡散層、6;P
型ウェル領域、7;二酸化シリコン層、8,15,26,29;二酸
化シリコン膜、9,30;コレクタ電極、10;ゲート電極、1
1;N型拡散層、12,13,24,25;ソース・ドレイン領域、14;
ベース保護膜、16;フォトレジスト膜、18;P型真性ベー
ス領域、20,23;コレクタ電極領域、22;ベース取出領
域、27;多結晶シリコン膜、28;N型エミッタ領域、31;ベ
ース電極、32;エミッタ電極、33,34;ソース・ドレイン
電極
半導体装置の製造方法を工程順に示す断面図、第２図
（ａ）及び（ｂ）は本発明の第２の実施例に係る半導体
装置の製造方法を工程順に示す断面図、第３図（ａ）乃
至（ｃ）は従来の半導体装置の製造方法を工程順に示す
断面図である。 1;P型単結晶シリコン基板、2;P型埋込拡散層、3;N型埋
込拡散層、4;N型エピタキシャル層、5;P型拡散層、6;P
型ウェル領域、7;二酸化シリコン層、8,15,26,29;二酸
化シリコン膜、9,30;コレクタ電極、10;ゲート電極、1
1;N型拡散層、12,13,24,25;ソース・ドレイン領域、14;
ベース保護膜、16;フォトレジスト膜、18;P型真性ベー
ス領域、20,23;コレクタ電極領域、22;ベース取出領
域、27;多結晶シリコン膜、28;N型エミッタ領域、31;ベ
ース電極、32;エミッタ電極、33,34;ソース・ドレイン
電極
Claims (2)
- 【請求項１】バイポーラトランジスタ及びMOSトランジ
スタを同一の半導体基板上に形成する半導体装置の製造
方法において、半導体基板の表面に第１の絶縁膜を形成
する工程と、この第１の絶縁膜上に多結晶シリコン膜を
形成する工程と、この多結晶シリコン膜を選択的に除去
してMOSトランジスタ形成予定領域内にゲート電極を形
成すると共にバイポーラトランジスタのベース形成予定
領域の直上域にベース保護膜を形成する工程と、前記ゲ
ート電極の形成と同時に又はその後に前記バイポーラト
ランジスタ形成予定領域内にコレクタ電極を形成する工
程と、この半導体基板の全面に第２の絶縁膜を被着する
工程と、異方性エッチングにより前記第２及び第１の絶
縁膜を除去して前記ゲート電極の側方に側壁を形成する
工程と、前記ベース保護膜の直上域に開口部を有するフ
ォトレジスト膜をマスクとして前記ベース保護膜を選択
的に除去する工程と、前記フォトレジスト膜をマスクと
して前記ベース形成予定領域の前記半導体基板の表面に
前記第１の絶縁膜を介して不純物をイオン注入する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記コレクタ電極の形成工程は、前記ゲー
ト電極の形成後に、コレクタ形成予定領域にイオン注入
することによりコレクタ電極領域を形成するものである
ことを特徴とする請求項１に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33941789A JP2926817B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33941789A JP2926817B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03198372A JPH03198372A (ja) | 1991-08-29 |
| JP2926817B2 true JP2926817B2 (ja) | 1999-07-28 |
Family
ID=18327277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33941789A Expired - Lifetime JP2926817B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926817B2 (ja) |
-
1989
- 1989-12-27 JP JP33941789A patent/JP2926817B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03198372A (ja) | 1991-08-29 |
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