KR101615650B1 - 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

반도체 소자 및 그 형성방법이 제공된다. 본 발명에 따른 반도체 소자는, 셀 영역과 셀영역에 인접한 코어 영역을 포함하는 반도체 기판, 셀 영역과 상기 코어 영역 내의 활성 영역들, 활성 영역들을 덮는 층간 절연막, 층간 절연막을 관통하며 셀 영역의 활성 영역들 상에 제1 방향으로 배열되는 셀 콘택들, 층간 절연막을 관통하며 코어 영역의 활성 영역들 상에 제1 방향으로 배열되는 코어 콘택들을 포함할 수 있다. 코어 콘택들은 활성 영역들과 전기적으로 연결되는 접속 콘택과, 상기 접속 콘택의 일 측에 상기 활성 영역들과 절연된 더미 콘택을 포함할 수 있다.
코어 영역, 더미 콘택, 포토 리소그라피

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICES AND METHODS OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 보다 상세하게는 셀 영역 및 코어 영역을 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
전자 기기의 다기능화 및 소형화 경향에 따라 이러한 전자 기기 내에 내장되는 반도체 소자 역시 고집적화 및 소형화되고 있다. 이러한 고집적화 및 소형화에 대한 요구를 충족시키기 위해 반도체 소자의 구성요소의 크기를 줄임과 동시에 원하는 위치에 적절히 배치되어야 한다. 그러나, 원하는 위치에 원하는 크기의 구성요소를 형성하는 것은 설비 및 공정 상의 제약으로 용이치 않을 수 있다.
본 발명의 실시예들이 해결하고자 하는 일 기술적 과제는 고집적화에 용이한 반도체 소자 및 그 형성방법을 제공하는 것이다.
본 발명의 실시예들이 해결하고자 하는 다른 기술적 과제는 신뢰성이 향상된 반도체 소자 및 그 형성방법을 제공하는 것이다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자 및 그 형성방법이 제공된다.
본 발명의 실시예들에 따른 반도체 소자는, 셀 영역과 코어 영역을 포함하는 반도체 기판, 상기 셀 영역과 상기 코어 영역 내의 활성 영역들, 상기 활성 영역들을 덮는 층간 절연막, 상기 층간 절연막을 관통하고 상기 셀 영역의 활성 영역과 전기적으로 연결되며 제1 방향으로 배열되는 상부 셀 콘택들 및 상기 층간 절연막을 관통하며 상기 코어 영역의 활성 영역들 상에 상기 제1 방향으로 배열되는 코어 콘택들을 포함할 수 있다. 상기 코어 콘택들은 상기 활성 영역들과 전기적으로 연결되는 상부 접속 코어 콘택과, 상기 접속 콘택의 일 측에 상기 활성 영역과 절연된 더미 콘택을 포함할 수 있다.
일 실시예에서, 상기 제2 층간 절연막 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 셀 콘택들 및 상기 코어 콘택들을 연결하는 배선들을 더 배치될 수 있다.
일 실시예에서, 상기 층간 절연막은 상기 반도체 기판 상에 차례로 적층된 제1 층간 절연막 및 제2 층간 절연막을 포함할 수 있다. 상기 상부 셀 콘택들 및 상기 상부 접속 코어 콘택들은 상기 제2 층간 절연막을 관통할 수 있다.
일 실시예에서, 상기 제1 층간 절연막을 관통하는 하부 셀 콘택들 및 하부 접속 코어 콘택이 더 배치될 수 있다. 상기 상부 셀 콘택들은 상기 하부 셀 콘택들에 의해 상기 셀 영역의 활성 영역들에, 상기 상부 접속 코어 콘택은 상기 하부 접 속 코어 콘택에 의해 상기 코어 영역의 활성 영역들에 전기적으로 연결될 수 있다. 상기 더미 콘택은 상기 제1 층간 절연막에 의해 상기 활성 영역들과 절연될 수 있다.
일 실시예에서, 상기 셀 콘택들 및 상기 코어 콘택들의 상부면들은 상기 제2 층간 절연막과 공면을 이루고, 상기 하부 셀 콘택들의 상부면은 상기 제1 층간 절연막의 상부면과 공면을 이룰 수 있다.
일 실시예에서, 상기 제1 층간 절연막과, 상기 상부 셀 콘택들 및 상기 코어 콘택들 사이에 콘택 패드들을 더 배치될 수 있다. 상기 콘택 패드들의 상부 폭들은 상기 하부 셀 콘택들 및 하부 접속 코어 콘택의 상부면들의 폭들보다 클 수 있다.
일 실시예에서, 상기 코어 콘택들은 상기 접속 콘택의 타 측에 상기 활성 영역과 절연된 다른 더미 콘택을 더 포함할 수 있다.
일 실시예에서, 상기 셀 콘택들은 상기 제1 방향으로 제1 피치로 배열되고 상기 코어 콘택들은 상기 제1 방향으로 제2 피치로 배열될 수 있다. 상기 제2 피치는 상기 제1 피치와 동일하거나 클 수 있다.
일 실시예에서, 상기 활성 영역들은 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 방향을 따라 배열될 수 있다. 상기 활성 영역들에 접하는 접속 콘택들이 배치되고, 상기 접속 콘택들은 상기 제1 방향 및 상기 제2 방향에 평행하지 않은 제3 방향으로 배열될 수 있다.
일 실시예에서, 상기 셀 콘택들 및 상기 코어 콘택들의 상기 반도체 기판 평면에 평행한 단면은 타원형, 원형 또는 모서리가 라운딩된 사각형일 수 있다.
일 실시예에서, 상기 셀 콘택들과 상기 코어 콘택들의 상기 제1 방향의 폭들은 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 형성방법은, 셀 영역 및 코어 영역을 포함하는 반도체 기판 내에 상기 셀 영역과 코어 영역을 가로지르는 활성 영역들을 정의하는 단계, 상기 활성 영역들 상에 제1 층간 절연막을 형성하는 단계,상기 셀 영역의 활성영역들과 접하며 상기 제1 층간 절연막을 관통하되 제1 방향으로 배열되는 하부 셀 콘택들, 및 상기 코어 영역의 활성 영역들과 접하며 상기 제1 층간 절연막을 관통하되 상기 제1 방향으로 배열되는 하부 접속 코어 콘택을 형성하는 단계, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계, 및 상기 제2 층간 절연막 내에, 상기 하부 셀 콘택들에 의해 상기 활성 영역들과 전기적으로 연결되며 상기 제1 방향으로 배열되는 상부 셀 콘택들, 및 상기 제1 방향으로 배열되는 상부 코어 콘택들을 형성하는 단계를 포함할 수 있다. 상기 상부 코어 콘택들은 상기 하부 접속 코어 콘택들과 전기적으로 연결되는 접속 콘택과 상기 제1 층간 절연막에 의해 상기 활성 영역들과 절연되는 더미 콘택들을 포함할 수 있다.
일 실시예에서, 상기 하부 셀 콘택들 및 상기 상부 셀 콘택들은 제1 피치로 배열되고, 상기 코어 콘택들은 제2 피치로 배열될 수 있다. 상기 제2 피치는 상기 제1 피치보다 크거나 동일할 수 있다.
일 실시예에서, 상기 셀 콘택들 및 상기 코어 콘택들을 형성하는 단계는, 상기 제2 층간 절연막 상에 포토 레지스트 및 마스크를 형성하는 단계를 포함할 수 있다. 상기 마스크는 상기 셀 콘택들을 형성하기 위한 패턴들과 상기 코어 콘택들 을 형성하기 위한 패턴들을 포함할 수 있다. 상기 셀 콘택들을 형성하기 위한 패턴들의 제1 방향의 피치는 상기 코어 콘택들을 형성하기 위한 패턴들의 제1 방향의 피치와 실질적으로 동일할 수 있다.
일 실시예에서, 상기 셀 콘택들 및 상기 코어 콘택들을 형성하는 단계는, 상기 제2 층간 절연막을 관통하는 콘택 홀들을 형성하는 단계 및 상기 콘택 홀들 내에 도전성 물질을 채우는 단계를 포함할 수 있다. 상기 셀 영역의 콘택 홀은 상기 하부 셀 콘택 및 상기 코어 영역의 제1 층간 절연막을 노출시킬 수 있다.
일 실시예에서, 상기 활성 영역들은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 상기 반도체 소자의 형성방법은 상기 셀 콘택들 및 상기 코어 콘택들 상에, 상기 제2 방향으로 연장되는 배선들을 형성하는 단계를 더 포함하되, 상기 배선들은 일 활성 영역 상의 셀 콘택들 및 코어 콘택들을 전기적으로 연결할 수 있다.
일 실시예에서, 상기 반도체 소자의 형성방법은, 상기 제1 층간 절연막 상에, 상기 하부 셀 콘택 상의 셀 콘택 패드 및 상기 코어 영역 상의 코어 콘택 패드를 형성하는 단계를 더 포함할 수 있다. 상기 셀 콘택들 및 상기 코어 콘택들을 형성하는 단계는, 상기 제2 층간 절연막을 관통하는 콘택 홀들을 형성하는 단계를 포함할 수 있다. 상기 셀 영역의 콘택 홀은 상기 셀 패드를 노출시키고, 상기 코어 영역의 콘택 홀은 제1 층간 절연막을 노출시킬 수 있다.
일 실시예에서, 상기 셀 콘택들과 상기 코어 콘택들은 동시에 형성될 수 있다.
일 실시예에서, 상기 제1 방향으로 배열되는 코어 콘택들과 평행하게 배열되는 다른 코어 콘택들을 더 형성될 수 있다. 상기 코어 콘택들의 접속 콘택들은 상기 제1 방향에 비수직 비평행한 방향으로 상기 제1 층간 절연막 상에 형성될 수 있다.
본 발명의 실시예들에 따르면, 코어 영역의 비트 라인과 활성 영역을 전기적으로 연결하는 접촉 코어 콘택 및 상기 접촉 코어 콘택과 인접한 더미 코어 콘택이 배치된다. 상기 더미 코어 콘택을 포함하는 상기 코어 콘택들은 셀 영역의 콘택들과 동일한 폭 및 피치를 가질 수 있다. 따라서, 상기 코어 콘택들은 동일한 면적 내에 보다 큰 공정 마진으로 형성될 수 있다. 이에 따라 공정 안정성이 향상되고 소자의 고집적화가 실현될 수 있다.
이하, 첨부되는 도면을 참조하여, 본 발명의 실시예들에 따른 반도체 소자 및 그 형성방법이 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다. 또한, 본 명세서의 상부 및 하부 등 위치에 관련된 표현들은 설명의 명확함을 위한 상대적인 표현들로 구성요소들의 절대적인 위치를 한정하는 것은 아니다.
도 1a 및 도 8a 내지 도 8c를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 도 1a은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 도 8a, 도 8b 및 도 8c는, 도 1a의 Ⅰ-Ⅱ, Ⅲ-Ⅳ 및 Ⅴ-Ⅵ을 따라 취한 반도체 소자의 단면도들이다.
반도체 기판(100) 상에 복수의 활성 영역들(ACT)이 정의된다. 상기 반도체 기판(100)은 셀 영역, 코어 영역 및 주변 영역(미도시)을 포함할 수 있다. 상기 셀 영역은 반도체 소자의 셀 어레이가 배치되는 영역이고, 상기 코어 영역은 상기 셀 어레이에 데이터를 코딩하거나, 상기 셀 어레이로부터 데이터를 디코딩하기 위한 영역일 수 있다. 상기 주변 영역은 상기 셀 영역 및/또는 상기 코어 영역의 셀들에 전압을 제공하기 위한 영역일 수 있다. 상기 코어 영역은 상기 셀 영역의 가장자리 및/또는 복수의 셀 영역들 사이에 배치되고, 상기 주변 영역은 상기 셀 영역 및 상기 코어 영역을 포함하는 소정의 영역의 바깥 쪽에 배치될 수 있다.
상기 활성 영역들(ACT)은 상기 셀 영역 및 코어 영역을 가로지를 수 있다. 상기 활성 영역들(ACT)은 상기 반도체 기판(100) 내의 소자 분리막(102)에 의해 정의될 수 있다. 상기 활성 영역들(ACT)은 상기 반도체 기판(100)의 제2 방향을 따라 연장될 수 있다. 상기 셀 영역과 상기 코어 영역의 활성 영역들(ACT) 내에는 제1 도전형의 도펀트들로 도핑된 웰 영역들이 배치될 수 있다. 상기 웰 영역 내의 상기 활성 영역들(ACT) 내에 셀 불순물 영역들(104)과 코어 불순물 영역(103)들이 배치될 수 있다. 상기 불순물 영역들(103, 104)은 상기 제1 도전형과 반대의 도전형을 갖는 제2 도전형의 도펀트들로 도핑된 영역들일 수 있다.
상기 셀 영역의 상기 셀 불순물 영역들(104) 사이의 상기 활성 영역(ACT) 상에 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 하나의 접지 선택 라인(GSL)과 하나의 스트링 선택 라인(SSL) 사이에는 복수의 워드 라인들(WL)이 배치될 수 있다. 상기 제2 방향으로 이웃한 한 쌍의 워드 라인들(WL)은 하나의 불순물 영역(104)을 공유하고, 워드 라인들(WL) 중 양 끝에 배치되는 워드 라인들(WL)은 상기 제2 방향으로 이웃한 상기 접지 선택 라인(GSL) 또는 상기 스트링 선택 라인(SSL)과 하나의 불순물 영역(104)을 공유할 수 있다.
상기 활성 영역들(ACT)을 포함하는 상기 반도체 기판(100) 상에 제1 층간 절연막(110)이 배치될 수 있다. 상기 제1 층간 절연막(110)은 상기 셀 영역 및 상기 코어 영역의 반도체 기판(100)의 전면을 덮을 수 있다. 상기 제1 층간 절연막(110)은 산화물 및 질화물을 포함하는 다양한 절연물질 중 선택된 적어도 하나일 수 있다. 상기 제1 층간 절연막(110)은 상기 접지 선택 라인(GSL), 워드 라인들(WL), 및 스트링 선택 라인(SSL)을 덮을 수 있다.
상기 셀 영역에서 상기 제1 층간 절연막(110)을 관통하는 하부 비트라인 콘택(116)이 배치될 수 있다. 상기 하부 비트 라인 콘택(116)은 상기 스트링 선택 라인과 인접한 상기 불순물 영역(104)과 전기적으로 연결될 수 있다. 이에 더하여, 상기 셀 영역의 상기 제1 층간 절연막(110)을 관통하는 공통 소오스 라인(CSL)이 배치될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 접지 선택 라인(GSL)과 인접한 불순물 영역(104)과 전기적으로 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 하부 비트라인 콘택(116)의 상부면과 동일한 높이의 상부면을 가질 수 있다. 상기 하부 비트라인 콘택(116)의 상부의 폭은 하부의 폭보다 상대적으로 클 수 있다. 이와 달리, 상기 하부 비트라인 콘택(116)의 상부의 폭은 하부의 폭과 실질적으로 동일할 수 있다.
상기 코어 영역에서 상기 제1 층간 절연막(110)을 관통하는 하부 접속 코어 콘택(112)이 배치된다. 상기 하부 접속 코어 콘택(112)은 상기 코어 영역의 활성 영역(ACT)의 불순물 영역(103)과 전기적으로 연결될 수 있다. 상기 하부 접속 코어 콘택(112)이 전기적으로 연결되는 상기 코어 불순물 영역(103)은 코어 트랜지스터(미도시)의 소오스/드레인 영역일 수 있다. 일 실시예에서, 상기 셀 영역의 일 측에 인접한 코어 영역에서 하나의 활성 영역(ACT)은 하나의 하부 접속 코어 콘택(112)과 전기적으로 연결될 수 있다.
상기 하부 접속 코어 콘택(112)의 상부의 폭은 하부의 폭보다 상대적으로 클 수 있다. 이와 달리, 상기 하부 접속 코어 콘택(112)의 상부의 폭은 하부의 폭과 실질적으로 동일할 수 있다. 상기 하부 접속 코어 콘택(112)은 상기 셀 영역의 상기 공통 소오스 라인(CSL) 및 하부 비트라인 콘택(116)과 실질적으로 동일한 높이를 가질 수 있다.
상기 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 배치될 수 있다. 상기 제2 층간 절연막(120)은 상기 제1 층간 절연막(110)의 전면을 덮을 수 있다. 상기 제2 층간 절연막(120)은 단일의 층 또는 복수의 층을 포함할 수 있다.
상기 코어 영역에서 제2 층간 절연막(120)을 관통하는 코어 콘택들이 배치된다. 상기 코어 콘택들은 상기 코어 영역의 활성 영역(ACT)과 전기적으로 접속하는 상부 접속 코어 콘택(126), 및 상기 상부 접속 코어 콘택(126)과 제1 방향으로 이웃하는 더미 콘택(DmC)을 포함할 수 있다. 상기 상부 접속 코어 콘택(126)과 상기 하부 접속 코어 콘택(112)은 전기적으로 및 수직적으로 연결되어 접속 코어 콘택(CoC)을 구성할 수 있다. 상기 더미 콘택들(DmC)은 상기 제1 층간 절연막(110)에 의해 상기 코어 영역의 활성 영역(ACT)과 절연될 수 있다. 일 실시예에서, 상기 더미 콘택들(DmC)의 하부면은 상기 제1 층간 절연막(110)의 상부면과 동일한 높이를 갖거나, 상기 제1 층간 절연막(110)의 상부면보다 높게 위치될 수 있다. 상기 상부 접속 코어 콘택(126)과 상기 더미 콘택들(DmC)은 실질적으로 동일한 면적 및/또는 형태의 상부면 및 하부면들을 가질 수 있다. 상기 상부 접속 코어 콘택(126)과 상기 더미 콘택들(DmC)의 상기 반도체 기판(100) 평면에 평행한 단면들은 원형, 타원형 또는 사각형일 수 있다. 상기 상부 접속 코어 콘택(126)과 상기 더미 콘택들(DmC)의 상기 반도체 기판(100) 평면에 평행한 단면들이 사각형인 경우, 상기 사 각형의 모서리는 라운딩될 수 있다.
상기 더미 콘택(DmC)은 상기 상부 접속 코어 콘택(126)의 상기 제1 방향으로의 일 측 또는 양 측에 배치될 수 있다. 일 실시예에서, 더미 콘택들(DmC)은 상기 상부 접속 코어 콘택(126)의 일 측에 복수개 배치되고, 타 측에 복수개 배치될 수 있다. 예를 들어, 상기 제1 방향으로 하나의 열을 구성하는 코어 콘택들은 중심에 하나의 상부 접속 코어 콘택(126)과 일 측에 2개 이상의 더미 콘택들(DmC)과 타 측에 2개 이상의 더미 콘택들(DmC)로 구성될 수 있다. 이와 달리, 상기 제1 방향으로 하나의 열을 구성하는 코어 콘택들은 중심에 하나의 상부 접속 코어 콘택(126)과 일 측에 하나의 더미 콘택(DmC)을 포함할 수 있다. 상기 코어 콘택들은 상기 제1 방향으로 제1 피치로 배열될 수 있다.
상기 코어 영역의 상기 반도체 기판(100) 상에는 상기 제1 방향으로 나열되는 복수개의 코어 콘택들을 포함하는 코어 콘택 열들이 배치될 수 있다. 상기 코어 콘택 열들은 상기 제2 방향을 따라 배열되며 서로 평행할 수 있다. 일 코어 콘택 열의 상부 접속 코어 콘택(126)과, 상기 일 코어 콘택 열과 상기 제2 방향으로 이웃하는 상기 다른 코어 콘택 열의 상부 접속 코어 콘택(126)은 상기 제1 방향으로 이웃하는 활성 영역들(ACT)에 각각 전기적으로 연결될 수 있다. 상기 복수의 코어 콘택 열의 상기 상부 접속 코어 콘택들(126)은 상기 제1 방향 및 상기 제2 방향과 평행하지 않는 제3 방향으로 배열되되, 상부 접속 코어 콘택들(126)은 상기 코어 영역의 활성 영역들(ACT)에 각각 전기적으로 연결될 수 있다. 상기 상부 접속 코어 콘택들(126)과 전기적으로 연결되는 상기 하부 접속 코어 콘택들(112)도 상기 활성 영역들(ACT) 상에 상기 상부 접속 코어 콘택들(126)과 동일한 방식으로 배열된다. 복수의 활성 영역들(ACT)과 접하는 상기 코어 접속 콘택들(CoC)은 상기 워드 라인들(WL)이 연장하는 방향(제1 방향) 및 후술할 비트 라인(BL)이 연장하는 방향(제2 방향)에 비평행한 방향으로 나열될 수 있다. 상기 더미 콘택들(DmC)은 상기 상부 접속 코어 콘택들(126)에 상기 제1 방향 및/또는 상기 제2 방향으로 이웃할 수 있다.
이와 달리, 상기 코어 콘택들은 다른 형태로도 배치될 수 있다. 도 1b 및 도 2b에 도시된 바와 같이, 상기 제2 방향으로 나열되며, 적어도 하나의 더미 콘택(DmC)과 코어 접속 콘택(CoC)을 포함하는 코어 콘택 행들은 지그재그 형으로 배치될 수도 있다.
상기 상부 접속 코어 콘택들(126)과 상기 하부 접속 코어 콘택들(112) 사이에 접속 콘택패드들(122)이 개재될 수 있다. 상기 접속 콘택패드들(122)은 상기 상부 접속 코어 콘택들(126)과 상기 하부 접속 코어 콘택들(112) 사이의 안정적인 접속을 위해 배치될 수 있다. 상기 접속 콘택패드들(122)은 상기 하부 접속 코어 콘택들(112)의 상부면 보다 넓은 상부면들을 가질 수 있다. 이와 달리, 상기 접속 콘택패드들(122)은 생략될 수 있다.
상기 더미 콘택들(DmC)의 하부에 더미 패드들(121)이 배치될 수 있다. 상기 더미 패드들(121)은 상기 접속 콘택 패드들(122)과 동일한 폭을 가질 수 있다. 상기 더미 패드들(121)은 상기 제1 층간 절연막(110)에 의해 상기 활성 영역들(ACT)과 전기적으로 절연될 수 있다. 이와 달리, 상기 더미 패드들(121)은 생략될 수 있 다.
상기 셀 영역에서 제2 층간 절연막(120)을 관통하는 상부 비트라인 콘택들(128)이 배치된다. 상기 상부 비트라인 콘택들(128)은 상기 하부 비트라인 콘택들(116)과 전기적으로 연결될 수 있다. 상기 상부 비트라인 콘택들(128)은 상기 하부 비트라인 콘택들(116)에 의해 상기 셀 영역의 활성 영역들(ACT)에 전기적으로 연결될 수 있다. 수직하게 접속하는 상부 비트라인 콘택(128)과 하부 비트라인 콘택(116)은 비트라인 콘택(BC)을 구성할 수 있다. 상기 상부 및 하부 비트라인 콘택들(116, 128)은 원형, 타원형 또는 모서리가 라운딩된 사각형일 수 있다. 상기 상부 및 하부 비트라인 콘택들(116, 128)의 상기 제2 방향의 폭은 상기 코어 콘택들의 상기 제2 방향의 폭보다 좁을 수 있다. 반면, 상기 상부 및 하부 비트라인 콘택들(116, 128)의 상기 제1 방향의 폭은, 상기 코어 콘택들의 상기 제1 방향의 폭과 실질적으로 동일할 수 있다.
상기 비트라인 콘택들(BC)과 상기 코어 콘택들의 제1 방향의 폭이 실질적으로 동일한 것에 의해 상기 코어 콘택들과 상기 활성 영역 사이의 마진이 향상될 수 있다. 상기 코어 콘택들이 상기 비트라인 콘택들(BC)보다 상기 제1 방향으로 더 큰 폭을 갖는 경우, 상기 코어 콘택들이 미스얼라인되는 경우 인접한 활성 영역(ACT)과 접속될 수 있다. 이에 의해 소자는 본래의 기능을 할 수 없을 수 있다. 그러나, 본 발명의 실시예들과 같이, 상기 코어 콘택들, 특히, 상기 접속 코어 콘택들(CoC)이 상기 비트라인 콘택들(BC)과 상기 제1 방향으로 동일한 폭을 갖는 경우, 일 접속 코어 콘택(CoC)과 이와 제 2방향으로 인접한 활성 영역(ACT) 사이의 마진이 향 상될 수 있다. 이에 따라, 소자의 신뢰성이 향상될 수 있다.
복 수의 비트라인 콘택들(BC)은 도 1a에 도시된 바와 같이, 상기 제1 방향으로 일 열로 나열될 수 있다. 상기 비트라인 콘택들(BC)은 제2 피치(Pb)로 상기 활성 영역들(ACT)상에 배치될 수 있다. 상기 제2 피치(Pb)는 상기 코어 콘택들의 제1 피치(Pa)와 실질적으로 동일할 수 있다.
이와 달리, 상기 비트라인 콘택들(BC)은 도 2a에 도시된 바와 같이 복수의 열로 나열될 수 있다. 상기 복수의 열은 서로 평행할 수 있다. 이 때, 서로 이웃한 활성 영역들(ACT) 상의 비트라인 콘택들(BC)은 상기 제1 방향으로 서로 이웃하지 않을 수 있다. 예를 들어, 상기 비트라인 콘택들(BC)은 지그재그형으로 상기 셀 영역의 활성 영역들(ACT) 상에 배치될 수 있다. 이외에도, 상기 셀 영역의 활성 영역들(ACT)과 전기적으로 연결되는 상기 비트라인 콘택들(BC)은 다양한 형태로 배열될 수 있다.
상기 상부 비트라인 콘택들(128)과 상기 하부 비트라인 콘택들(116) 사이에 비트라인 콘택패드들(124)이 개재될 수 있다. 상기 비트라인 콘택패드들(124)은 상기 상부 비트라인 콘택들(128) 및 상기 하부 비트라인 콘택들(116)을 전기적으로 연결시킬 수 있다. 상기 비트라인 콘택패드들(124)의 상부면들의 넓이는 상기 하부 비트라인 콘택들(116)의 상부면들의 넓이보다 넓을 수 있다. 이에 의해, 상기 상부 비트라인 콘택들(128)은 상기 하부 비트라인 콘택들(116)과 안정적으로 접속할 수 있다. 이와 달리, 상기 비트라인 콘택패드들(124)은 생략될 수 있다. 상기 공통 소오스 라인(CSL) 상에 공통 소오스 패드(123)가 형성될 수 있다. 이와 달리, 상기 공통 소오스 패드(123)는 생략될 수 있다.
상기 셀 영역의 제2 층간 절연막(120) 상에 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향으로 연장될 수 있다. 상기 비트 라인들(BL)은 상기 비트라인 콘택들(BC)에 전기적으로 연결되며, 상기 비트라인 콘택들(BC)에 의해 상기 셀 불순물 영역(104)과 전기적으로 연결될 수 있다.
상기 비트 라인들(BL)은 상기 코어 영역의 제2 층간 절연막(120) 상으로 연장될 수 있다. 상기 연장된 비트 라인들(BL)은 상기 코어 접속 콘택들(CoC)과 전기적으로 연결될 수 있다. 또한, 상기 연장된 비트 라인들(BL)은 상기 코어 접속 콘택들(CoC)과 상기 제2 방향으로 이웃한 코어 콘택의 열의 더미 콘택(DmC)과 연결될 수 있다. 상기 연장된 비트 라인들(BL)은 상기 더미 콘택들(DmC)과 연결되지만, 상기 더미 콘택들(DmC) 하부의 활성 영역들(ACT)과는 상기 제1 층간 절연막(110)에 의해 절연될 수 있다.
설명된 실시예들은 낸드형 비휘발성 메모리 소자에 본 발명이 적용되는 경우를 예를 들었으나, 본 발명의 기술적 사상은 다른 메모리 소자에도 적용될 수 있다. 예를 들어, 본 발명의 실시예들은 노어형 비휘발성 메모리 소자에도 적용될 수 있다. 더 나아가 본 발명의 실시예들은 디램(DRAM)을 포함하는 휘발성 메모리 소자에도 적용될 수 있다.
도 1a, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c 및 도 8a 내지 도 8c을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 형성방법이 설명된다. 도 3a 내지 도 8a는 도 1a에 도시된 Ⅰ-Ⅱ을 따라 취한 반도체 소자의 공정 단면도들이고, 도 3b 내지 도 8b는 도 1a의 Ⅲ-Ⅳ을 따라 취한 반도체 소자의 공정 단면도들이며, 도 3c 내지 도 8c는 도 1a의 Ⅴ-Ⅵ을 따라 취한 반도체 소자의 공정단면도들이다. 앞서, 도 1a 및 도 8a 내지 도 8c를 참조하여 설명된 부분은 일부 생략될 수 있다.
도 3a 내지 도 3c를 참조하면, 반도체 기판(100) 상에 활성 영역들(ACT)이 정의될 수 있다. 상기 반도체 기판(100)은 셀 영역, 코어 영역 및 주변 영역을 포함할 수 있다. 상기 활성 영역들(ACT)은, 상기 반도체 기판(100) 내에 제2 방향으로 연장되는 트렌치들을 형성하고 상기 트렌치들 내에 소자 분리막(102)을 채우는 것에 의해 정의될 수 있다. 상기 셀 영역 및 코어 영역의 상기 활성 영역들(ACT)은 동시에 정의될 수 있다. 상기 트렌치들의 형성에 앞서, 상기 반도체 기판(100)을 제1 도전형의 도펀트들로 도핑하여 웰 영역이 형성될 수 있다.
상기 셀 영역의 상기 반도체 기판(100)에 게이트 라인들(GSL, WL, SSL)이 형성될 수 있다. 상기 게이트 라인들(GSL, WL, SSL)은 상기 제2 방향과 교차하는 제1 방향으로 연장될 수 있다. 상기 게이트 라인들(GSL, WL, SSL)은 상기 양 가장자리에 배치되는 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL) 사이의 복수의 워드 라인들(WL)을 포함할 수 있다. 상기 셀 영역 내에는 복수의 셀 어레이가 배치될 수 있으며, 상기 게이트 라인들의 배치는 선택되는 메모리의 종류에 따라 다양하게 변형될 수 있다.
상기 게이트 라인들(GSL, WL, SSL) 사이의 상기 활성 영역들(ACT) 내에 셀 불순물 영역들(104)이 형성될 수 있다. 상기 셀 불순물 영역들(104)은 상기 제1 도전형과 반대의 도전형을 갖는 제2 도전형의 도펀트들을 이온주입하여 형성될 수 있다. 상기 이온주입 공정시, 상기 게이트 라인들(GSL, WL, SSL)이 이온주입 마스크로 작용할 수 있다. 상기 이온주입 공정은 1회 또는 복수회에 걸쳐 수행될 수 있다.
상기 코어 영역에 게이트 라인(미도시) 및 코어 불순물 영역들(103)이 형성될 수 있다. 상기 코어 영역의 게이트 라인 및 상기 코어 불순물 영역들(103)은 상기 셀 영역의 게이트 라인들(GSL, WL, SSL) 및 셀 불순물 영역들(104)과 동시에 형성될 수 있다.
도 4a 내지 도 4c를 참조하면, 상기 셀 영역 및 상기 코어 영역의 상기 반도체 기판(100) 상에 제1 층간 절연막(110)이 형성될 수 있다. 상기 제1 층간 절연막(110)은 상기 셀 영역 및 상기 코어 영역의 게이트 라인들 및 상기 활성 영역들(ACT)을 덮을 수 있다. 상기 제1 층간 절연막(110)의 상부면은 평탄화될 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 코어 영역의 상기 제1 층간 절연막(110)을 관통하는 하부 접속 코어 콘택들(112)이 형성된다. 상기 하부 접속 코어 콘택들(112)은 상기 제1 층간 절연막(110)을 관통하며 상기 코어 불순물 영역(103)을 노출시키는 홀을 형성한 뒤, 상기 홀을 도전성 물질로 채워 형성될 수 있다. 상기 하부 접속 코어 콘택들(112)의 측벽들은 경사질 수 있다. 예를 들어, 상기 하부 접속 코어 콘택들(112)의 상부의 폭은 하부의 폭보다 클 수 있다. 이와 달리, 상기 하부 접속 코어 콘택들(112)은 균일한 상부 및 하부 폭들을 가질 수 있다.
상기 하부 접속 코어 콘택들(112)은 상기 코어 영역의 활성 영역들(ACT)에 전기적으로 접속되도록 형성될 수 있다. 상기 하부 접속 코어 콘택들(112)은 상기 제1 방향 및 제2 방향에 평행하지 않은 제3 방향으로 나열될 수 있다. 예를 들어, 상기 제2 방향으로 이웃하는 활성 영역들(ACT) 상에 형성된 상기 하부 접속 코어 콘택들(112)은 제1 방향 및 제2 방향으로 서로 이웃하지 않을 수 있다.
상기 셀 영역의 상기 제1 층간 절연막을 관통하는 공통 소오스 라인(CSL)과 하부 비트라인 콘택들(116)이 형성될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 셀 영역의 상기 접지 선택 라인(GSL)과 인접한 상기 불순물 영역(104)과 전기적으로 접속하고, 상기 하부 비트라인 콘택들(116)은 상기 스트링 선택 라인(SSL)과 인접한 상기 불순물 영역(104)과 전기적으로 접속할 수 있다. 상기 하부 비트라인 콘택들(116)은 제1 방향으로 배열될 수 있다.
일 실시예에서, 상기 하부 접속 코어 콘택들(112), 상기 공통 소오스 라인(CSL) 및 상기 하부 비트라인 콘택들(116)은 동시에 형성될 수 있다.
상기 제1 층간 절연막(110) 상에 콘택 패드들(121, 122, 123, 124)이 형성될 수 있다. 구체적으로, 상기 코어 영역의 상기 하부 접속 코어 콘택들(116) 상에 접속 콘택 패드들(122)이 형성되고, 상기 셀 영역의 상기 공통 소오스 라인(CSL) 및 하부 비트라인 콘택(116) 상에 공통 소오스 라인 콘택 패드(123) 및 비트라인 콘택패드(124)가 형성될 수 있다. 또한, 상기 코어 영역의 상기 제1 층간 절연막(110) 상에 더미 콘택 패드들(121)이 형성될 수 있다. 상기 콘택 패드들(121, 122, 123, 124)은 동시에 형성될 수 있다. 도시된 바와 달리, 상기 콘택 패드들(121, 122, 123, 124)의 형성 공정은 생략될 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 상기 제2 층간 절연막(120)은 상기 콘택 패드들(121, 122, 123, 124)을 덮을 수 있다. 상기 제2 층간 절연막(120)의 상부면은 평탄화될 수 있다.
상기 코어 영역의 제2 층간 절연막(120) 상에 제1 마스크 패턴(132)이 형성될 수 있다. 상기 코어 영역의 제1 마스크 패턴(132)은 상기 제1 방향으로 소정의 폭들(Wa)을 갖는 코어 홀들(134, 135)을 포함할 수 있다. 상기 코어 홀들(134, 135)의 상기 제2 층간 절연막(120)의 평면에 평행한 단면은 원형, 타원형 또는 라운딩된 사각형일 수 있다. 일 실시예에서, 상기 코어 홀들(134, 135)의 상기 제2 방향으로의 폭은 상기 제1 방향으로의 폭(Wa)보다 클 수 있다.
상기 코어 홀들은 상기 제2 층간 절연막(120)의 접속 콘택 패드(122)를 덮는 부분의 상부면을 노출시키는 접속 홀(135)을 포함할 수 있다. 상기 접속 콘택 패드(122)가 생략되는 경우, 상기 접속 홀(135)은 상기 제2 층간 절연막(120)의 상기 하부 접속 코어 콘택들(112)을 덮는 부분의 상부면을 노출시킬 수 있다. 이에 더하여, 상기 코어 홀들은 상기 제2 층간 절연막(120)의 상기 더미 콘택 패드들(121)을 덮는 부분의 상부면을 노출시키는 더미 홀(134)을 포함할 수 있다. 상기 더미 콘택 패드들(121)이 생략되는 경우, 상기 더미 홀(134)은 상기 하부 접속 코어 콘택들(112)이 배치되는 활성 영역(ACT)과 상기 제1 방향으로 이웃한 다른 활성 영 역(ACT)의 일부 상의 상기 제2 층간 절연막(120)의 상부면이 노출될 수 있다. 상기 코어 영역의 코어 홀들(134)은 상기 제1 방향으로 제1 피치(Pa)로 배열될 수 있다.
상기 셀 영역의 마스크 패턴(133)은 상기 제1 방향으로 소정의 폭(Wb)을 갖는 셀 홀들(136)을 포함할 수 있다. 상기 셀 홀들(136)은 상기 제2 층간 절연막(120)의 비트라인 콘택패드들(124) 위에 배치되는 부분의 상부면을 노출시킬 수 있다. 상기 비트라인 콘택패드들(124)이 생략되는 경우, 상기 제2 층간 절연막(120)의 상기 하부 비트라인 콘택들(116)을 덮는 부분의 상부면이 상기 셀 홀들(136)에 의해 노출될 수 있다. 상기 셀 홀들(136)의 상기 제2 층간 절연막(120)의 평면에 평행한 단면은 원형, 타원형 또는 라운딩된 사각형일 수 있다. 일 실시예에서, 상기 셀 홀들(136)의 제1 방향으로의 폭들(Wb)은 상기 제2 방향으로의 폭들보다 좁을 수 있다.
상기 셀 홀들(136)의 제1 방향으로의 폭(Wb)은 상기 코어 홀들(134, 135)의 제1 방향으로의 폭(Wa)과 실질적으로 동일할 수 있다. 이와 달리, 상기 코어 홀들(134, 135)의 제1 방향으로의 폭(Wa)은 상기 셀 홀들(136)의 제1 방향으로의 폭(Wb)보다 클 수 있다. 상기 셀 홀들(136)은 상기 제1 방향으로 제2 피치(Pb)로 배열될 수 있다. 상기 제2 피치(Pb)는 상기 코어 홀들(134)이 배치되는 상기 제1 피치(Pa)와 실질적으로 동일할 수 있다. 이와 달리, 상기 제2 피치(Pb)는 상기 제1 피치(Pa)보다 작을 수 있다.
상기 코어 영역의 제1 마스크 패턴(132)과 상기 셀 영역의 마스크 패턴(133) 은 연결된 단일의 마스크 패턴일 수 있다. 상기 코어 영역의 제1 마스크 패턴(132)과 상기 셀 영역의 마스크 패턴(133)의 형성방법이 설명된다. 상기 셀 영역과 상기 코어 영역의 상기 제2 층간 절연막(120) 상에 마스크 막이 형성된다. 상기 마스크 막 상에 포토 레지스트막이 형성된다. 상기 포토 레지스트막을 노광 및 현상하여 포토 레지스트 패턴이 형성될 수 있다. 상기 포토 레지스트 패턴은 상기 마스크 패턴들(132, 133)과 실질적으로 동일한 형태를 가질 수 있다. 상기 포토 레지스트 패턴을 마스크로 상기 마스크 막을 식각하여 상기 마스크 패턴들(132, 133)이 형성될 수 있다.
상기 포토 레지스트 패턴을 형성하기 위해, 상기 포토 레지스트막 상에 포토 마스크 패턴들을 형성한 후, 상기 포토 마스크 패턴들을 노광 마스크로 사용한 노광 공정이 수행될 수 있다. 상기 포토 마스크 패턴들은 상기 코어 영역의 마스크 패턴 내에 접속 홀(135)을 형성하기 위한 패턴 및 더미 홀(134)을 형성하기 위한 패턴, 그리고 상기 셀 영역의 마스크 패턴 내에 셀 홀들(136)을 형성하기 위한 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 접속 홀(135)을 형성하기 위한 노광 공정의 분해능이 향상될 수 있다. 구체적으로, 상기 포토 마스크 패턴을 이용한 노광 공정에 의해 상기 포토 마스크 패턴들 사이로 노출된 상기 포토 레지스트막이 경화되거나 연화될 수 있다. 상기 노광 공정 시, 셀 영역의 서로 인접한 셀 홀들(136)을 형성하기 위한 패턴은 서로 어시스트 패턴으로 작용하므로(즉, 밀집된 패턴들이므로), 높은 분해능을 얻을 수 있다. 반면, 코어 영역의 접속 홀을 형성하기 위한 패턴을 고립된 형태로 형성하는 경우(즉, 더미 홀을 형성하기 위한 포토 마스크 패턴을 형성하지 않는 경우), 상기 코어 영역의 형성을 위한 노광 공정의 분해능은 상대적으로 저하될 수 있다. 이를 개선하기 위해 상기 접속 홀을 형성하기 위한 포토 마스크 패턴을 보다 큰 폭의 고립된 패턴으로 형성할 수 있으나 이 경우 공정 마진이 감소하는 단점이 있다. 그러나, 본 발명의 실시예들에 따르면, 상기 접속 홀(135)을 형성하기 위한 노광 공정에서 인접한 더미 홀들(134)에 대응하는 포토 마스크 패턴이 어시스트 패턴으로 작용하여 상기 노광 공정의 분해능이 향상될 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 마스크 패턴들(132, 133)을 식각 마스크로 사용한 식각 공정을 수행하여, 상기 제2 층간 절연막(120)을 관통하는 홀들이 형성할 수 있다. 상기 셀 영역과 상기 코어 영역의 제2 층간 절연막(120)은 동시에 식각될 수 있다.
상기 셀 영역 및 상기 코어 영역의 상기 홀들 내에 콘택들이 형성될 수 있다. 상기 셀 영역의 상기 제2 층간 절연막(120) 내에 상부 비트라인 콘택들(128)이 형성되고, 상기 코어 영역의 상기 제2 층간 (120) 내에 코어 콘택들(DmC, 126)이 형성된다. 상기 상부 비트라인 콘택들(128)은 상기 하부 비트라인 콘택들(116)에 의해 상기 활성 영역들(ACT)에 전기적으로 연결될 수 있다. 상기 코어 콘택들(DmC,126)은 상기 활성 영역(ACT)과 전기적으로 연결되는 상부 접속 코어 콘택(126)과 상기 활성 영역들(ACT)과 절연되는 더미 콘택들(DmC)을 포함할 수 있다. 상기 상부 접속 코어 콘택(126)은 상기 하부 접속 코어 콘택(112)에 의해 상기 활 성 영역(ACT)과 전기적으로 연결될 수 있다. 상기 더미 콘택들(DmC)은 상기 제1 층간 절연막에 의해 상기 활성 영역(ACT)과 전기적 및 공간적으로 분리될 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 제2 층간 절연막(120) 상에 비트 라인들(BL)이 형성될 수 있다. 상기 비트 라인들(BL)은 상기 활성 영역들(ACT) 상의 비트 라인 콘택(BC)과 코어 콘택들을 상기 제2 방향으로 연결할 수 있다. 즉, 일 활성 영역(ACT) 상에 형성된 비트 라인 콘택(BC), 상기 비트 라인 콘택(BC)과 동일한 활성 영역(ACT)과 전기적으로 연결되는 접속 코어 콘택(CoC) 및 상기 접속 코어 콘택과 상기 제2 방향으로 이웃하는 더미 콘택(DmC)은 상기 일 활성 영역(ACT)을 따라 연장하는 비트 라인(BL)에 연결될 수 있다.
상술된 실시예들에 따른 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시예에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 9는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제1 및 제2 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 플래쉬 기억 소자, 디램 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인 터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드를 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모 리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 1a은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다.
도 3a 내지 도 3c는 도 1a 및 도 2a에 도시된 Ⅰ-Ⅱ, Ⅲ-Ⅳ, Ⅴ-Ⅵ을 따라 취한 반도체 소자의 단면도들이다.
도 4a 내지 도 4c는 도 1a 및 도 2a에 도시된 Ⅰ-Ⅱ, Ⅲ-Ⅳ, Ⅴ-Ⅵ을 따라 취한 반도체 소자의 단면도들이다.
도 5a 내지 도 5c는 도 1a 및 도 2a에 도시된 Ⅰ-Ⅱ, Ⅲ-Ⅳ, Ⅴ-Ⅵ을 따라 취한 반도체 소자의 단면도들이다.
도 6a 내지 도 6c는 도 1a 및 도 2a에 도시된 Ⅰ-Ⅱ, Ⅲ-Ⅳ, Ⅴ-Ⅵ을 따라 취한 반도체 소자의 단면도들이다.
도 7a 내지 도 7c는 도 1a 및 도 2a에 도시된 Ⅰ-Ⅱ, Ⅲ-Ⅳ, Ⅴ-Ⅵ을 따라 취한 반도체 소자의 단면도들이다.
도 8a 내지 도 8c는 도 1a 및 도 2a에 도시된 Ⅰ-Ⅱ, Ⅲ-Ⅳ, Ⅴ-Ⅵ을 따라 취한 반도체 소자의 단면도들이다.
도 9 및 도 10은 본 발명의 실시예들의 적용예들을 설명하기 위한 도면들이다.

Claims (10)

  1. 셀 영역과 상기 셀 영역에 인접한 코어 영역을 포함하는 반도체 기판;
    상기 셀 영역과 상기 코어 영역 내에서 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1방향을 따라 배열되는 활성 영역들;
    상기 활성 영역들을 덮는 층간 절연막;
    상기 층간 절연막을 관통하고 상기 셀 영역의 활성 영역과 전기적으로 연결되며 상기 제1 방향으로 배열되는 상부 셀 콘택들;
    상기 층간 절연막을 관통하며 상기 코어 영역의 활성 영역들 상에 상기 제1 방향으로 배열되는 코어 콘택들을 포함하되,
    상기 코어 콘택들은 상기 활성 영역들과 전기적으로 연결되는 복수의 상부 접속 코어 콘택들과, 상기 상부 접속 코어 콘택의 적어도 일 측에 상기 활성 영역과 절연된 복수의 더미 콘택들을 포함하되,
    상기 활성 영역들에 접하는 상기 복수의 상부 접속 코어 콘택들이 배치되고, 상기 제1 방향으로 이웃한 활성 영역들 상의 상기 상부 접속 코어 콘택들은 상기 제1 방향 및 상기 제2 방향에 평행하지 않은 제3 방향으로 이웃하고,
    상기 활성 영역들 중 하나의 활성 영역과 중첩하는 상부 접속 코어 콘택은 한 쌍의 더미 콘택들 사이에 배치되는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제2 방향으로 연장되며 상기 상부 셀 콘택들 및 상기 코어 콘택들을 연결하는 배선들을 더 포함하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 층간 절연막은 상기 반도체 기판 상에 차례로 적층된 제1 층간 절연막 및 제2 층간 절연막을 포함하되,
    상기 상부 셀 콘택들 및 상기 코어 콘택들은 상기 제2 층간 절연막을 관통하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 제1 층간 절연막을 관통하는 하부 셀 콘택들 및 하부 접속 코어 콘택을 더 포함하되,
    상기 상부 셀 콘택들은 상기 하부 셀 콘택들에 의해 상기 셀 영역의 활성 영역들에, 상기 상부 접속 코어 콘택은 상기 하부 접속 코어 콘택에 의해 상기 코어 영역의 활성 영역들에 전기적으로 연결되고,
    상기 더미 콘택은 상기 제1 층간 절연막에 의해 상기 활성 영역들과 절연되는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 제1 층간 절연막과, 상기 상부 셀 콘택들 및 상기 코어 콘택들 사이의 콘택 패드들을 더 포함하되,
    상기 콘택 패드들의 폭들은 상기 하부 셀 콘택들 및 하부 접속 코어 콘택의 상부면들의 폭들보다 큰 반도체 소자.
  6. 청구항 1에 있어서,
    상기 코어 콘택들은 상기 상부 접속 코어 콘택의 타 측에 상기 활성 영역과 절연된 다른 더미 콘택을 더 포함하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 상부 셀 콘택들은 상기 제1 방향으로 제1 피치로 배열되고 상기 코어 콘택들은 상기 제1 방향으로 제2 피치로 배열되되,
    상기 제2 피치는 상기 제1 피치와 동일하거나 큰 반도체 소자.
  8. 삭제
  9. 셀 영역 및 상기 셀 영역에 인접한 코어 영역을 포함하는 반도체 기판 내에 상기 셀 영역과 코어 영역을 가로지르고, 제1 방향과 교차하는 제 2 방향으로 연장되는 활성 영역들을 정의하는 단계;
    상기 활성 영역들 상에 제1 층간 절연막을 형성하는 단계;
    상기 셀 영역의 활성영역들과 접하며 상기 제1 층간 절연막을 관통하되 상기 제1 방향으로 배열되는 하부 셀 콘택들, 및 상기 코어 영역의 활성 영역들과 접하며 상기 제1 층간 절연막을 관통하되 상기 제1 방향으로 배열되는 하부 접속 코어 콘택을 형성하는 단계;
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 내에, 상기 하부 셀 콘택들에 의해 상기 활성 영역들과 전기적으로 연결되며 상기 제1 방향으로 배열되는 상부 셀 콘택들, 및 상기 제1 방향으로 배열되는 상부 코어 콘택들을 형성하는 단계; 및
    상기 상부 셀 콘택들 및 상기 상부 코어 콘택들 상에, 상기 제2 방향으로 연장되는 배선들을 형성하는 단계를 포함하되,
    상기 상부 코어 콘택들은 상기 하부 접속 코어 콘택들과 전기적으로 연결되는 상부 접속 콘택과 상기 제1 층간 절연막에 의해 상기 활성 영역들과 절연되는 더미 콘택들을 포함하고,
    상기 배선들 중 하나의 배선과 전기적으로 연결되는 인접하는 상기 더미 콘택들 사이에 적어도 하나의 상부 접속 콘택이 배치되고, 상기 적어도 하나의 상부 접속 콘택은 상기 배선과 전기적으로 연결되는 반도체 소자의 형성방법.
  10. 삭제
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