KR100632046B1 - 반도체 소자의 게이트 라인 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 라인 및 그 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판 상부 표면에 제 1게이트 라인을 형성하면서 제 1게이트 라인과 일정 간격 이격되게 더미 패턴을 형성하고, 제 1게이트 라인의 측벽과 더미 패턴 사이에 절연박막을 형성하고, 제 1게이트 라인 측벽의 절연박막 상부에 스페이서 형태의 제 2게이트 라인을 형성하면서 제 2게이트 라인과 연결되게 더미 패턴 사이에 갭필된 게이트 패드를 형성한 후에, 제 1게이트 라인에 수직으로 연결된 제 1콘택 전극을 형성하면서 더미 패턴과 게이트 패드에 수직으로 연결된 제 2콘택 전극을 형성한다. 그러므로 본 발명은 기판 상부 표면에 형성된 게이트 라인의 어느 한 측벽에 절연박막을 내재하여 스페이서 형태로 형성된 또 다른 게이트 라인과, 서로 다른 선폭을 갖는 게이트 라인에 각각 수직으로 연결되는 콘택 전극을 형성함으로써 반도체 소자의 고집적화에 따라 선폭이 축소된 스페이서 형태의 게이트 라인에도 충분하게 전압을 공급할 수 있는 콘택 전극 영역을 확보할 수 있다.
게이트 라인, 콘택 전극, 더미 패턴
Description
도 1은 일반적인 반도체 소자의 게이트 라인 구조를 나타낸 평면도,
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 게이트 라인 구조를 나타낸 평면도 및 수직 단면도,
도 3a 내지 도 3e는 본 발명에 따른 게이트 라인 및 콘택 제조 방법을 순차적으로 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 셀 어레이 영역 110 : 제 1게이트 라인
120 : 더미 패턴 130a, 130b : 분리된 제 2게이트 라인
140 : 게이트 패드 150 : 제 1콘택 전극
160 : 제 2콘택 전극 200 : 주변 회로 영역
본 발명은 반도체 소자 기술에 관한 것으로서, 특히 고집적화된 반도체 소자의 게이트 라인 선폭(CD : Critical Dimension)을 줄일 수 있는 반도체 소자의 게 이트 라인 및 그 제조 방법에 관한 것이다.
일반적으로 MOS 구조의 트랜지스터는, 반도체 기판으로서 실리콘 기판 상부에 라인 형태로 형성된 게이트 전극(이하, 게이트 라인이라 함)과, 게이트 라인 양측에 드러난 반도체 기판내에 n형 또는 p형 도전형 불순물이 주입된 소오스/드레인 영역을 포함한다. 이러한 게이트 전극의 선폭은 디자인 룰에 따라 결정되는데, 반도체 소자의 고집적화 추세에 따라 게이트 전극의 선폭또한 점차 축소되고 있다.
그런데, 종래 기술에 의한 반도체 소자의 게이트 라인 콘택 제조 방법은 반도체 기판으로서 실리콘 기판에 STI(Shallow Trench Isolation) 공정으로 활성 영역과 비활성 영역을 구분하는 소자 분리막을 형성하고, 기판 상부에 다수개의 게이트 라인을 형성하고, 게이트 라인 양측벽에 절연 물질(예를 들어, 실리콘 질화막 등)로 이루어진 스페이서를 형성한 후에, 기판내에 도전형 불순물을 이온 주입하여 소오스/드레인 영역을 형성한다. 이후 상기 구조물 전면에 층간 절연막(미도시됨)을 형성하고 층간 절연막에 게이트 라인 또는 소오스/드레인 영역과 연결되는 콘택 전극을 형성한 후에 층간 절연막 상부에 이 콘택 전극과 연결되는 라인을 형성한다.
이와 같은 MOS 구조의 트랜지스터가 매트릭스 형태로 배열된 DRAM 등의 메모리는 도 1과 같이 주변 회로 영역(40)에 셀 어레이 영역(10)의 게이트 라인(20)으로 소정의 전압을 공급하기 위한 전원 라인과 수직으로 연결되는 콘택 전극(30)을 포함한다.
그런데, 다수개의 게이트 라인을 갖는 메모리는 반도체 소자의 고집적화에 따라 기판 표면에 형성되는 게이트 라인의 선폭을 축소하는데 한계가 있다. 이에 따라 현재에는 기판 상부의 게이트 라인 측벽에 절연박막을 내재하여 스페이서 형태로 구성된 또 다른 게이트 라인을 형성하여 게이트 라인의 선폭을 줄이기 위한 기술이 연구, 개발되고 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 기판 상부 표면에 형성된 게이트 라인의 어느 한 측벽에 절연박막을 내재하여 스페이서 형태로 형성된 또 다른 게이트 라인과, 서로 다른 선폭을 갖는 게이트 라인에 각각 수직으로 연결되는 콘택 전극을 구비함으로써 반도체 소자의 고집적화에 따라 선폭이 축소된 스페이서 형태의 게이트 라인에도 충분하게 전압을 공급할 수 있는 콘택 전극 영역을 확보할 수 있는 반도체 소자의 게이트 라인을 제공하는데 있다.
본 발명의 다른 목적은 기판 상부 표면에 형성된 게이트 라인의 어느 한 측벽에 절연박막을 내재하여 스페이서 형태로 또 다른 게이트 라인을 형성한 후에, 서로 다른 선폭을 갖는 게이트 라인에 각각 수직으로 연결되는 콘택 전극을 형성함으로써 반도체 소자의 고집적화에 따라 선폭이 축소된 스페이서 형태의 게이트 라인에도 충분하게 전압을 공급할 수 있는 콘택 전극 영역을 확보할 수 있는 반도체 소자의 게이트 라인 콘택 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 다수개의 게이트 라인을 갖는 반도체 소자에 있어서, 반도체 기판 상부 표면에 형성된 제 1게이트 라인과, 제 1게이트 라인의 측벽에 절연박막을 내재하여 형성된 스페이서 형태의 제 2게이트 라인 과, 제 1게이트 라인에 수직으로 연결된 제 1콘택 전극과, 반도체 기판 상부 표면에 제 1게이트 라인과 일정 간격 이격되게 형성된 더미 패턴과, 제 2게이트 라인과 연결되며 다수개의 더미 패턴 사이에 절연박막을 내재하여 그 사이에 갭필된 게이트 패드와, 더미 패턴과 게이트 패드에 수직으로 연결된 제 2콘택 전극을 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명은 다수개의 게이트 라인을 갖는 반도체 소자의 제조 방법에 있어서, 반도체 기판 상부 표면에 제 1게이트 라인을 형성하면서 제 1게이트 라인과 일정 간격 이격되게 더미 패턴을 형성하는 단계와, 제 1게이트 라인의 측벽과 더미 패턴 사이에 절연박막을 형성하는 단계와, 제 1게이트 라인 측벽의 절연박막 상부에 스페이서 형태의 제 2게이트 라인을 형성하면서 제 2게이트 라인과 연결되게 더미 패턴 사이에 갭필된 게이트 패드를 형성하는 단계와, 제 1게이트 라인에 수직으로 연결된 제 1콘택 전극을 형성하면서 더미 패턴과 게이트 패드에 수직으로 연결된 제 2콘택 전극을 형성하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 게이트 라인 구조를 나타낸 평면도 및 수직 단면도이다. 도 2b는 도 2a의 A-A'선에 의해 절단된 수직 단면을 나타낸 도면이다.
이들 도면을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 DRAM 등의 메모리에서 셀 영역(100) 및 주변 회로 영역(200)의 반도체 기판 상부 표면에 라인 형태로 제 1게이트 라인(110)이 형성되어 있다. 제 1게이트 라인(110)의 측벽에 절연박막(112)을 내재하여 스페이서 형태의 제 2게이트 라인(130a, 130b)이 형성되어 있다. 이때, 제 2게이트 라인(130a, 130b)은 제 1게이트 라인(110)의 양쪽 측벽에 각각 형성되며 이들 게이트 라인(130a, 130b)은 서로 분리되어 있다.
반도체 기판의 외곽 부분인 주변 회로 영역(200)의 제 1게이트 라인(110) 끝단에 수직으로 연결된 제 1콘택 전극(150)이 형성되어 있다.
그리고, 반도체 기판 상부 표면에 제 1게이트 라인(110)과 일정 간격 이격되게 다수개의 더미 패턴(120)이 형성되어 있으며 각 제 2게이트 라인(130a, 130b)과 연결되면서 다수개의 더미 패턴(120) 사이에 절연박막(112)을 내재하여 그 사이에 갭필된 게이트 패드(140)가 형성되어 있다. 여기서, 더미 패턴(120) 및 게이트 패드(140)는 반도체 기판의 외곽인 주변 회로 영역(200)의 소자 분리막(201) 상부에 형성되어 제 2게이트 라인(130a, 130b)의 콘택 패드로 사용된다. 다수개의 더미 패턴(120)은 서로 분리된 다수개의 패턴으로 구성되고 원형, 정사각형, 또는 임의의 다각형 형태를 갖는다.
또한 더미 패턴(120)과 게이트 패드(140)에 수직으로 연결되어 제 2게이트 라인(130a, 130b)에 전기적으로 연결되는 제 2콘택 전극(160)이 형성되어 있다.
제 1 및 제 2콘택 전극(150, 160)은 제 1 및 제 2게이트 라인(110)(130a, 130b)으로 소정의 전압을 공급하기 위한 전원 라인(미도시됨)과 수직으로 연결된 다.
도 2a 및 도 2b에서는 본 발명에 따른 게이트 라인 구조를 갖는 반도체 소자 구조를 제 1 및 제 2게이트 라인(110)(130a, 130b)과 이들 게이트 라인에 각각 수직으로 연결되는 제 1 및 제 2콘택 전극들(150, 160)만 나타내었지만, 이들 제 1 및 제 2게이트 라인들(110, 130a, 130b)과 이들 게이트 라인의 각 콘택 전극(150, 160)이 다수개 어레이 형태로 배열할 수도 있다.
그러므로 본 발명에 따른 게이트 라인 구조를 갖는 반도체 소자는, 셀 영역(100)에서 주변 회로 영역(200)까지 배열된 제 1게이트 라인(110)과 그 측벽에 스페이서 형태의 제 2게이트 라인(130a, 130)을 포함하며 각 게이트 라인에 독립되게 연결된 제 1 및 제 2콘택 전극(150, 160)을 포함하되, 제 1콘택 전극(150)이 제 1게이트 라인(110)에 수직으로 직접 연결되며 제 2콘택 전극(160)이 제 2게이트 라인(130a, 130b)에 수평으로 연결된 다수개의 더미 패턴(120)과 게이트 패드(140)를 통해 제 2게이트 라인(130a, 130b)에 연결된다.
따라서, 본 발명에 따른 반도체 소자는 고집적화에 따라 게이트 라인의 선폭(CD)이 축소되더라도 서로 인접된 게이트 라인 중에서 스페이서 형태의 게이트 라인에 연결되는 콘택 전극 면적을 더미 패턴 및 게이트 패드에 의해 확보할 수 있다.
도 3a 내지 도 3e는 본 발명에 따른 게이트 라인 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다.
이들 도면을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 게이트 라인 및 콘택 제조 방법을 설명하면 다음과 같다.
우선 도 3a에 도시된 바와 같이, 반도체 기판으로서, 실리콘 기판에 STI 공정으로 소자의 활성 영역과 비활성 영역을 구분하는 소자 분리막(미도시됨)을 형성하고, 셀 영역(100) 및 주변 회로 영역(200)의 기판 상부에 도전 물질로서 도프트 폴리실리콘을 화학적기상증착(CVD) 공정으로 형성한 후에 이를 패터닝하여 제 1게이트 라인(110)을 형성한다. 이때, 주변 회로 영역(200)의 기판 상부에 형성된 제 1게이트 라인(110)의 끝단은 라인 폭보다 넓은 일정 면적을 갖는데, 그 이유는 이후 이 게이트 라인 끝쪽에 전압이 공급되는 라인과 수직으로 연결되기 위한 콘택 전극과 접촉하기 위한 일정 면적을 갖기 위함이다. 그리고 주변 회로 영역(200)의 기판 상부에 제 1게이트 라인(110)과 일정 간격 이격되게 다수개의 더미 패턴(120)을 형성한다. 이때, 더미 패턴(120)은 원형, 정사각형, 또는 임의의 다각형 형태로 형성한다.
도 3b에 도시된 바와 같이, 셀 영역(100) 및 주변 회로 영역(200)의 기판 상부에 제 1게이트 라인(110)의 측벽과 더미 패턴(120) 사이에 절연박막(도 3e의 112)으로서 실리콘 질화막(SiN)을 얇게 형성한다. 이때, 실리콘 질화막은 화학기상증착 공정 또는 물리기상증착 공정으로 형성한다.
그리고 상기 결과물 전면에 도전 물질로서 도프트 폴리실리콘막을 증착하고 이를 건식 식각 공정으로 식각하여 제 1게이트 라인(110) 측벽의 절연박막 상부에 스페이서 형태의 제 2게이트 라인(130)을 형성한다. 이때, 제 2게이트 라인(130) 형성시 주변 회로 영역(200)에도 제 2게이트 라인(130)과 수평으로 연결되면서 더 미 패턴(120) 사이의 공간을 갭필하는 게이트 패드(140)가 형성된다.
계속해서 도 3c에 도시된 바와 같이, 콘택 부위에 해당하는 제 1게이트 라인(110) 끝단에 서로 연결된 제 2게이트 라인을 선택적으로 식각하여 제 1게이트 라인(110) 끝단 부분에서 서로 분리되는 한쌍의 제 2게이트 라인(130a, 130b)을 형성한다.
그리고나서 도 3d 및 도 3e에 도시된 바와 같이, 주변 회로 영역(200)의 기판 상부에 도전 물질로서 도프트 폴리실리콘 또는 텅스텐을 증착하고 이를 건식 식각 공정으로 식각하여 제 1게이트 라인(110)의 끝단에 수직으로 연결된 제 1콘택 전극(150)을 형성한다. 이와 동시에 다수개의 더미 패턴(120)과 게이트 패드(160) 일부에 수직으로 연결되어 결국 제 2게이트 라인(130a, 130b)과 전기적으로 연결되는 제 2콘택 전극(160)을 형성한다.
이상 설명한 바와 같이, 본 발명은 기판 상부 표면에 형성된 게이트 라인의 어느 한 측벽에 절연박막을 내재하여 스페이서 형태로 형성된 또 다른 게이트 라인과, 서로 다른 선폭을 갖는 게이트 라인에 각각 수직으로 연결되는 콘택 전극을 형성함으로써 반도체 소자의 고집적화에 따라 선폭이 축소된 스페이서 형태의 게이트 라인에도 충분하게 전압을 공급할 수 있는 콘택 전극 영역을 확보할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (10)
- 다수개의 게이트 라인을 갖는 반도체 소자에 있어서,반도체 기판 상부 표면에 형성된 제 1게이트 라인과,상기 제 1게이트 라인의 측벽에 절연박막을 내재하여 형성된 스페이서 형태의 제 2게이트 라인과,상기 제 1게이트 라인에 수직으로 연결된 제 1콘택 전극과,상기 반도체 기판 상부 표면에 상기 제 1게이트 라인과 일정 간격 이격되게 형성된 더미 패턴과,상기 제 2게이트 라인과 연결되며 다수개의 더미 패턴 사이에 절연박막을 내재하여 그 사이에 갭필된 게이트 패드와,상기 더미 패턴과 상기 게이트 패드에 수직으로 연결된 제 2콘택 전극을 포함하는 반도체 소자의 게이트 라인.
- 제 1항에 있어서,상기 더미 패턴은 다수개의 패턴으로 구성된 것을 특징으로 하는 반도체 소자의 게이트 라인.
- 제 2항에 있어서,상기 더미 패턴은 원형, 정사각형, 임의의 다각형 형태를 갖는 것을 특징으 로 하는 반도체 소자의 게이트 라인.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 더미 패턴 및 상기 게이트 패드는 상기 반도체 기판의 외곽 영역에 형성되는 것을 특징으로 하는 반도체 소자의 게이트 라인.
- 제 4항에 있어서,상기 더미 패턴 및 상기 게이트 패드는 상기 외곽 영역의 소자 분리막 상부에 형성되는 것을 특징으로 하는 반도체 소자의 게이트 라인.
- 다수개의 게이트 라인을 갖는 반도체 소자의 제조 방법에 있어서,반도체 기판 상부 표면에 제 1게이트 라인을 형성하면서 상기 제 1게이트 라인과 일정 간격 이격되게 더미 패턴을 형성하는 단계와,상기 제 1게이트 라인의 측벽과 상기 더미 패턴 사이에 절연박막을 형성하는 단계와,상기 제 1게이트 라인 측벽의 절연박막 상부에 스페이서 형태의 제 2게이트 라인을 형성하면서 상기 제 2게이트 라인과 연결되게 상기 더미 패턴 사이에 갭필된 게이트 패드를 형성하는 단계와,상기 제 1게이트 라인에 수직으로 연결된 제 1콘택 전극을 형성하면서 상기 더미 패턴과 상기 게이트 패드에 수직으로 연결된 제 2콘택 전극을 형성하는 단계를 포함하는 반도체 소자의 게이트 라인 제조 방법.
- 제 6항에 있어서,상기 더미 패턴을 형성하는 단계는,상기 다수개의 패턴으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 라인 제조 방법.
- 제 7항에 있어서,상기 더미 패턴은 원형, 정사각형, 임의의 다각형 형태로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 라인 제조 방법.
- 제 6항 내지 제 8항 중 어느 한 항에 있어서,상기 더미 패턴 및 상기 게이트 패드는 상기 반도체 기판의 외곽 영역에 형성되는 것을 특징으로 하는 반도체 소자의 게이트 라인 제조 방법.
- 제 9항에 있어서,상기 더미 패턴 및 상기 게이트 패드는 상기 외곽 영역의 소자 분리막 상부에 형성되는 것을 특징으로 하는 반도체 소자의 게이트 라인 제조 방법.
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