JP2002100762A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ショートチャネル効果や寄生抵抗に起因する
電気的特性の劣化を防止する半導体装置の製造方法を提
供する。 【解決手段】 ゲート電極を形成する前にダミーゲート
電極を形成する。そのダミーゲート電極に対してエクス
テンション領域９ａ、９ｂ、側壁シリコン窒化膜１０、
ソース／ドレイン領域１１ａ、１１ｂおよびシリコン酸
化膜１３等を形成する。ダミーゲート電極を除去して、
ダミーゲート電極の直下に拡散したエクステンション領
域９ａ、９ｂの部分を除去する。その除去した部分をシ
リコン選択エピタキシャル膜１５により埋め込む。その
後、本来のゲート電極を形成する。
電気的特性の劣化を防止する半導体装置の製造方法を提
供する。 【解決手段】 ゲート電極を形成する前にダミーゲート
電極を形成する。そのダミーゲート電極に対してエクス
テンション領域９ａ、９ｂ、側壁シリコン窒化膜１０、
ソース／ドレイン領域１１ａ、１１ｂおよびシリコン酸
化膜１３等を形成する。ダミーゲート電極を除去して、
ダミーゲート電極の直下に拡散したエクステンション領
域９ａ、９ｂの部分を除去する。その除去した部分をシ
リコン選択エピタキシャル膜１５により埋め込む。その
後、本来のゲート電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、電界効果トランジスタの電気
的特性が安定する半導体装置の製造方法と、その製造方
法によって得られる半導体装置とに関するものである。
の製造方法に関し、特に、電界効果トランジスタの電気
的特性が安定する半導体装置の製造方法と、その製造方
法によって得られる半導体装置とに関するものである。
【０００２】
【従来の技術】電界効果トランジスタを備えた従来の半
導体装置の製造方法の一例について、「FUNDAMENTALS O
F MODERN VLSI DEVICES」（YUAN TAUR他著、ケンブリッ
ジ大学出版）に基づいて説明する。図４５に示すよう
に、シリコン基板１０１にたとえば、ｐ型のウェル１０
２および素子分離膜１０３を形成する。次に、シリコン
基板１０１上にパッド酸化膜１０４を形成する。次に、
ｐ型の不純物をイオン注入することによりチャネル不純
物領域１１６を形成する。その後、パッド酸化膜１０４
を除去する。
導体装置の製造方法の一例について、「FUNDAMENTALS O
F MODERN VLSI DEVICES」（YUAN TAUR他著、ケンブリッ
ジ大学出版）に基づいて説明する。図４５に示すよう
に、シリコン基板１０１にたとえば、ｐ型のウェル１０
２および素子分離膜１０３を形成する。次に、シリコン
基板１０１上にパッド酸化膜１０４を形成する。次に、
ｐ型の不純物をイオン注入することによりチャネル不純
物領域１１６を形成する。その後、パッド酸化膜１０４
を除去する。
【０００３】次に、シリコン基板１０１上にシリコン酸
化膜を介在させてポリシリコン膜（図示せず）を形成す
る。そのポリシリコン膜上に所定のフォトレジストパタ
ーン（図示せず）を形成する。そのフォトレジストパタ
ーンをマスクとして、ポリシリコン膜およびシリコン酸
化膜に異方性エッチングを施すことにより、図４６に示
すように、ゲート絶縁膜１１７およびゲート電極１１８
を形成する。そのゲート電極１１８をマスクとして、ｎ
型の不純物をイオン注入することにより、１対のエクス
テンション領域１０９ａ、１０９ｂを形成する。
化膜を介在させてポリシリコン膜（図示せず）を形成す
る。そのポリシリコン膜上に所定のフォトレジストパタ
ーン（図示せず）を形成する。そのフォトレジストパタ
ーンをマスクとして、ポリシリコン膜およびシリコン酸
化膜に異方性エッチングを施すことにより、図４６に示
すように、ゲート絶縁膜１１７およびゲート電極１１８
を形成する。そのゲート電極１１８をマスクとして、ｎ
型の不純物をイオン注入することにより、１対のエクス
テンション領域１０９ａ、１０９ｂを形成する。
【０００４】次に、ゲート電極１１８を覆うように、シ
リコン基板１０１上にシリコン酸化膜（図示せず）を形
成する。そのシリコン酸化膜の全面に異方性エッチング
を施すことにより、図４７に示すように、ゲート電極１
１８の両側面上にそれぞれ側壁シリコン酸化膜１１０を
形成する。
リコン基板１０１上にシリコン酸化膜（図示せず）を形
成する。そのシリコン酸化膜の全面に異方性エッチング
を施すことにより、図４７に示すように、ゲート電極１
１８の両側面上にそれぞれ側壁シリコン酸化膜１１０を
形成する。
【０００５】次に、図４８に示すように、ゲート電極１
１８および側壁シリコン酸化膜１１０をマスクとしてｎ
型の不純物をイオン注入することにより、１対のソース
／ドレイン領域１１１ａ、１１１ｂを形成する。
１８および側壁シリコン酸化膜１１０をマスクとしてｎ
型の不純物をイオン注入することにより、１対のソース
／ドレイン領域１１１ａ、１１１ｂを形成する。
【０００６】次に、図４９に示すように、露出している
１対のソース／ドレイン領域１１１ａ、１１１ｂおよび
ゲート電極１１８の表面に自己整合的にコバルトシリサ
イド膜１１２ａ、１１２ｂ、１１２ｃを形成する。その
後、図５０に示すように、シリコン基板１０１上にシリ
コン酸化膜１１３を形成する。
１対のソース／ドレイン領域１１１ａ、１１１ｂおよび
ゲート電極１１８の表面に自己整合的にコバルトシリサ
イド膜１１２ａ、１１２ｂ、１１２ｃを形成する。その
後、図５０に示すように、シリコン基板１０１上にシリ
コン酸化膜１１３を形成する。
【０００７】このようにして、図５１および図５２に示
すように、素子分離膜１０３によって区切られた素子形
成領域に、ゲート電極１１８、エクステンション領域１
０９ａ、１０９ｂおよびソース／ドレイン領域１１１
ａ、１１１ｂを含む電界効果トランジスタが形成され
る。なお、図５１はゲート長方向の断面構造を示し、図
５２はゲート幅方向の断面構造を示す。
すように、素子分離膜１０３によって区切られた素子形
成領域に、ゲート電極１１８、エクステンション領域１
０９ａ、１０９ｂおよびソース／ドレイン領域１１１
ａ、１１１ｂを含む電界効果トランジスタが形成され
る。なお、図５１はゲート長方向の断面構造を示し、図
５２はゲート幅方向の断面構造を示す。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法では、以下に示す課題があった。
半導体装置の製造方法では、以下に示す課題があった。
【０００９】まず、第１の課題として、エクステンショ
ン領域１０９ａ、１０９ｂの不純物のゲート電極１１８
直下の領域への回り込みに伴う課題について説明する。
１対のエクステンション領域１０９ａ、１０９ｂは、図
４６に示すように、ゲート電極１１８をマスクとしてシ
リコン基板１０１の表面に形成される。このとき、不純
物としてのイオンがゲート電極１１８の下方の領域に回
り込んで注入されることがある。
ン領域１０９ａ、１０９ｂの不純物のゲート電極１１８
直下の領域への回り込みに伴う課題について説明する。
１対のエクステンション領域１０９ａ、１０９ｂは、図
４６に示すように、ゲート電極１１８をマスクとしてシ
リコン基板１０１の表面に形成される。このとき、不純
物としてのイオンがゲート電極１１８の下方の領域に回
り込んで注入されることがある。
【００１０】また、図５３および図５４に示すように、
エクステンション領域１０９ａ、１０９ｂを形成した後
のプロセスにおける熱処理によって、エクステンション
領域１０９ａ、１０９ｂの不純物がゲート電極１１８の
下方の領域にまで拡散して、エクステンション領域１０
９ａ、１０９ｂはそれぞれゲート電極１１８の下方の領
域にまで広がることになる。
エクステンション領域１０９ａ、１０９ｂを形成した後
のプロセスにおける熱処理によって、エクステンション
領域１０９ａ、１０９ｂの不純物がゲート電極１１８の
下方の領域にまで拡散して、エクステンション領域１０
９ａ、１０９ｂはそれぞれゲート電極１１８の下方の領
域にまで広がることになる。
【００１１】ゲート電極１１８直下の領域にまでエクス
テンション領域１０９ａ、１０９ｂ回り込む（拡散す
る）ことで、電界効果トランジスタにおける実効的なゲ
ート長ａはより短くなる。半導体装置の微細化に伴って
ゲート長が約１００ｎｍ以下の値になると、１０ｎｍ程
度のエクステンション領域１０９ａ、１０９ｂの回り込
みが問題となり、ショートチャネル効果により、たとえ
ばサブスレショルド電流の増大など、電界効果トランジ
スタにおける電気的な特性が劣化することになる。
テンション領域１０９ａ、１０９ｂ回り込む（拡散す
る）ことで、電界効果トランジスタにおける実効的なゲ
ート長ａはより短くなる。半導体装置の微細化に伴って
ゲート長が約１００ｎｍ以下の値になると、１０ｎｍ程
度のエクステンション領域１０９ａ、１０９ｂの回り込
みが問題となり、ショートチャネル効果により、たとえ
ばサブスレショルド電流の増大など、電界効果トランジ
スタにおける電気的な特性が劣化することになる。
【００１２】また、図５３および図５４に示すように、
エクステンション領域１０９ａ、１０９ｂのうち、ゲー
ト電極１１８の直下の領域に形成された比較的不純物濃
度の低い領域では、この部分における抵抗が側壁絶縁膜
の直下に位置するエクステンション領域１０９ａ、１０
９ｂの部分における抵抗よりも高くなる。
エクステンション領域１０９ａ、１０９ｂのうち、ゲー
ト電極１１８の直下の領域に形成された比較的不純物濃
度の低い領域では、この部分における抵抗が側壁絶縁膜
の直下に位置するエクステンション領域１０９ａ、１０
９ｂの部分における抵抗よりも高くなる。
【００１３】このため、電界効果トランジスタとして
は、図５５に示すように、ソースとドレインとにそれぞ
れ抵抗Ｒが直列に接続された電界効果トランジスタと等
価になる。そのため、電流が流れにくくなって、たとえ
ば動作速度が遅くなるなどの問題が生じた。
は、図５５に示すように、ソースとドレインとにそれぞ
れ抵抗Ｒが直列に接続された電界効果トランジスタと等
価になる。そのため、電流が流れにくくなって、たとえ
ば動作速度が遅くなるなどの問題が生じた。
【００１４】次に、第２の課題として、チャネル不純物
領域１１６表面における不純物濃度の高濃度化に伴う課
題について説明する。電界効果トランジスタの微細化に
対応するために、チャネル不純物領域１１６の不純物濃
度を高くする必要がある。チャネル不純物領域１１６
は、図４５に示す工程において形成され、その後のプロ
セスにおける熱処理によって、チャネル不純物領域１１
６の不純物が拡散することになる。
領域１１６表面における不純物濃度の高濃度化に伴う課
題について説明する。電界効果トランジスタの微細化に
対応するために、チャネル不純物領域１１６の不純物濃
度を高くする必要がある。チャネル不純物領域１１６
は、図４５に示す工程において形成され、その後のプロ
セスにおける熱処理によって、チャネル不純物領域１１
６の不純物が拡散することになる。
【００１５】特に、シリコン基板１０１の表面に向かっ
て拡散する不純物によって、図５６のＡに示すように、
チャネル不純物領域１１６の表面濃度はより高くなる。
チャネル不純物領域１１６の表面濃度が高くなると、電
界効果トランジスタにおけるしきい値電圧が上昇するこ
とになる。
て拡散する不純物によって、図５６のＡに示すように、
チャネル不純物領域１１６の表面濃度はより高くなる。
チャネル不純物領域１１６の表面濃度が高くなると、電
界効果トランジスタにおけるしきい値電圧が上昇するこ
とになる。
【００１６】一方、半導体装置における電源電圧は、た
とえば、５Ｖから３．３Ｖのように低電圧化が図られて
いる。このような電源電圧の低電圧化に対応するために
は、電界効果トランジスタのしきい値電圧は低い方が望
ましい。このため、電界効果トランジスタにおけるしき
い値電圧の上昇は、かかる要求にそぐわないものとなっ
た。
とえば、５Ｖから３．３Ｖのように低電圧化が図られて
いる。このような電源電圧の低電圧化に対応するために
は、電界効果トランジスタのしきい値電圧は低い方が望
ましい。このため、電界効果トランジスタにおけるしき
い値電圧の上昇は、かかる要求にそぐわないものとなっ
た。
【００１７】次に、第３の課題として、素子分離膜１０
３の端部における電界集中に伴う課題について説明す
る。半導体装置の微細化に対応するため、電界効果トラ
ンジスタを電気的に他の電界効果トランジスタと分離す
るための素子分離膜１０３としては、トレンチ分離方式
が適用される。トレンチ分離方式の素子分離膜１０３で
は、図５７のＢに示すように、素子分離膜１３近傍のゲ
ート電極１１８の電界は他の部分における電界よりも集
中する。電界が集中することで、素子分離膜１０３の近
傍にしきい値電圧のより低い寄生トランジスタが形成さ
れることになる。
３の端部における電界集中に伴う課題について説明す
る。半導体装置の微細化に対応するため、電界効果トラ
ンジスタを電気的に他の電界効果トランジスタと分離す
るための素子分離膜１０３としては、トレンチ分離方式
が適用される。トレンチ分離方式の素子分離膜１０３で
は、図５７のＢに示すように、素子分離膜１３近傍のゲ
ート電極１１８の電界は他の部分における電界よりも集
中する。電界が集中することで、素子分離膜１０３の近
傍にしきい値電圧のより低い寄生トランジスタが形成さ
れることになる。
【００１８】つまり、電界効果トランジスタとしては、
図５８に示すように、本来のトランジスタＴ１と寄生ト
ランジスタＴ２とが並列に接続されたトランジスタと等
価になる。そのため、この寄生トランジスタＴ２によっ
て、より低いゲート電圧で電流が流れてしまい、余分な
リーク電流が生じることになった。
図５８に示すように、本来のトランジスタＴ１と寄生ト
ランジスタＴ２とが並列に接続されたトランジスタと等
価になる。そのため、この寄生トランジスタＴ２によっ
て、より低いゲート電圧で電流が流れてしまい、余分な
リーク電流が生じることになった。
【００１９】本発明は、上記問題点を解消する半導体装
置の製造方法を提供することを１つの目的とし、そのよ
うな製造方法によって得られる半導体装置を提供するこ
とを他の目的とする。
置の製造方法を提供することを１つの目的とし、そのよ
うな製造方法によって得られる半導体装置を提供するこ
とを他の目的とする。
【００２０】
【課題を解決するための手段】本発明の１つの局面にお
ける半導体装置の製造方法は、チャネル領域となる領域
を挟んで半導体基板の表面に第１導電型の１対の不純物
領域を形成する不純物領域形成工程と、チャネル領域と
なる領域上にゲート電極を形成する電極形成工程と含む
半導体装置の製造方法であって、除去工程と埋め込み工
程とを備えている。除去工程は、ゲート電極直下のチャ
ネル領域となる領域の表面とその近傍部分およびゲート
電極の直下に拡散する不純物領域の部分を除去する。埋
め込み工程は、除去されたチャネル領域となる領域の表
面とその近傍部分および不純物領域の部分を所定の膜で
埋め込む。
ける半導体装置の製造方法は、チャネル領域となる領域
を挟んで半導体基板の表面に第１導電型の１対の不純物
領域を形成する不純物領域形成工程と、チャネル領域と
なる領域上にゲート電極を形成する電極形成工程と含む
半導体装置の製造方法であって、除去工程と埋め込み工
程とを備えている。除去工程は、ゲート電極直下のチャ
ネル領域となる領域の表面とその近傍部分およびゲート
電極の直下に拡散する不純物領域の部分を除去する。埋
め込み工程は、除去されたチャネル領域となる領域の表
面とその近傍部分および不純物領域の部分を所定の膜で
埋め込む。
【００２１】この半導体装置の製造方法によれば、ゲー
ト電極直下のチャネル領域となる領域の表面とその近傍
部分およびゲート電極の直下に拡散する不純物領域の部
分が除去され、その除去された部分が所定の膜で埋め込
まれることで、ゲート電極直下の領域の不純物の濃度分
布を制御することができる。その結果、１対の不純物領
域およびゲート電極を含む電界効果トランジスタにおけ
るしきい値電圧を制御することができて電気的特性に優
れた半導体装置が得られる。
ト電極直下のチャネル領域となる領域の表面とその近傍
部分およびゲート電極の直下に拡散する不純物領域の部
分が除去され、その除去された部分が所定の膜で埋め込
まれることで、ゲート電極直下の領域の不純物の濃度分
布を制御することができる。その結果、１対の不純物領
域およびゲート電極を含む電界効果トランジスタにおけ
るしきい値電圧を制御することができて電気的特性に優
れた半導体装置が得られる。
【００２２】好ましくは、不純物領域形成工程は、チャ
ネル領域となる領域上にダミー電極を形成する工程と、
ダミー電極をマスクとして、半導体基板の表面に第１導
電型の不純物を導入する工程とを含み、不純物領域形成
工程と除去工程との間に、ダミー電極を除去する工程を
含み、埋め込み工程は、所定の膜として、少なくとも第
１のシリコンエピタキシャル成長層を形成する工程を含
み、電極形成工程は、埋め込み工程の後にダミー電極が
除去された領域上にゲート電極を形成する工程を含んで
いる。
ネル領域となる領域上にダミー電極を形成する工程と、
ダミー電極をマスクとして、半導体基板の表面に第１導
電型の不純物を導入する工程とを含み、不純物領域形成
工程と除去工程との間に、ダミー電極を除去する工程を
含み、埋め込み工程は、所定の膜として、少なくとも第
１のシリコンエピタキシャル成長層を形成する工程を含
み、電極形成工程は、埋め込み工程の後にダミー電極が
除去された領域上にゲート電極を形成する工程を含んで
いる。
【００２３】この場合には、本来のゲート電極を形成す
る前に、熱処理に伴ってゲート電極直下の領域に拡散す
る不純物領域の部分が、ダミー電極の直下の領域に形成
される。そして、その拡散した不純物領域の部分を除去
し第１のシリコンエピタキシャル成長層で埋め込んだ後
に本来のゲート電極が形成される。これにより、電界効
果トランジスタにおける実効的なゲート長が短くなるの
を防止することができるとともに、寄生抵抗をなくすこ
とができる。
る前に、熱処理に伴ってゲート電極直下の領域に拡散す
る不純物領域の部分が、ダミー電極の直下の領域に形成
される。そして、その拡散した不純物領域の部分を除去
し第１のシリコンエピタキシャル成長層で埋め込んだ後
に本来のゲート電極が形成される。これにより、電界効
果トランジスタにおける実効的なゲート長が短くなるの
を防止することができるとともに、寄生抵抗をなくすこ
とができる。
【００２４】また好ましくは、埋め込み工程は、第１の
シリコンエピタキシャル成長層の表面およびその近傍の
部分を除去する工程と、除去された第１のシリコンエピ
タキシャル成長層の部分を埋め込むようにさらに第２の
シリコンエピタキシャル成長層を形成する工程とを含ん
でいる。
シリコンエピタキシャル成長層の表面およびその近傍の
部分を除去する工程と、除去された第１のシリコンエピ
タキシャル成長層の部分を埋め込むようにさらに第２の
シリコンエピタキシャル成長層を形成する工程とを含ん
でいる。
【００２５】この場合には、ゲート電極直下に位置する
第２のシリコンエピタキシャル成長層により、チャネル
が形成される領域の不純物濃度をより精密に制御するこ
とができ、たとえば第２のシリコンエピタキシャル成長
層の不純物濃度を第１のシリコンエピタキシャル成長の
不純物濃度よりも低くすることで、電界効果トランジス
タのしきい値電圧の低電圧を図ることができる。
第２のシリコンエピタキシャル成長層により、チャネル
が形成される領域の不純物濃度をより精密に制御するこ
とができ、たとえば第２のシリコンエピタキシャル成長
層の不純物濃度を第１のシリコンエピタキシャル成長の
不純物濃度よりも低くすることで、電界効果トランジス
タのしきい値電圧の低電圧を図ることができる。
【００２６】好ましくは、不純物領域形成工程の前に、
チャネル領域となる領域を形成するための、第２導電型
の不純物を前記半導体基板の表面に導入する工程を備え
ている。
チャネル領域となる領域を形成するための、第２導電型
の不純物を前記半導体基板の表面に導入する工程を備え
ている。
【００２７】この場合には、電界効果トランジスタにお
けるショートチャネル効果を抑制するための第２導電型
の不純物が拡散することで不純物濃度がより高くなった
チャネル領域となる領域の表面およびその近傍部分が除
去され、その除去された部分が第１のシリコンエピタキ
シャル成長層で埋め込まれることで、ゲート電極直下の
領域の不純物濃度を制御することができて、電界効果ト
ランジスタのしきい値電圧を制御することができる。
けるショートチャネル効果を抑制するための第２導電型
の不純物が拡散することで不純物濃度がより高くなった
チャネル領域となる領域の表面およびその近傍部分が除
去され、その除去された部分が第１のシリコンエピタキ
シャル成長層で埋め込まれることで、ゲート電極直下の
領域の不純物濃度を制御することができて、電界効果ト
ランジスタのしきい値電圧を制御することができる。
【００２８】また好ましくは、埋め込み工程は、第１の
シリコンエピタキシャル成長層の不純物濃度をチャネル
領域となる領域の不純物濃度よりも低い第２導電型の不
純物濃度とする工程を含み、除去工程は、ゲート電極が
延びる方向に沿って側部が順テーパ状となる溝部を形成
する工程を含んでいる。
シリコンエピタキシャル成長層の不純物濃度をチャネル
領域となる領域の不純物濃度よりも低い第２導電型の不
純物濃度とする工程を含み、除去工程は、ゲート電極が
延びる方向に沿って側部が順テーパ状となる溝部を形成
する工程を含んでいる。
【００２９】この場合には、順テーパ状の溝を形成する
ことで、不純物領域の直下には比較的不純物濃度の高い
チャネル領域となる領域が残る。これにより、電界効果
トランジスタのショートチャネル効果を抑制することが
できる。
ことで、不純物領域の直下には比較的不純物濃度の高い
チャネル領域となる領域が残る。これにより、電界効果
トランジスタのショートチャネル効果を抑制することが
できる。
【００３０】さらに好ましくは、１対の不純物領域およ
びチャネル領域を区画するための分離領域を形成する工
程を備え、除去工程は、チャネル領域となる領域と分離
領域とが接する部分からチャネル領域となる領域に向か
って側部が順テーパ状になる溝部を形成する工程を含ん
でいる。
びチャネル領域を区画するための分離領域を形成する工
程を備え、除去工程は、チャネル領域となる領域と分離
領域とが接する部分からチャネル領域となる領域に向か
って側部が順テーパ状になる溝部を形成する工程を含ん
でいる。
【００３１】この場合には、ゲート電極直下の領域の分
離領域の近傍に比較的不純物濃度の高いチャネル領域と
なる領域が残る。これにより、分離領域近傍の電界集中
に伴ってしきい値電圧のより低い寄生トランジスタが形
成されるのを抑制して、リーク電流の低減を図ることが
できる。
離領域の近傍に比較的不純物濃度の高いチャネル領域と
なる領域が残る。これにより、分離領域近傍の電界集中
に伴ってしきい値電圧のより低い寄生トランジスタが形
成されるのを抑制して、リーク電流の低減を図ることが
できる。
【００３２】好ましくは、埋め込み工程は、第１のシリ
コンエピタキシャル成長層を形成する前に、所定の膜と
して、たとえばＩＶ族元素などのシリコン以外の他の元
素を含むシリコンエピタキシャル成長層を形成する工程
を含んでいる。
コンエピタキシャル成長層を形成する前に、所定の膜と
して、たとえばＩＶ族元素などのシリコン以外の他の元
素を含むシリコンエピタキシャル成長層を形成する工程
を含んでいる。
【００３３】この場合には、シリコン以外の他の元素を
含むシリコンエピタキシャル成長層により、第１のエピ
タキシャル成長層に歪みが生じる。これにより、第１の
エピタキシャル成長層におけるキャリアの移動度が向上
して、たとえば電界効果トランジスタの動作速度が向上
する。
含むシリコンエピタキシャル成長層により、第１のエピ
タキシャル成長層に歪みが生じる。これにより、第１の
エピタキシャル成長層におけるキャリアの移動度が向上
して、たとえば電界効果トランジスタの動作速度が向上
する。
【００３４】具体的には、除去工程は側面と底面とを有
する溝部を形成する工程を含み、埋め込み工程は、少な
くとも溝部の底面上にシリコン以外の他の元素を含むシ
リコンエピタキシャル成長層を形成する工程を含んでい
ることが好ましい。
する溝部を形成する工程を含み、埋め込み工程は、少な
くとも溝部の底面上にシリコン以外の他の元素を含むシ
リコンエピタキシャル成長層を形成する工程を含んでい
ることが好ましい。
【００３５】さらに埋め込み工程は、溝部の底面上にの
みシリコン以外の他の元素を含むシリコンエピタキシャ
ル成長層を形成する工程を含んでいることが好ましい。
みシリコン以外の他の元素を含むシリコンエピタキシャ
ル成長層を形成する工程を含んでいることが好ましい。
【００３６】この場合には、第１のエピタキシャルシリ
コン成長層に均一に歪みを与えることができる。
コン成長層に均一に歪みを与えることができる。
【００３７】本発明の他の局面における半導体装置は、
所定導電型の１対の不純物領域と、ゲート電極とシリコ
ン膜およびシリコン以外の他の元素を含むシリコン膜と
を備えている。所定導電型の１対の不純物領域は、シリ
コン基板の表面に間隔を隔てて形成されている。ゲート
電極は、１対の不純物領域によって挟まれた領域の半導
体基板の表面上にゲート絶縁膜を介在させて形成されて
いる。シリコン膜およびシリコン以外の他の元素を含む
シリコン膜は、ゲート電極の直下の１対の不純物領域に
よって挟まれた領域にのみ形成され、シリコン膜はゲー
ト電極の直下に位置し、シリコン以外の他の元素を含む
シリコン膜はそのシリコン膜の下に位置しシリコン膜に
歪みを与える。
所定導電型の１対の不純物領域と、ゲート電極とシリコ
ン膜およびシリコン以外の他の元素を含むシリコン膜と
を備えている。所定導電型の１対の不純物領域は、シリ
コン基板の表面に間隔を隔てて形成されている。ゲート
電極は、１対の不純物領域によって挟まれた領域の半導
体基板の表面上にゲート絶縁膜を介在させて形成されて
いる。シリコン膜およびシリコン以外の他の元素を含む
シリコン膜は、ゲート電極の直下の１対の不純物領域に
よって挟まれた領域にのみ形成され、シリコン膜はゲー
ト電極の直下に位置し、シリコン以外の他の元素を含む
シリコン膜はそのシリコン膜の下に位置しシリコン膜に
歪みを与える。
【００３８】この構造によれば、シリコン以外の他の元
素を含むシリコン膜により、シリコン膜に歪みが生じ
る。これにより、シリコン膜におけるキャリアの移動度
が向上して、１対の不純物領域とゲート電極とを含む電
界効果トランジスタの動作速度等が向上する。
素を含むシリコン膜により、シリコン膜に歪みが生じ
る。これにより、シリコン膜におけるキャリアの移動度
が向上して、１対の不純物領域とゲート電極とを含む電
界効果トランジスタの動作速度等が向上する。
【００３９】そのシリコン膜に歪みを与えることのでき
るシリコン以外の他の元素としては、具体的には、ＩＶ
族元素、または、シリコンと格子定数が異なる元素であ
ることが好ましい。このような元素は、シリコンの結晶
中に容易に添加することができる。
るシリコン以外の他の元素としては、具体的には、ＩＶ
族元素、または、シリコンと格子定数が異なる元素であ
ることが好ましい。このような元素は、シリコンの結晶
中に容易に添加することができる。
【００４０】好ましくは、シリコン膜はゲート電極の直
下の１対の不純物領域によって挟まれた領域の表面の全
面に位置する。
下の１対の不純物領域によって挟まれた領域の表面の全
面に位置する。
【００４１】この場合には、キャリアが移動するシリコ
ン膜に均一に歪みを与えることができる。
ン膜に均一に歪みを与えることができる。
【００４２】
【発明の実施の形態】実施の形態１ 本発明の実施の形態１に係る電界効果トランジスタを備
えた半導体装置の製造方法について説明する。まず、図
１に示すように、トレンチ分離法によりシリコン基板１
に素子分離膜３を形成する。次に、シリコン基板１上に
パッド酸化膜４を形成する。次に、パッド酸化膜４を介
してシリコン基板１に、たとえば、ボロンまたはＢＦ2
などのｐ型不純物を、注入エネルギ１００ＫｅＶ〜５Ｍ
ｅＶ、ドーズ量１×１０12〜５×１０13／ｃｍ2にて注
入することにより、ｐ型のウェル２を形成する。その
後、パッド酸化膜４を除去する。
えた半導体装置の製造方法について説明する。まず、図
１に示すように、トレンチ分離法によりシリコン基板１
に素子分離膜３を形成する。次に、シリコン基板１上に
パッド酸化膜４を形成する。次に、パッド酸化膜４を介
してシリコン基板１に、たとえば、ボロンまたはＢＦ2
などのｐ型不純物を、注入エネルギ１００ＫｅＶ〜５Ｍ
ｅＶ、ドーズ量１×１０12〜５×１０13／ｃｍ2にて注
入することにより、ｐ型のウェル２を形成する。その
後、パッド酸化膜４を除去する。
【００４３】次に、シリコン基板１上にシリコン酸化膜
（図示せず）を形成する。そのシリコン酸化膜上にポリ
シリコン膜（図示せず）を形成する。そのポリシリコン
膜上にシリコン酸化膜（図示せず）を形成する。そのシ
リコン酸化膜上にフォトレジストパターン（図示せず）
を形成する。
（図示せず）を形成する。そのシリコン酸化膜上にポリ
シリコン膜（図示せず）を形成する。そのポリシリコン
膜上にシリコン酸化膜（図示せず）を形成する。そのシ
リコン酸化膜上にフォトレジストパターン（図示せず）
を形成する。
【００４４】そのフォトレジストパターンをマスクとし
て、シリコン酸化膜、ポリシリコン膜およびシリコン酸
化膜に異方性エッチングを施すことにより、図２に示す
ように、シリコン基板１上にシリコン酸化膜５を介在さ
せて、ポリシリコン膜６およびシリコン酸化膜７を含む
ダミーゲート電極８を形成する。
て、シリコン酸化膜、ポリシリコン膜およびシリコン酸
化膜に異方性エッチングを施すことにより、図２に示す
ように、シリコン基板１上にシリコン酸化膜５を介在さ
せて、ポリシリコン膜６およびシリコン酸化膜７を含む
ダミーゲート電極８を形成する。
【００４５】次に、ダミーゲート電極８をマスクとし
て、たとえばヒ素またはリンなどのｎ型不純物を、注入
エネルギ０．１ＫｅＶ〜２０ＫｅＶ、ドーズ量１×１０
13〜１×１０15／ｃｍ2にてシリコン基板１に注入する
ことにより、１対のエクステンション領域９ａ、９ｂを
形成する。
て、たとえばヒ素またはリンなどのｎ型不純物を、注入
エネルギ０．１ＫｅＶ〜２０ＫｅＶ、ドーズ量１×１０
13〜１×１０15／ｃｍ2にてシリコン基板１に注入する
ことにより、１対のエクステンション領域９ａ、９ｂを
形成する。
【００４６】次に、ダミーゲート電極８を覆うように、
シリコン基板１上にシリコン窒化膜（図示せず）を形成
する。そのシリコン窒化膜の全面に異方性エッチングを
施すことにより、図３に示すように、ダミーゲート電極
８の両側面上に側壁シリコン窒化膜１０を形成する。
シリコン基板１上にシリコン窒化膜（図示せず）を形成
する。そのシリコン窒化膜の全面に異方性エッチングを
施すことにより、図３に示すように、ダミーゲート電極
８の両側面上に側壁シリコン窒化膜１０を形成する。
【００４７】次に、図４に示すように、ダミーゲート電
極８および側壁シリコン窒化膜１０をマスクとして、た
とえばヒ素またはリンなどのｎ型不純物を、注入エネル
ギ０．５ＫｅＶ〜５００ＫｅＶ、ドーズ量５×１０14〜
５×１０15／ｃｍ2にてシリコン基板１に注入すること
により、１対のソース／ドレイン領域１１ａ、１１ｂを
形成する。
極８および側壁シリコン窒化膜１０をマスクとして、た
とえばヒ素またはリンなどのｎ型不純物を、注入エネル
ギ０．５ＫｅＶ〜５００ＫｅＶ、ドーズ量５×１０14〜
５×１０15／ｃｍ2にてシリコン基板１に注入すること
により、１対のソース／ドレイン領域１１ａ、１１ｂを
形成する。
【００４８】その１対のソース／ドレイン領域１１ａ、
１１ｂ、側壁シリコン窒化膜１０およびダミーゲート電
極８を覆うように、たとえばスパッタ法によりコバルト
膜（図示せず）を形成する。次に、図５に示すように、
そのコバルト膜に、窒素雰囲気またはアルゴン雰囲気に
おいて温度５００℃〜１０００℃のもとで熱処理を施す
ことにより、コバルト膜とシリコン基板中のシリコンと
を反応させて、ソース／ドレイン領域１１ａ、１１ｂの
表面に自己整合的にコバルトシリサイド膜１２ａ、１２
ｂをそれぞれ形成する。その後、未反応のコバルト膜を
除去する。
１１ｂ、側壁シリコン窒化膜１０およびダミーゲート電
極８を覆うように、たとえばスパッタ法によりコバルト
膜（図示せず）を形成する。次に、図５に示すように、
そのコバルト膜に、窒素雰囲気またはアルゴン雰囲気に
おいて温度５００℃〜１０００℃のもとで熱処理を施す
ことにより、コバルト膜とシリコン基板中のシリコンと
を反応させて、ソース／ドレイン領域１１ａ、１１ｂの
表面に自己整合的にコバルトシリサイド膜１２ａ、１２
ｂをそれぞれ形成する。その後、未反応のコバルト膜を
除去する。
【００４９】次に、コバルトシリサイド膜１２ａ、１２
ｂ、側壁シリコン窒化膜１０およびダミーゲート電極８
を覆うように、たとえばＣＶＤ法により、シリコン酸化
膜（図示せず）を形成する。そのシリコン酸化膜に、た
とえば化学的機械研磨処理または全面エッチバック処理
を施すことにより、図６に示すように、シリコン酸化膜
１３の表面を平坦化するとともに、シリコン酸化膜７の
表面を露出させる。
ｂ、側壁シリコン窒化膜１０およびダミーゲート電極８
を覆うように、たとえばＣＶＤ法により、シリコン酸化
膜（図示せず）を形成する。そのシリコン酸化膜に、た
とえば化学的機械研磨処理または全面エッチバック処理
を施すことにより、図６に示すように、シリコン酸化膜
１３の表面を平坦化するとともに、シリコン酸化膜７の
表面を露出させる。
【００５０】ところで、図２に示す工程においてエクス
テンション領域９ａ、９ｂを形成してからこの工程まで
の間に、たとえばシリコン酸化膜１３やシリコン窒化膜
１０を形成する際には所定温度の雰囲気にシリコン基板
１が晒されたり、ソース／ドレイン領域１１ａ、１１ｂ
に注入された不純物を活性化させるための熱処理などが
シリコン基板１に施されることになる。
テンション領域９ａ、９ｂを形成してからこの工程まで
の間に、たとえばシリコン酸化膜１３やシリコン窒化膜
１０を形成する際には所定温度の雰囲気にシリコン基板
１が晒されたり、ソース／ドレイン領域１１ａ、１１ｂ
に注入された不純物を活性化させるための熱処理などが
シリコン基板１に施されることになる。
【００５１】このため、そのような熱によって拡散する
エクステンション領域９ａ、９ｂの不純物のうち、シリ
コン基板１の表面に沿って拡散する不純物がダミーゲー
ト電極８直下の領域に達して、ダミーゲート電極８直下
の領域には比較的不純物濃度の低いエクステンション領
域１１ａ、１１ｂの部分が形成されていることになる
（図５４を参照）。
エクステンション領域９ａ、９ｂの不純物のうち、シリ
コン基板１の表面に沿って拡散する不純物がダミーゲー
ト電極８直下の領域に達して、ダミーゲート電極８直下
の領域には比較的不純物濃度の低いエクステンション領
域１１ａ、１１ｂの部分が形成されていることになる
（図５４を参照）。
【００５２】次に、図７に示すように、実質的に側壁シ
リコン窒化膜１０を残して、シリコン酸化膜７およびポ
リシリコン膜６を除去してシリコン酸化膜５の表面を露
出する。具体的には、たとえば、フッ酸（ＨＦ）による
ウエットエッチングにより、シリコン酸化膜７を除去し
てポリシリコン膜６の表面を露出する。このとき、シリ
コン酸化膜１３の表面もエッチングされる。
リコン窒化膜１０を残して、シリコン酸化膜７およびポ
リシリコン膜６を除去してシリコン酸化膜５の表面を露
出する。具体的には、たとえば、フッ酸（ＨＦ）による
ウエットエッチングにより、シリコン酸化膜７を除去し
てポリシリコン膜６の表面を露出する。このとき、シリ
コン酸化膜１３の表面もエッチングされる。
【００５３】なお、ウエットエッチングの他に、四弗化
炭素（ＣＦ4）、アルゴン（Ａｒ）および酸素（Ｏ2）を
含む雰囲気中にてドライエッチングを施すことによって
シリコン酸化膜７を除去してもよい。
炭素（ＣＦ4）、アルゴン（Ａｒ）および酸素（Ｏ2）を
含む雰囲気中にてドライエッチングを施すことによって
シリコン酸化膜７を除去してもよい。
【００５４】次に、たとえばフッ酸と硝酸（ＨＮＯ3）
とを含むエッチング液によりポリシリコン膜６を除去し
てシリコン酸化膜５の表面を露出する。なお、フッ酸と
硝酸の他に、水酸化アンモニウム（ＮＨ4ＯＨ）、過酸
化水素水（Ｈ2Ｏ2）および水（Ｈ2Ｏ）を含むエッチン
グ液や、フッ酸を用いてポリシリコン膜６を除去しても
よい。
とを含むエッチング液によりポリシリコン膜６を除去し
てシリコン酸化膜５の表面を露出する。なお、フッ酸と
硝酸の他に、水酸化アンモニウム（ＮＨ4ＯＨ）、過酸
化水素水（Ｈ2Ｏ2）および水（Ｈ2Ｏ）を含むエッチン
グ液や、フッ酸を用いてポリシリコン膜６を除去しても
よい。
【００５５】次に、図８に示すように、たとえばフッ酸
により、露出したシリコン酸化膜５を除去する。シリコ
ン酸化膜５を除去することで、チャネル領域となる領域
の表面とダミーゲート電極８の直下に拡散するエクステ
ンション領域の部分の表面（いずれもシリコン基板１の
表面）とが露出する。
により、露出したシリコン酸化膜５を除去する。シリコ
ン酸化膜５を除去することで、チャネル領域となる領域
の表面とダミーゲート電極８の直下に拡散するエクステ
ンション領域の部分の表面（いずれもシリコン基板１の
表面）とが露出する。
【００５６】次に、図９に示すように、露出したシリコ
ン基板１の表面にエッチングを施すことにより溝１４を
形成して、ダミーゲート電極８の直下に拡散するエクス
テンション領域の部分を除去する。溝１４はこのエクス
テンション領域の部分の深さよりも深い溝であればよ
く、深くても〜１００ｎｍ程度あればよい。
ン基板１の表面にエッチングを施すことにより溝１４を
形成して、ダミーゲート電極８の直下に拡散するエクス
テンション領域の部分を除去する。溝１４はこのエクス
テンション領域の部分の深さよりも深い溝であればよ
く、深くても〜１００ｎｍ程度あればよい。
【００５７】なお、エッチングの条件は、上述したポリ
シリコン膜を除去するための条件を用いることが望まし
い。
シリコン膜を除去するための条件を用いることが望まし
い。
【００５８】次に、図１０に示すように、シリコン酸化
膜１３および側壁シリコン窒化膜１０に対して選択的に
溝１４内にシリコン選択エピタキシャル膜１５を形成す
る。具体的には、たとえば、超高真空、シリコン基板１
温度４００〜９００℃、ジシラン（Ｓｉ2Ｈ6）流量１〜
１０ｓｃｃｍ、塩素（Ｃｌ2）流量１〜１０ｓｃｃｍの
もとで化学気相成長法により、シリコン選択エピタキシ
ャル膜１５を形成する。このシリコン選択エピタキシャ
ル膜１５にチャネルが形成されることになる。
膜１３および側壁シリコン窒化膜１０に対して選択的に
溝１４内にシリコン選択エピタキシャル膜１５を形成す
る。具体的には、たとえば、超高真空、シリコン基板１
温度４００〜９００℃、ジシラン（Ｓｉ2Ｈ6）流量１〜
１０ｓｃｃｍ、塩素（Ｃｌ2）流量１〜１０ｓｃｃｍの
もとで化学気相成長法により、シリコン選択エピタキシ
ャル膜１５を形成する。このシリコン選択エピタキシャ
ル膜１５にチャネルが形成されることになる。
【００５９】次に、図１１に示すように、たとえばボロ
ンまたはＢＦ2などのｐ型不純物を、注入エネルギ５Ｋ
ｅＶ〜５０ＫｅＶ、ドーズ量５×１０10〜１×１０12／
ｃｍ 2にて露出しているシリコン選択エピタキシャル膜
１５に注入することにより、チャネル不純物領域１６を
形成する。
ンまたはＢＦ2などのｐ型不純物を、注入エネルギ５Ｋ
ｅＶ〜５０ＫｅＶ、ドーズ量５×１０10〜１×１０12／
ｃｍ 2にて露出しているシリコン選択エピタキシャル膜
１５に注入することにより、チャネル不純物領域１６を
形成する。
【００６０】なお、図１０に示す工程において形成され
るシリコン選択エピタキシャル膜１５として、ｐ型の不
純物を含んだシリコン選択エピタキシャル膜を形成する
ことで、図１１に示すイオン注入の工程を省くことがで
きる。
るシリコン選択エピタキシャル膜１５として、ｐ型の不
純物を含んだシリコン選択エピタキシャル膜を形成する
ことで、図１１に示すイオン注入の工程を省くことがで
きる。
【００６１】次に、図１２に示すように、チャネル不純
物領域１６上にたとえばシリコン酸化膜のゲート絶縁膜
１７を形成する。そのゲート絶縁膜１７上に、たとえば
ポリシリコン膜のゲート電極１８を形成する。
物領域１６上にたとえばシリコン酸化膜のゲート絶縁膜
１７を形成する。そのゲート絶縁膜１７上に、たとえば
ポリシリコン膜のゲート電極１８を形成する。
【００６２】なお、ゲート絶縁膜としてはシリコン酸化
膜の他に、シリコン酸化窒化膜を適用してもよい。ま
た、酸化タンタル膜等のように、高誘電率材料からなる
膜を適用してもよい。ゲート電極としてはポリシリコン
膜の他に、シリコンゲルマニウム膜、シリサイド膜また
は金属膜を適用してもよい。さらに、これらの積層膜を
適用してもよい。
膜の他に、シリコン酸化窒化膜を適用してもよい。ま
た、酸化タンタル膜等のように、高誘電率材料からなる
膜を適用してもよい。ゲート電極としてはポリシリコン
膜の他に、シリコンゲルマニウム膜、シリサイド膜また
は金属膜を適用してもよい。さらに、これらの積層膜を
適用してもよい。
【００６３】以上の工程を経ることで、ゲート電極１
８、１対のエクステンション領域９ａ、９ｂおよびソー
ス／ドレイン領域１１ａ、１１ｂを含む電界効果トラン
ジスタが形成される。さらにこの後、コンタクトホール
形成工程や配線形成工程等を経ることで、電界効果トラ
ンジスタを備えた半導体装置の主要部が完成する。
８、１対のエクステンション領域９ａ、９ｂおよびソー
ス／ドレイン領域１１ａ、１１ｂを含む電界効果トラン
ジスタが形成される。さらにこの後、コンタクトホール
形成工程や配線形成工程等を経ることで、電界効果トラ
ンジスタを備えた半導体装置の主要部が完成する。
【００６４】上述した製造方法では、まず、ゲート電極
１８を形成する前にダミーゲート電極８を形成する。そ
して、そのダミーゲート電極８に対してエクステンショ
ン領域９ａ、９ｂ、側壁シリコン窒化膜１０、ソース／
ドレイン領域１１ａ、１１ｂおよびシリコン酸化膜１３
等を形成する。
１８を形成する前にダミーゲート電極８を形成する。そ
して、そのダミーゲート電極８に対してエクステンショ
ン領域９ａ、９ｂ、側壁シリコン窒化膜１０、ソース／
ドレイン領域１１ａ、１１ｂおよびシリコン酸化膜１３
等を形成する。
【００６５】エクステンション領域９ａ、９ｂを形成し
てからシリコン酸化膜１３を形成するまでの間にシリコ
ン基板１に施される熱処理によって、エクステンション
領域９ａ、９ｂ中の不純物は、ダミーゲート電極８の直
下の領域にまで拡散することになる。これにより、ダミ
ーゲート電極８直下の領域には、比較的不純物濃度の低
いエクステンション領域の部分が形成されることにな
る。
てからシリコン酸化膜１３を形成するまでの間にシリコ
ン基板１に施される熱処理によって、エクステンション
領域９ａ、９ｂ中の不純物は、ダミーゲート電極８の直
下の領域にまで拡散することになる。これにより、ダミ
ーゲート電極８直下の領域には、比較的不純物濃度の低
いエクステンション領域の部分が形成されることにな
る。
【００６６】このダミーゲート電極８の直下に位置する
エクステンション領域９ａ、９ｂの部分を除去して、そ
の除去した部分にシリコン選択エピタキシャル膜１５を
形成する。その後、ダミーゲート電極８を除去して、本
来のダミー電極１８を形成する。
エクステンション領域９ａ、９ｂの部分を除去して、そ
の除去した部分にシリコン選択エピタキシャル膜１５を
形成する。その後、ダミーゲート電極８を除去して、本
来のダミー電極１８を形成する。
【００６７】このように、本半導体装置の製造方法で
は、本来のゲート電極１８を形成する前に、熱処理に伴
ってゲート電極直下の領域に拡散するエクステンション
領域９ａ、９ｂの部分が、ダミーゲート電極８の直下の
領域に形成される。そして、その拡散したエクステンシ
ョン領域９ａ、９ｂの部分を除去しシリコン選択エピタ
キシャル膜１５で埋め込んだ後に本来のゲート電極１８
が形成される。これにより、電界効果トランジスタにお
ける実効的なゲート長が短くなるのを防止することがで
きる。また、寄生抵抗を低減することができる。これに
より、ショートチャネル効果や寄生抵抗に起因する電気
的特性の劣化を防止することができる。
は、本来のゲート電極１８を形成する前に、熱処理に伴
ってゲート電極直下の領域に拡散するエクステンション
領域９ａ、９ｂの部分が、ダミーゲート電極８の直下の
領域に形成される。そして、その拡散したエクステンシ
ョン領域９ａ、９ｂの部分を除去しシリコン選択エピタ
キシャル膜１５で埋め込んだ後に本来のゲート電極１８
が形成される。これにより、電界効果トランジスタにお
ける実効的なゲート長が短くなるのを防止することがで
きる。また、寄生抵抗を低減することができる。これに
より、ショートチャネル効果や寄生抵抗に起因する電気
的特性の劣化を防止することができる。
【００６８】なお、本来のゲート電極１８を形成した後
においても、シリコン基板１にはプロセスに伴う熱処理
が施されることで、エクステンション領域９ａ、９ｂの
不純物もある程度拡散することになる。
においても、シリコン基板１にはプロセスに伴う熱処理
が施されることで、エクステンション領域９ａ、９ｂの
不純物もある程度拡散することになる。
【００６９】しかしながら、本来のゲート電極１８を形
成した後に施される熱処理は、当初から本来のゲート電
極を形成する従来の半導体装置の製造方法と比べると十
分に少ない。
成した後に施される熱処理は、当初から本来のゲート電
極を形成する従来の半導体装置の製造方法と比べると十
分に少ない。
【００７０】このため、本半導体装置の製造方法では、
エクステンション領域９ａ、９ｂの不純物の拡散も少な
く、実効的なゲート長が短くなるのを防止することがで
きる効果や、寄生抵抗を低減する効果が得られる。
エクステンション領域９ａ、９ｂの不純物の拡散も少な
く、実効的なゲート長が短くなるのを防止することがで
きる効果や、寄生抵抗を低減する効果が得られる。
【００７１】実施の形態２ 本発明の実施の形態２に係る半導体装置の製造方法につ
いて説明する。まず、実施の形態１において説明した図
１に示す工程から図１１に示す工程と同様の工程を経
る。その後、図１３に示すように、ウエットエッチング
またはドライエッチングを施すことにより、露出したチ
ャネル不純物領域１６の表面およびその近傍部分を除去
して溝１９を形成する。除去する厚さ（溝１９の深さ）
は、約５０ｎｍ以下であることが望ましい。
いて説明する。まず、実施の形態１において説明した図
１に示す工程から図１１に示す工程と同様の工程を経
る。その後、図１３に示すように、ウエットエッチング
またはドライエッチングを施すことにより、露出したチ
ャネル不純物領域１６の表面およびその近傍部分を除去
して溝１９を形成する。除去する厚さ（溝１９の深さ）
は、約５０ｎｍ以下であることが望ましい。
【００７２】次に、図１４に示すように、シリコン酸化
膜１３および側壁シリコン窒化膜１０に対して選択的に
溝１９内にシリコン選択エピタキシャル膜２０を形成す
る。具体的には、たとえば、超高真空、シリコン基板１
温度４００〜９００℃、ジシラン（Ｓｉ2Ｈ6）流量１〜
１０ｓｃｃｍ、塩素（Ｃｌ2）流量１〜１０ｓｃｃｍの
もとで化学気相成長法により、シリコン選択エピタキシ
ャル膜２０を形成する。このシリコン選択エピタキシャ
ル膜２０は、ｐ型の不純物をドープしたものであっても
よい。
膜１３および側壁シリコン窒化膜１０に対して選択的に
溝１９内にシリコン選択エピタキシャル膜２０を形成す
る。具体的には、たとえば、超高真空、シリコン基板１
温度４００〜９００℃、ジシラン（Ｓｉ2Ｈ6）流量１〜
１０ｓｃｃｍ、塩素（Ｃｌ2）流量１〜１０ｓｃｃｍの
もとで化学気相成長法により、シリコン選択エピタキシ
ャル膜２０を形成する。このシリコン選択エピタキシャ
ル膜２０は、ｐ型の不純物をドープしたものであっても
よい。
【００７３】不純物をドープする場合、エピタキシャル
成長中にドープしても、シリコン選択エピタキシャル膜
を形成した後にイオン注入法によりドープしてもよい。
シリコン選択エピタキシャル膜２０の不純物濃度は、チ
ャネル不純物領域１６の不純物濃度よりも低い。また、
シリコン選択エピタキシャル膜２０は不純物を添加しな
いノンドープのものであってもよい。
成長中にドープしても、シリコン選択エピタキシャル膜
を形成した後にイオン注入法によりドープしてもよい。
シリコン選択エピタキシャル膜２０の不純物濃度は、チ
ャネル不純物領域１６の不純物濃度よりも低い。また、
シリコン選択エピタキシャル膜２０は不純物を添加しな
いノンドープのものであってもよい。
【００７４】次に、図１５に示すように、シリコン選択
エピタキシャル膜２０上にゲート絶縁膜１７を形成す
る。そのゲート絶縁膜１７上にゲート電極１８を形成す
る。さらにこの後、コンタクトホール形成工程や配線形
成工程等（いずれも図示せず）を経ることで、電界効果
トランジスタを備えた半導体装置の主要部が完成する。
エピタキシャル膜２０上にゲート絶縁膜１７を形成す
る。そのゲート絶縁膜１７上にゲート電極１８を形成す
る。さらにこの後、コンタクトホール形成工程や配線形
成工程等（いずれも図示せず）を経ることで、電界効果
トランジスタを備えた半導体装置の主要部が完成する。
【００７５】上述したように、本半導体装置の製造方法
では、ゲート電極１８直下の領域のシリコン基板１の表
面に、シリコン選択エピタキシャル膜２０を形成するこ
とで、チャネル領域となる領域の不純物濃度をより精密
に制御することができ、たとえば、チャネル不純物領域
１６の不純物濃度よりも低い不純物濃度からなるシリコ
ン選択エピタキシャル膜２０を形成することで、電界効
果トランジスタにおけるしきい値が上昇するのを抑制す
ることができて、半導体装置の電源電圧の低電圧化に対
応することが可能になる。
では、ゲート電極１８直下の領域のシリコン基板１の表
面に、シリコン選択エピタキシャル膜２０を形成するこ
とで、チャネル領域となる領域の不純物濃度をより精密
に制御することができ、たとえば、チャネル不純物領域
１６の不純物濃度よりも低い不純物濃度からなるシリコ
ン選択エピタキシャル膜２０を形成することで、電界効
果トランジスタにおけるしきい値が上昇するのを抑制す
ることができて、半導体装置の電源電圧の低電圧化に対
応することが可能になる。
【００７６】なお、ｎチャネル型の電界効果トランジス
タとしては、シリコン選択エピタキシャル膜２０にドー
プされる不純物としてはｐ型の不純物であるが、ｎ型不
純物をドープしたり、または、イオン注入してもよい。
この場合には、ゲート電極１８直下の領域のシリコン基
板１の表面にｎ型の領域が形成されて、電界効果トラン
ジスタとしては埋め込みチャネル型のトランジスタが形
成されることになる。
タとしては、シリコン選択エピタキシャル膜２０にドー
プされる不純物としてはｐ型の不純物であるが、ｎ型不
純物をドープしたり、または、イオン注入してもよい。
この場合には、ゲート電極１８直下の領域のシリコン基
板１の表面にｎ型の領域が形成されて、電界効果トラン
ジスタとしては埋め込みチャネル型のトランジスタが形
成されることになる。
【００７７】実施の形態３ 本発明の実施の形態３に係る半導体装置の製造方法につ
いて説明する。
いて説明する。
【００７８】まず、実施の形態１において説明した図１
に示す工程と同様の工程において、図１６に示すよう
に、たとえばボロンまたはＢＦ2などのｐ型の不純物
を、注入エネルギ５ＫｅＶ〜５０ＫｅＶ、ドーズ量５×
１０10〜１×１０12／ｃｍ2にてシリコン基板１の表面
に注入することにより、チャネル不純物領域２１を形成
する。
に示す工程と同様の工程において、図１６に示すよう
に、たとえばボロンまたはＢＦ2などのｐ型の不純物
を、注入エネルギ５ＫｅＶ〜５０ＫｅＶ、ドーズ量５×
１０10〜１×１０12／ｃｍ2にてシリコン基板１の表面
に注入することにより、チャネル不純物領域２１を形成
する。
【００７９】その後、図１７から図２２に示す工程を経
て、図２３に示すように、ダミーゲート電極が除去され
た状態になる。なお、この間の工程は、実施の形態１に
おいて説明した図２から図８に示す工程と同様なので詳
しい説明を省略する。
て、図２３に示すように、ダミーゲート電極が除去され
た状態になる。なお、この間の工程は、実施の形態１に
おいて説明した図２から図８に示す工程と同様なので詳
しい説明を省略する。
【００８０】次に、図２４および図２５に示すように、
たとえばＫＯＨを含むウエットエッチングにより、露出
したゲート電極直下の領域（シリコン基板１の表面）に
順テーパ状の溝２２を形成する。なお、図２５はゲート
電極が延びる方向に平行な断面構造を示す。
たとえばＫＯＨを含むウエットエッチングにより、露出
したゲート電極直下の領域（シリコン基板１の表面）に
順テーパ状の溝２２を形成する。なお、図２５はゲート
電極が延びる方向に平行な断面構造を示す。
【００８１】溝２２のテーパ角度（シリコン基板１の表
面と溝２２の側面とがなす角度）は０°より大きく９０
°よりも小さければよい。また、少なくとも溝２２の底
の部分がテーパ状になっていればよい。このような溝２
２を形成することで、チャネル不純物領域２１の表面部
分が除去される。
面と溝２２の側面とがなす角度）は０°より大きく９０
°よりも小さければよい。また、少なくとも溝２２の底
の部分がテーパ状になっていればよい。このような溝２
２を形成することで、チャネル不純物領域２１の表面部
分が除去される。
【００８２】次に、図２６および図２７に示すように、
シリコン酸化膜１３および側壁シリコン窒化膜１０に対
して選択的に溝２２内にシリコン選択エピタキシャル膜
２３を形成する。具体的には、たとえば、超高真空、シ
リコン基板１温度４００〜９００℃、ジシラン（Ｓｉ2
Ｈ6）流量１〜１０ｓｃｃｍ、塩素（Ｃｌ2）流量１〜１
０ｓｃｃｍのもとで化学気相成長法により、シリコン選
択エピタキシャル膜２３を形成する。
シリコン酸化膜１３および側壁シリコン窒化膜１０に対
して選択的に溝２２内にシリコン選択エピタキシャル膜
２３を形成する。具体的には、たとえば、超高真空、シ
リコン基板１温度４００〜９００℃、ジシラン（Ｓｉ2
Ｈ6）流量１〜１０ｓｃｃｍ、塩素（Ｃｌ2）流量１〜１
０ｓｃｃｍのもとで化学気相成長法により、シリコン選
択エピタキシャル膜２３を形成する。
【００８３】次に、図２８および図２９に示すように、
シリコン選択エピタキシャル膜２３にｐ型の不純物をイ
オン注入法により注入することでチャネル不純物領域２
４を形成する。このチャネル不純物領域２４の不純物濃
度は、チャネル不純物領域２１の不純物濃度よりも低
い。
シリコン選択エピタキシャル膜２３にｐ型の不純物をイ
オン注入法により注入することでチャネル不純物領域２
４を形成する。このチャネル不純物領域２４の不純物濃
度は、チャネル不純物領域２１の不純物濃度よりも低
い。
【００８４】次に、図３０および図３１に示すように、
チャネル不純物領域２４上にゲート絶縁膜１７を形成す
る。そのゲート絶縁膜１７上にゲート電極１８を形成す
る。さらにこの後、コンタクトホール形成工程や配線形
成工程等（いずれも図示せず）を経ることで、電界効果
トランジスタを備えた半導体装置の主要部が完成する。
チャネル不純物領域２４上にゲート絶縁膜１７を形成す
る。そのゲート絶縁膜１７上にゲート電極１８を形成す
る。さらにこの後、コンタクトホール形成工程や配線形
成工程等（いずれも図示せず）を経ることで、電界効果
トランジスタを備えた半導体装置の主要部が完成する。
【００８５】本半導体装置の製造方法では、ゲート電極
１８直下の領域のシリコン基板１の表面に、チャネル不
純物領域２１の不純物濃度よりも低い不純物濃度からな
るチャネル不純物領域２２が形成される。これにより、
電界効果トランジスタにおけるしきい値が上昇するのを
抑制することができて、半導体装置の電源電圧の低電圧
化に対応することが可能になる。
１８直下の領域のシリコン基板１の表面に、チャネル不
純物領域２１の不純物濃度よりも低い不純物濃度からな
るチャネル不純物領域２２が形成される。これにより、
電界効果トランジスタにおけるしきい値が上昇するのを
抑制することができて、半導体装置の電源電圧の低電圧
化に対応することが可能になる。
【００８６】また、図２６に示すように、順テーパ状の
溝２２を形成することで、エクステンション領域９ａ、
９ｂの下方には不純物濃度のより高いチャネル不純物領
域２１が残されることになる。これにより、電界効果ト
ランジスタにおけるショートチャネル効果を抑制するこ
とができる。
溝２２を形成することで、エクステンション領域９ａ、
９ｂの下方には不純物濃度のより高いチャネル不純物領
域２１が残されることになる。これにより、電界効果ト
ランジスタにおけるショートチャネル効果を抑制するこ
とができる。
【００８７】さらに、図２７に示すように、テーパ状の
溝２２を形成することで、特に素子分離膜３の近傍には
より不純物濃度の高いチャネル不純物領域２１が残され
ることになる。
溝２２を形成することで、特に素子分離膜３の近傍には
より不純物濃度の高いチャネル不純物領域２１が残され
ることになる。
【００８８】このため、図３１に示すように、電界効果
トランジスタのゲート電極１８の幅方向では、ゲート電
極１８の中央直下付近よりも素子分離膜３に隣接する両
端部分の直下において不純物濃度のより高いチャネル不
純物領域２１がより多く存在することになる。
トランジスタのゲート電極１８の幅方向では、ゲート電
極１８の中央直下付近よりも素子分離膜３に隣接する両
端部分の直下において不純物濃度のより高いチャネル不
純物領域２１がより多く存在することになる。
【００８９】従来の技術の課題において説明したよう
に、トレンチ分離方式の素子分離膜３では、素子分離膜
３近傍のゲート電極１８の電界は、他の部分における電
界よりも集中する。電界が集中することで、素子分離膜
３の近傍にしきい値電圧のより低い寄生トランジスタが
形成されることになる。
に、トレンチ分離方式の素子分離膜３では、素子分離膜
３近傍のゲート電極１８の電界は、他の部分における電
界よりも集中する。電界が集中することで、素子分離膜
３の近傍にしきい値電圧のより低い寄生トランジスタが
形成されることになる。
【００９０】この電界効果トランジスタでは、ゲート電
極１８直下の領域のうち、素子分離膜３に隣接する部分
において不純物濃度のより高いチャネル不純物領域２１
がより多く存在する。このため、素子分離膜３近傍の電
界集中に伴うしきい値電圧の低下は、より不純物濃度の
高いチャネル不純物領域２１の存在によって抑制される
ことになる。その結果、しきい値電圧のより低い寄生の
トランジスタが形成されるのを防止することができる。
極１８直下の領域のうち、素子分離膜３に隣接する部分
において不純物濃度のより高いチャネル不純物領域２１
がより多く存在する。このため、素子分離膜３近傍の電
界集中に伴うしきい値電圧の低下は、より不純物濃度の
高いチャネル不純物領域２１の存在によって抑制される
ことになる。その結果、しきい値電圧のより低い寄生の
トランジスタが形成されるのを防止することができる。
【００９１】なお、ＫＯＨによるウエットエッチングを
施すことによってテーパ状の溝２２を形成する場合につ
いて説明したが、この他に、ＨＢｒ／Ｏ2ガスによるド
ライエッチングを施すことによってもテーパ状の溝を形
成することができる。この場合、Ｏ2の量が比較的多い
とエッチングされた側壁に反応生成物が付着してエッチ
ングを妨げ、テーパがつきやすくなる。また、テトラク
ロロシラン（ＳｉＣｌ 4）を添加することで、より反応
生成物が側壁に付着して容易にテーパ状の溝を形成する
ことができる。
施すことによってテーパ状の溝２２を形成する場合につ
いて説明したが、この他に、ＨＢｒ／Ｏ2ガスによるド
ライエッチングを施すことによってもテーパ状の溝を形
成することができる。この場合、Ｏ2の量が比較的多い
とエッチングされた側壁に反応生成物が付着してエッチ
ングを妨げ、テーパがつきやすくなる。また、テトラク
ロロシラン（ＳｉＣｌ 4）を添加することで、より反応
生成物が側壁に付着して容易にテーパ状の溝を形成する
ことができる。
【００９２】実施の形態４ 本発明の実施の形態４に係る半導体装置の製造方法につ
いて説明する。まず、本発明の実施の形態１において説
明した図１から図８に示す工程と同様の工程を経る。そ
の後、図３２に示すように、露出したシリコン基板１の
表面にエッチングを施すことにより溝２５を形成して、
ダミーゲート電極８の直下に拡散するエクステンション
領域９ａ、９ｂの部分を除去する。溝２５の深さは、後
述するように、シリコン選択エピタキシャル成長膜に歪
みを与えることができる程度の深さであればよく、たと
えば２５０ｎｍ以下程度が望ましい。
いて説明する。まず、本発明の実施の形態１において説
明した図１から図８に示す工程と同様の工程を経る。そ
の後、図３２に示すように、露出したシリコン基板１の
表面にエッチングを施すことにより溝２５を形成して、
ダミーゲート電極８の直下に拡散するエクステンション
領域９ａ、９ｂの部分を除去する。溝２５の深さは、後
述するように、シリコン選択エピタキシャル成長膜に歪
みを与えることができる程度の深さであればよく、たと
えば２５０ｎｍ以下程度が望ましい。
【００９３】次に、図３３に示すように、シリコン酸化
膜１３および側壁シリコン窒化膜１０に対して選択的に
溝２５の底面上および側面上にシリコンゲルマニウム選
択エピタキシャル膜２６を形成する。具体的には、たと
えば、超高真空、シリコン基板１温度４００〜９００
℃、ゲルマン（ＧｅＨ4）流量１〜１０ｓｃｃｍ、ジシ
ラン（Ｓｉ2Ｈ6）流量１〜１０ｓｃｃｍ、塩素（Ｃ
ｌ2）流量１〜１０ｓｃｃｍのもとで化学気相成長法に
より、シリコンゲルマニウム選択エピタキシャル膜２６
を形成する。
膜１３および側壁シリコン窒化膜１０に対して選択的に
溝２５の底面上および側面上にシリコンゲルマニウム選
択エピタキシャル膜２６を形成する。具体的には、たと
えば、超高真空、シリコン基板１温度４００〜９００
℃、ゲルマン（ＧｅＨ4）流量１〜１０ｓｃｃｍ、ジシ
ラン（Ｓｉ2Ｈ6）流量１〜１０ｓｃｃｍ、塩素（Ｃ
ｌ2）流量１〜１０ｓｃｃｍのもとで化学気相成長法に
より、シリコンゲルマニウム選択エピタキシャル膜２６
を形成する。
【００９４】次に、シリコンゲルマニウム選択エピタキ
シャル膜２６上に選択的にシリコン選択エピタキシャル
膜２７を形成する。具体的には、たとえば、超高真空、
シリコン基板１温度４００〜９００℃、ジシラン（Ｓｉ
2Ｈ6）流量１〜１０ｓｃｃｍ、塩素（Ｃｌ2）流量１〜
１０ｓｃｃｍのもとで化学気相成長法により、シリコン
選択エピタキシャル膜２７を形成する。
シャル膜２６上に選択的にシリコン選択エピタキシャル
膜２７を形成する。具体的には、たとえば、超高真空、
シリコン基板１温度４００〜９００℃、ジシラン（Ｓｉ
2Ｈ6）流量１〜１０ｓｃｃｍ、塩素（Ｃｌ2）流量１〜
１０ｓｃｃｍのもとで化学気相成長法により、シリコン
選択エピタキシャル膜２７を形成する。
【００９５】次に、図３４に示すように、シリコン選択
エピタキシャル膜２７およびシリコンゲルマニウム選択
エピタキシャル膜２６にｐ型の不純物をイオン注入法に
より注入することでチャネル不純物領域２８を形成す
る。
エピタキシャル膜２７およびシリコンゲルマニウム選択
エピタキシャル膜２６にｐ型の不純物をイオン注入法に
より注入することでチャネル不純物領域２８を形成す
る。
【００９６】次に、図３５に示すように、チャネル不純
物領域２８上にゲート絶縁膜１７を形成する。そのゲー
ト絶縁膜１７上にゲート電極１８を形成する。さらにこ
の後、コンタクトホール形成工程や配線形成工程等（い
ずれも図示せず）を経ることで、電界効果トランジスタ
を備えた半導体装置の主要部が完成する。
物領域２８上にゲート絶縁膜１７を形成する。そのゲー
ト絶縁膜１７上にゲート電極１８を形成する。さらにこ
の後、コンタクトホール形成工程や配線形成工程等（い
ずれも図示せず）を経ることで、電界効果トランジスタ
を備えた半導体装置の主要部が完成する。
【００９７】この半導体装置の製造方法では、図３３に
示すように、シリコンゲルマニウム選択エピタキシャル
膜２６上に選択的にシリコン選択エピタキシャル膜２７
が形成される。ここで、シリコンの格子定数は０．５４
３ｎｍ（５．４３Å）であり、ゲルマニウムの格子定数
は０．５６６ｎｍ（５．６６Å）である（「化学便覧」
丸善）。これにより、シリコンにゲルマニウムを添加し
たシリコンゲルマニウム選択エピタキシャル膜２７は、
シリコンの格子定数とゲルマニウムの格子定数との間の
格子定数を有することになる。
示すように、シリコンゲルマニウム選択エピタキシャル
膜２６上に選択的にシリコン選択エピタキシャル膜２７
が形成される。ここで、シリコンの格子定数は０．５４
３ｎｍ（５．４３Å）であり、ゲルマニウムの格子定数
は０．５６６ｎｍ（５．６６Å）である（「化学便覧」
丸善）。これにより、シリコンにゲルマニウムを添加し
たシリコンゲルマニウム選択エピタキシャル膜２７は、
シリコンの格子定数とゲルマニウムの格子定数との間の
格子定数を有することになる。
【００９８】このように、シリコンゲルマニウム選択エ
ピタキシャル膜２６とシリコン選択エピタキシャル膜２
７とでは格子定数が異なることで、シリコンゲルマニウ
ム選択エピタキシャル膜２６と接しているシリコン選択
エピタキシャル膜２７には歪みが生じることになる。歪
みの生じているシリコン選択エピタキシャル膜２７で
は、歪みの生じていないシリコン選択エピタキシャル膜
に比べてキャリア（電子または正孔）の移動度が高めら
れる。その結果、動作速度が向上するなどのトランジス
タの性能が高められる。
ピタキシャル膜２６とシリコン選択エピタキシャル膜２
７とでは格子定数が異なることで、シリコンゲルマニウ
ム選択エピタキシャル膜２６と接しているシリコン選択
エピタキシャル膜２７には歪みが生じることになる。歪
みの生じているシリコン選択エピタキシャル膜２７で
は、歪みの生じていないシリコン選択エピタキシャル膜
に比べてキャリア（電子または正孔）の移動度が高めら
れる。その結果、動作速度が向上するなどのトランジス
タの性能が高められる。
【００９９】なお、シリコン選択エピタキシャル膜にか
かる歪みはシリコンゲルマニウム選択エピタキシャル膜
の組成比により調整することが可能である。ゲルマニウ
ムの組成比が大きくなればシリコンゲルマニウム選択エ
ピタキシャル膜の格子定数はよりゲルマニウムの格子定
数の値に近くなって、シリコン選択エピタキシャル膜に
はより大きい歪みが作用することになる。
かる歪みはシリコンゲルマニウム選択エピタキシャル膜
の組成比により調整することが可能である。ゲルマニウ
ムの組成比が大きくなればシリコンゲルマニウム選択エ
ピタキシャル膜の格子定数はよりゲルマニウムの格子定
数の値に近くなって、シリコン選択エピタキシャル膜に
はより大きい歪みが作用することになる。
【０１００】また、シリコン選択エピタキシャル膜に歪
みを与える膜として、シリコンゲルマニウム選択エピタ
キシャル膜を例に挙げたが、シリコンに添加する元素と
してはゲルマニウム（Ｇｅ）の他に、炭素（Ｃ）やスズ
（Ｓｎ）などのＩＶ族元素が望ましい。この場合、添加
する元素の種類は少なくとも１種類あればよい。
みを与える膜として、シリコンゲルマニウム選択エピタ
キシャル膜を例に挙げたが、シリコンに添加する元素と
してはゲルマニウム（Ｇｅ）の他に、炭素（Ｃ）やスズ
（Ｓｎ）などのＩＶ族元素が望ましい。この場合、添加
する元素の種類は少なくとも１種類あればよい。
【０１０１】また、シリコンゲルマニウム選択エピタキ
シャル膜２６の全体がチャネル不純物領域２８に含まれ
ているが、シリコンゲルマニウム選択エピタキシャル膜
２６はシリコン選択エピタキシャル膜２７に歪みを与え
ることがその役割であるため、シリコンゲルマニウム選
択エピタキシャル膜２６はチャネル不純物領域２８に含
まれない部分を有していてもよい。
シャル膜２６の全体がチャネル不純物領域２８に含まれ
ているが、シリコンゲルマニウム選択エピタキシャル膜
２６はシリコン選択エピタキシャル膜２７に歪みを与え
ることがその役割であるため、シリコンゲルマニウム選
択エピタキシャル膜２６はチャネル不純物領域２８に含
まれない部分を有していてもよい。
【０１０２】実施の形態５ 本発明の実施の形態５に係る半導体装置の製造方法とし
て、実施の形態４において説明したシリコン選択エピタ
キシャル膜とシリコンゲルマニウム選択エピタキシャル
膜を形成する場合の他の製造方法について説明する。
て、実施の形態４において説明したシリコン選択エピタ
キシャル膜とシリコンゲルマニウム選択エピタキシャル
膜を形成する場合の他の製造方法について説明する。
【０１０３】まず、実施の形態４において説明した図３
２に示す工程の後、溝２５の表面を覆うように、シリコ
ン酸化膜(図示せず)を形成する。そのシリコン酸化膜の
全面に異方性エッチングを施すことにより、図３６に示
すように、溝２５の両側面上に側壁シリコン酸化膜２９
を形成する。
２に示す工程の後、溝２５の表面を覆うように、シリコ
ン酸化膜(図示せず)を形成する。そのシリコン酸化膜の
全面に異方性エッチングを施すことにより、図３６に示
すように、溝２５の両側面上に側壁シリコン酸化膜２９
を形成する。
【０１０４】次に、図３７に示すように、溝２５内にシ
リコンゲルマニウム選択エピタキシャル膜３０を形成す
る。このとき、溝２５の両側面上には側壁シリコン酸化
膜２９が形成されているため、シリコンゲルマニウム選
択エピタキシャル膜は溝２５の底面から成長することに
なる。なお、シリコンゲルマニウム選択エピタキシャル
膜３０の成長条件は、実施の形態４における図３３に示
す工程において説明した条件と同様である。
リコンゲルマニウム選択エピタキシャル膜３０を形成す
る。このとき、溝２５の両側面上には側壁シリコン酸化
膜２９が形成されているため、シリコンゲルマニウム選
択エピタキシャル膜は溝２５の底面から成長することに
なる。なお、シリコンゲルマニウム選択エピタキシャル
膜３０の成長条件は、実施の形態４における図３３に示
す工程において説明した条件と同様である。
【０１０５】次に、図３８に示すように、ウエットエッ
チングまたはドライエッチングを施すことにより、側壁
シリコン酸化膜２９を除去する。このとき、チャネルが
形成されるゲート電極直下の領域に位置する側壁シリコ
ン酸化膜２９の部分が少なくとも除去されていればよ
い。
チングまたはドライエッチングを施すことにより、側壁
シリコン酸化膜２９を除去する。このとき、チャネルが
形成されるゲート電極直下の領域に位置する側壁シリコ
ン酸化膜２９の部分が少なくとも除去されていればよ
い。
【０１０６】次に、図３９に示すように、溝２５を埋め
るようにシリコン選択エピタキシャル膜３１を形成す
る。なお、シリコン選択エピタキシャル膜３１の成長条
件は、実施の形態４における図３３に示す工程において
説明した条件と同様である。
るようにシリコン選択エピタキシャル膜３１を形成す
る。なお、シリコン選択エピタキシャル膜３１の成長条
件は、実施の形態４における図３３に示す工程において
説明した条件と同様である。
【０１０７】次に、図４０に示すように、シリコン選択
エピタキシャル膜３１およびシリコンゲルマニウム選択
エピタキシャル膜３０にｐ型の不純物をイオン注入法に
より注入することでチャネル不純物領域３２を形成す
る。
エピタキシャル膜３１およびシリコンゲルマニウム選択
エピタキシャル膜３０にｐ型の不純物をイオン注入法に
より注入することでチャネル不純物領域３２を形成す
る。
【０１０８】次に、図４１に示すように、チャネル不純
物領域３２上にゲート絶縁膜１７を形成する。そのゲー
ト絶縁膜１７上にゲート電極１８を形成する。さらにこ
の後、コンタクトホール形成工程や配線形成工程等（い
ずれも図示せず）を経ることで、電界効果トランジスタ
を備えた半導体装置の主要部が完成する。
物領域３２上にゲート絶縁膜１７を形成する。そのゲー
ト絶縁膜１７上にゲート電極１８を形成する。さらにこ
の後、コンタクトホール形成工程や配線形成工程等（い
ずれも図示せず）を経ることで、電界効果トランジスタ
を備えた半導体装置の主要部が完成する。
【０１０９】実施の形態４においては、図３３に示す工
程において溝２５の底面上および側面上に形成されたシ
リコンゲルマニウム選択エピタキシャル膜上にシリコン
選択エピタキシャル膜２７が形成された。このため、ゲ
ート電極１８直下近傍のチャネルが形成される領域に、
シリコンゲルマニウム選択エピタキシャル膜２７が存在
していた。
程において溝２５の底面上および側面上に形成されたシ
リコンゲルマニウム選択エピタキシャル膜上にシリコン
選択エピタキシャル膜２７が形成された。このため、ゲ
ート電極１８直下近傍のチャネルが形成される領域に、
シリコンゲルマニウム選択エピタキシャル膜２７が存在
していた。
【０１１０】一方、本半導体装置の製造方法では、溝２
５の側面上に側壁シリコン酸化膜２９が形成されること
で、シリコンゲルマニウム選択エピタキシャル膜３０は
溝２５の底面から成長し、側面からは成長しない。この
ため、ゲート電極１８直下のチャネルが形成される領域
には、シリコン選択エピタキシャル膜３１が位置し、シ
リコンゲルマニウム選択エピタキシャル膜３０は位置し
ない。
５の側面上に側壁シリコン酸化膜２９が形成されること
で、シリコンゲルマニウム選択エピタキシャル膜３０は
溝２５の底面から成長し、側面からは成長しない。この
ため、ゲート電極１８直下のチャネルが形成される領域
には、シリコン選択エピタキシャル膜３１が位置し、シ
リコンゲルマニウム選択エピタキシャル膜３０は位置し
ない。
【０１１１】これにより、チャネルが形成される領域、
すなわち、キャリアが走行する領域をすべてシリコン選
択エピタキシャル膜３１によって形成することができ
る。しかも、シリコン選択エピタキシャル膜３１の下に
チャネルの一方端から他方端にわたってシリコンゲルマ
ニウム選択エピタキシャル膜３０が位置することで、シ
リコン選択エピタキシャル膜３１に均等に歪みを与える
ことができる。その結果、キャリアの移動度が均一にな
って、トランジスタの電気的特性が安定する。
すなわち、キャリアが走行する領域をすべてシリコン選
択エピタキシャル膜３１によって形成することができ
る。しかも、シリコン選択エピタキシャル膜３１の下に
チャネルの一方端から他方端にわたってシリコンゲルマ
ニウム選択エピタキシャル膜３０が位置することで、シ
リコン選択エピタキシャル膜３１に均等に歪みを与える
ことができる。その結果、キャリアの移動度が均一にな
って、トランジスタの電気的特性が安定する。
【０１１２】実施の形態６ 本発明の実施の形態６に係る半導体装置の製造方法につ
いて説明する。
いて説明する。
【０１１３】本発明の実施の形態６に係る半導体装置の
製造方法として、実施の形態４において説明したシリコ
ン選択エピタキシャル膜とシリコンゲルマニウム選択エ
ピタキシャル膜を形成する場合のさらに他の製造方法に
ついて説明する。
製造方法として、実施の形態４において説明したシリコ
ン選択エピタキシャル膜とシリコンゲルマニウム選択エ
ピタキシャル膜を形成する場合のさらに他の製造方法に
ついて説明する。
【０１１４】まず、実施の形態４において説明した図３
２に示す工程の後、図４２に示すように、溝２５を埋め
るようにシリコンゲルマニウム選択エピタキシャル膜３
３を形成する。なお、シリコンゲルマニウム選択エピタ
キシャル膜３３の成長条件は、実施の形態４における図
３３に示す工程において説明した条件と同様である。
２に示す工程の後、図４２に示すように、溝２５を埋め
るようにシリコンゲルマニウム選択エピタキシャル膜３
３を形成する。なお、シリコンゲルマニウム選択エピタ
キシャル膜３３の成長条件は、実施の形態４における図
３３に示す工程において説明した条件と同様である。
【０１１５】次に、図４３に示すように、ドライエッチ
ングまたはドライエッチングを施すことにより、シリコ
ンゲルマニウム選択エピタキシャル膜３３の表面および
その近傍部分を除去して溝３４を形成する。
ングまたはドライエッチングを施すことにより、シリコ
ンゲルマニウム選択エピタキシャル膜３３の表面および
その近傍部分を除去して溝３４を形成する。
【０１１６】次に、図４４に示すように、溝３４を埋め
るようにシリコン選択エピタキシャル膜３５を形成す
る。なお、シリコン選択エピタキシャル膜３５の成長条
件は、実施の形態４における図３３に示す工程において
説明した条件と同様である。
るようにシリコン選択エピタキシャル膜３５を形成す
る。なお、シリコン選択エピタキシャル膜３５の成長条
件は、実施の形態４における図３３に示す工程において
説明した条件と同様である。
【０１１７】その後、実施の形態５において説明した図
４０に示す工程のように、シリコン選択エピタキシャル
膜３５およびシリコンゲルマニウム選択エピタキシャル
膜３３にｐ型の不純物をイオン注入法により注入するこ
とでチャネル不純物領域(図示せず)を形成する。
４０に示す工程のように、シリコン選択エピタキシャル
膜３５およびシリコンゲルマニウム選択エピタキシャル
膜３３にｐ型の不純物をイオン注入法により注入するこ
とでチャネル不純物領域(図示せず)を形成する。
【０１１８】次に、実施の形態５において説明した図４
１に示す工程のように、チャネル不純物領域上にゲート
絶縁膜（図示せず）を形成する。そのゲート絶縁膜上に
ゲート電極（図示せず）を形成する。さらにこの後、コ
ンタクトホール形成工程や配線形成工程等（いずれも図
示せず）を経ることで、電界効果トランジスタを備えた
半導体装置の主要部が完成する。
１に示す工程のように、チャネル不純物領域上にゲート
絶縁膜（図示せず）を形成する。そのゲート絶縁膜上に
ゲート電極（図示せず）を形成する。さらにこの後、コ
ンタクトホール形成工程や配線形成工程等（いずれも図
示せず）を経ることで、電界効果トランジスタを備えた
半導体装置の主要部が完成する。
【０１１９】本半導体装置の製造方法では、実施の形態
５において説明した半導体装置の製造方法と比べると、
シリコンゲルマニウム選択エピタキシャル膜３３は、側
壁シリコン酸化膜２９を形成することなく溝２５に形成
される。これにより、シリコンゲルマニウム選択エピタ
キシャル膜３３は、チャネルが形成される領域のより端
部にまで位置することになる。
５において説明した半導体装置の製造方法と比べると、
シリコンゲルマニウム選択エピタキシャル膜３３は、側
壁シリコン酸化膜２９を形成することなく溝２５に形成
される。これにより、シリコンゲルマニウム選択エピタ
キシャル膜３３は、チャネルが形成される領域のより端
部にまで位置することになる。
【０１２０】その結果、シリコンゲルマニウム選択エピ
タキシャル膜３３は、シリコン選択エピタキシャル膜３
５により均等に歪みを与えることができて、キャリアの
移動度がより均一になって、トランジスタの電気的特性
がさらに安定する。
タキシャル膜３３は、シリコン選択エピタキシャル膜３
５により均等に歪みを与えることができて、キャリアの
移動度がより均一になって、トランジスタの電気的特性
がさらに安定する。
【０１２１】なお、上記実施の形態では、ｎチャネル型
の電界効果トランジスタを例に挙げて説明したが、本半
導体装置の製造方法は、ｐチャネル型の電界効果トラン
ジスタに対しても適用することができる。この場合に
は、エクステンション領域およびソース/ドレイン領域
は、ｐ型不純物としてボロンやＢＦ2を注入することで
形成することが望ましい。また、チャネル不純物領域
は、リンやヒ素などのｎ型不純物を導入して形成するこ
とが望ましい。
の電界効果トランジスタを例に挙げて説明したが、本半
導体装置の製造方法は、ｐチャネル型の電界効果トラン
ジスタに対しても適用することができる。この場合に
は、エクステンション領域およびソース/ドレイン領域
は、ｐ型不純物としてボロンやＢＦ2を注入することで
形成することが望ましい。また、チャネル不純物領域
は、リンやヒ素などのｎ型不純物を導入して形成するこ
とが望ましい。
【０１２２】今回開示された実施の形態はすべての点で
例示であって、制限的なものではないと考えられるべき
であり、本発明の範囲は上記の説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって、制限的なものではないと考えられるべき
であり、本発明の範囲は上記の説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１２３】
【発明の効果】本発明の１つの局面における半導体装置
の製造方法によれば、ゲート電極直下のチャネル領域と
なる領域の表面とその近傍部分およびゲート電極の直下
に拡散する不純物領域の部分が除去され、その除去され
た部分が所定の膜で埋め込まれることで、ゲート電極直
下の領域の不純物の濃度分布を制御することができる。
その結果、１対の不純物領域およびゲート電極を含む電
界効果トランジスタにおけるしきい値電圧を制御するこ
とができて電気的特性に優れた半導体装置が得られる。
の製造方法によれば、ゲート電極直下のチャネル領域と
なる領域の表面とその近傍部分およびゲート電極の直下
に拡散する不純物領域の部分が除去され、その除去され
た部分が所定の膜で埋め込まれることで、ゲート電極直
下の領域の不純物の濃度分布を制御することができる。
その結果、１対の不純物領域およびゲート電極を含む電
界効果トランジスタにおけるしきい値電圧を制御するこ
とができて電気的特性に優れた半導体装置が得られる。
【０１２４】好ましくは、不純物領域形成工程は、チャ
ネル領域となる領域上にダミー電極を形成する工程と、
ダミー電極をマスクとして、半導体基板の表面に第１導
電型の不純物を導入する工程とを含み、不純物領域形成
工程と除去工程との間に、ダミー電極を除去する工程を
含み、埋め込み工程は、所定の膜として、少なくとも第
１のシリコンエピタキシャル成長層を形成する工程を含
み、電極形成工程は、埋め込み工程の後にダミー電極が
除去された領域上にゲート電極を形成する工程を含んで
いることで、熱処理に伴ってゲート電極直下の領域に拡
散する不純物領域の部分がダミー電極の直下の領域に形
成される。そして、その拡散した不純物領域の部分を除
去し第１のシリコンエピタキシャル成長層で埋め込んだ
後に本来のゲート電極が形成されるため、電界効果トラ
ンジスタにおける実効的なゲート長が短くなるのを防止
することができるとともに、寄生抵抗をなくすことがで
きる。
ネル領域となる領域上にダミー電極を形成する工程と、
ダミー電極をマスクとして、半導体基板の表面に第１導
電型の不純物を導入する工程とを含み、不純物領域形成
工程と除去工程との間に、ダミー電極を除去する工程を
含み、埋め込み工程は、所定の膜として、少なくとも第
１のシリコンエピタキシャル成長層を形成する工程を含
み、電極形成工程は、埋め込み工程の後にダミー電極が
除去された領域上にゲート電極を形成する工程を含んで
いることで、熱処理に伴ってゲート電極直下の領域に拡
散する不純物領域の部分がダミー電極の直下の領域に形
成される。そして、その拡散した不純物領域の部分を除
去し第１のシリコンエピタキシャル成長層で埋め込んだ
後に本来のゲート電極が形成されるため、電界効果トラ
ンジスタにおける実効的なゲート長が短くなるのを防止
することができるとともに、寄生抵抗をなくすことがで
きる。
【０１２５】また好ましくは、埋め込み工程は、第１の
シリコンエピタキシャル成長層の表面およびその近傍の
部分を除去する工程と、除去された第１のシリコンエピ
タキシャル成長層の部分を埋め込むようにさらに第２の
シリコンエピタキシャル成長層を形成する工程とを含ん
でいることで、ゲート電極直下に位置する第２のシリコ
ンエピタキシャル成長層により、チャネルが形成される
領域の不純物濃度をより精密に制御することができ、た
とえば第２のシリコンエピタキシャル成長層の不純物濃
度を第１のシリコンエピタキシャル成長の不純物濃度よ
りも低くすることで、電界効果トランジスタのしきい値
電圧の低電圧を図ることができる。
シリコンエピタキシャル成長層の表面およびその近傍の
部分を除去する工程と、除去された第１のシリコンエピ
タキシャル成長層の部分を埋め込むようにさらに第２の
シリコンエピタキシャル成長層を形成する工程とを含ん
でいることで、ゲート電極直下に位置する第２のシリコ
ンエピタキシャル成長層により、チャネルが形成される
領域の不純物濃度をより精密に制御することができ、た
とえば第２のシリコンエピタキシャル成長層の不純物濃
度を第１のシリコンエピタキシャル成長の不純物濃度よ
りも低くすることで、電界効果トランジスタのしきい値
電圧の低電圧を図ることができる。
【０１２６】好ましくは、不純物領域形成工程の前に、
チャネル領域となる領域を形成するための、第２導電型
の不純物を前記半導体基板の表面に導入する工程を備え
ていることで、電界効果トランジスタにおけるショート
チャネル効果を抑制するための第２導電型の不純物が拡
散することで不純物濃度がより高くなったチャネル領域
となる領域の表面およびその近傍部分が除去される。そ
の除去された部分が第１のシリコンエピタキシャル成長
層で埋め込まれることで、ゲート電極直下の領域の不純
物濃度を制御することができて、電界効果トランジスタ
のしきい値電圧を制御することができる。
チャネル領域となる領域を形成するための、第２導電型
の不純物を前記半導体基板の表面に導入する工程を備え
ていることで、電界効果トランジスタにおけるショート
チャネル効果を抑制するための第２導電型の不純物が拡
散することで不純物濃度がより高くなったチャネル領域
となる領域の表面およびその近傍部分が除去される。そ
の除去された部分が第１のシリコンエピタキシャル成長
層で埋め込まれることで、ゲート電極直下の領域の不純
物濃度を制御することができて、電界効果トランジスタ
のしきい値電圧を制御することができる。
【０１２７】また好ましくは、埋め込み工程は、第１の
シリコンエピタキシャル成長層の不純物濃度をチャネル
領域となる領域の不純物濃度よりも低い第２導電型の不
純物濃度とする工程を含み、除去工程は、ゲート電極が
延びる方向に沿って側部が順テーパ状となる溝部を形成
する工程を含んでいることで、不純物領域の直下には比
較的不純物濃度の高いチャネル領域となる領域が残る。
これにより、電界効果トランジスタのショートチャネル
効果を抑制することができる。
シリコンエピタキシャル成長層の不純物濃度をチャネル
領域となる領域の不純物濃度よりも低い第２導電型の不
純物濃度とする工程を含み、除去工程は、ゲート電極が
延びる方向に沿って側部が順テーパ状となる溝部を形成
する工程を含んでいることで、不純物領域の直下には比
較的不純物濃度の高いチャネル領域となる領域が残る。
これにより、電界効果トランジスタのショートチャネル
効果を抑制することができる。
【０１２８】さらに好ましくは、１対の不純物領域およ
びチャネル領域を区画するための分離領域を形成する工
程を備え、除去工程は、チャネル領域となる領域と分離
領域とが接する部分からチャネル領域となる領域に向か
って側部が順テーパ状になる溝部を形成する工程を含ん
でいることで、ゲート電極直下の領域の分離領域の近傍
に比較的不純物濃度の高いチャネル領域となる領域が残
る。これにより、分離領域近傍の電界集中に伴ってしき
い値電圧のより低い寄生トランジスタが形成されるのを
抑制して、リーク電流の低減を図ることができる。
びチャネル領域を区画するための分離領域を形成する工
程を備え、除去工程は、チャネル領域となる領域と分離
領域とが接する部分からチャネル領域となる領域に向か
って側部が順テーパ状になる溝部を形成する工程を含ん
でいることで、ゲート電極直下の領域の分離領域の近傍
に比較的不純物濃度の高いチャネル領域となる領域が残
る。これにより、分離領域近傍の電界集中に伴ってしき
い値電圧のより低い寄生トランジスタが形成されるのを
抑制して、リーク電流の低減を図ることができる。
【０１２９】好ましくは、埋め込み工程は、第１のシリ
コンエピタキシャル成長層を形成する前に、所定の膜と
して、たとえばＩＶ族元素などのシリコン以外の他の元
素を含むシリコンエピタキシャル成長層を形成する工程
を含んでいることで、そのシリコンエピタキシャル成長
層により、第１のエピタキシャル成長層に歪みが生じ
る。これにより、第１のエピタキシャル成長層における
キャリアの移動度が向上して、たとえば電界効果トラン
ジスタの動作速度が向上する。
コンエピタキシャル成長層を形成する前に、所定の膜と
して、たとえばＩＶ族元素などのシリコン以外の他の元
素を含むシリコンエピタキシャル成長層を形成する工程
を含んでいることで、そのシリコンエピタキシャル成長
層により、第１のエピタキシャル成長層に歪みが生じ
る。これにより、第１のエピタキシャル成長層における
キャリアの移動度が向上して、たとえば電界効果トラン
ジスタの動作速度が向上する。
【０１３０】具体的には、除去工程は側面と底面とを有
する溝部を形成する工程を含み、埋め込み工程は、少な
くとも溝部の底面上にシリコン以外の他の元素を含むシ
リコンエピタキシャル成長層を形成する工程を含んでい
ることが好ましい。
する溝部を形成する工程を含み、埋め込み工程は、少な
くとも溝部の底面上にシリコン以外の他の元素を含むシ
リコンエピタキシャル成長層を形成する工程を含んでい
ることが好ましい。
【０１３１】さらに埋め込み工程は、溝部の底面上にの
みシリコン以外の他の元素を含むシリコンエピタキシャ
ル成長層を形成する工程を含んでいることが好ましく、
この場合には、第１のエピタキシャルシリコン成長層に
均一に歪みを与えることができる。
みシリコン以外の他の元素を含むシリコンエピタキシャ
ル成長層を形成する工程を含んでいることが好ましく、
この場合には、第１のエピタキシャルシリコン成長層に
均一に歪みを与えることができる。
【０１３２】本発明の他の局面における半導体装置によ
れば、シリコン以外の他の元素を含むシリコン膜によ
り、シリコン膜に歪みが生じる。これにより、シリコン
膜におけるキャリアの移動度が向上して、１対の不純物
領域とゲート電極とを含む電界効果トランジスタの動作
速度等が向上する。
れば、シリコン以外の他の元素を含むシリコン膜によ
り、シリコン膜に歪みが生じる。これにより、シリコン
膜におけるキャリアの移動度が向上して、１対の不純物
領域とゲート電極とを含む電界効果トランジスタの動作
速度等が向上する。
【０１３３】そのシリコン膜に歪みを与えることのでき
るシリコン以外の元素としては、具体的には、ＩＶ族元
素、または、シリコンと格子定数が異なる元素であるこ
とが好ましい。このような元素は、シリコンの結晶中に
容易に添加することができる。
るシリコン以外の元素としては、具体的には、ＩＶ族元
素、または、シリコンと格子定数が異なる元素であるこ
とが好ましい。このような元素は、シリコンの結晶中に
容易に添加することができる。
【０１３４】好ましくは、シリコン膜はゲート電極の直
下の１対の不純物領域によって挟まれた領域の表面の全
面に位置することで、キャリアが移動するシリコン膜に
均一に歪みを与えることができる。
下の１対の不純物領域によって挟まれた領域の表面の全
面に位置することで、キャリアが移動するシリコン膜に
均一に歪みを与えることができる。
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図２】 同実施の形態において、図１に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図９】 同実施の形態において、図８に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行われる工程を示す断面図である。
後に行われる工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図１３】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図１６】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す一断面図である。
製造方法の一工程を示す一断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図１８】 同実施の形態において、図１７に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図１９】 同実施の形態において、図１８に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２０】 同実施の形態において、図１９に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２１】 同実施の形態において、図２０に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２２】 同実施の形態において、図２１に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２３】 同実施の形態において、図２２に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２４】 同実施の形態において、図２３に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２５】 同実施の形態において、図２４に示す工程
を示す他の断面図である。
を示す他の断面図である。
【図２６】 同実施の形態において、図２４に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２７】 同実施の形態において、図２６に示す工程
を示す他の断面図である。
を示す他の断面図である。
【図２８】 同実施の形態において、図２６に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図２９】 同実施の形態において、図２８に示す工程
を示す他の断面図である。
を示す他の断面図である。
【図３０】 同実施の形態において、図２８に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図３１】 同実施の形態において、図３０に示す工程
を示す他の断面図である。
を示す他の断面図である。
【図３２】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す一断面図である。
製造方法の一工程を示す一断面図である。
【図３３】 同実施の形態において、図３２に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図３４】 同実施の形態において、図３３に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図３５】 同実施の形態において、図３４に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図３６】 本発明の実施の形態５に係る半導体装置の
製造方法の一工程を示す一断面図である。
製造方法の一工程を示す一断面図である。
【図３７】 同実施の形態において、図３６に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図３８】 同実施の形態において、図３７に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図３９】 同実施の形態において、図３８に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図４０】 同実施の形態において、図３９に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図４１】 同実施の形態において、図４０に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図４２】 本発明の実施の形態６に係る半導体装置の
製造方法の一工程を示す一断面図である。
製造方法の一工程を示す一断面図である。
【図４３】 同実施の形態において、図４２に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図４４】 同実施の形態において、図４３に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図４５】 従来の半導体装置の製造方法の一工程を示
す一断面図である。
す一断面図である。
【図４６】 図４５に示す工程の後に行われる工程を示
す断面図である。
す断面図である。
【図４７】 図４６に示す工程の後に行われる工程を示
す断面図である。
す断面図である。
【図４８】 図４７に示す工程の後に行われる工程を示
す断面図である。
す断面図である。
【図４９】 図４８に示す工程の後に行われる工程を示
す断面図である。
す断面図である。
【図５０】 図４９に示す工程の後に行われる工程を示
す断面図である。
す断面図である。
【図５１】 従来の半導体装置の問題点を説明するため
の一断面図である。
の一断面図である。
【図５２】 従来の半導体装置の問題点を説明するため
の他の断面図である。
の他の断面図である。
【図５３】 図５１に示す半導体装置の部分拡大断面図
である。
である。
【図５４】 図５１に示す半導体装置のエクステンショ
ン領域の不純物濃度プロファイルを示す図である。
ン領域の不純物濃度プロファイルを示す図である。
【図５５】 従来の半導体装置における電界効果トラン
ジスタの一等価回路を示す図である。
ジスタの一等価回路を示す図である。
【図５６】 図５１に示す半導体装置のチャネル不純物
領域の不純物濃度プロファイルを示す図である。
領域の不純物濃度プロファイルを示す図である。
【図５７】 図５２に示す半導体装置の部分拡大断面図
である。
である。
【図５８】 従来の半導体装置における電界効果トラン
ジスタの他の等価回路を示す図である。
ジスタの他の等価回路を示す図である。
１ シリコン基板、２ ウェル、３ 素子分離膜、４
パッド酸化膜、５、７、１３ シリコン酸化膜、６ ポ
リシリコン膜、８ ダミーゲート電極、９ａ、９ｂ エ
クステンション領域、１０ 側壁シリコン窒化膜、１１
ａ、１１ｂ ソース／ドレイン領域、１２ａ、１２ｂ
コバルトシリサイド膜、１４、１９、２２、２５、３４
溝、１５、２０、２３、２７、３１、３５ シリコン
選択エピタキシャル膜、１６、２１、２４、２８、３２
チャネル不純物領域、１７ ゲート絶縁膜、１８ ゲ
ート電極、２６、３０、３３ シリコンゲルマニウム選
択エピタキシャル膜、２９ 側壁シリコン酸化膜。
パッド酸化膜、５、７、１３ シリコン酸化膜、６ ポ
リシリコン膜、８ ダミーゲート電極、９ａ、９ｂ エ
クステンション領域、１０ 側壁シリコン窒化膜、１１
ａ、１１ｂ ソース／ドレイン領域、１２ａ、１２ｂ
コバルトシリサイド膜、１４、１９、２２、２５、３４
溝、１５、２０、２３、２７、３１、３５ シリコン
選択エピタキシャル膜、１６、２１、２４、２８、３２
チャネル不純物領域、１７ ゲート絶縁膜、１８ ゲ
ート電極、２６、３０、３３ シリコンゲルマニウム選
択エピタキシャル膜、２９ 側壁シリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 成久 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 阿部 雄次 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 徳田 安紀 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F040 DA06 DA16 DA17 DC01 EC04 EC07 EC08 EC09 ED03 EE01 EE02 EE05 EF02 EF11 EK05 FA02 FA07 FC02 FC06 FC11 FC21 5F045 AB01 AB02 AC01 AC05 AD08 AD09 AD10 AD11 AD12 AD13 AE01 BB16 DB02 HA04 HA05
Claims (13)
- 【請求項１】 チャネル領域となる領域を挟んで半導体
基板の表面に第１導電型の１対の不純物領域を形成する
不純物領域形成工程と、前記チャネル領域となる領域上
にゲート電極を形成する電極形成工程と含む半導体装置
の製造方法であって、 ゲート電極直下の前記チャネル領域となる領域の表面と
その近傍部分およびゲート電極の直下に拡散する前記不
純物領域の部分を除去する除去工程と、 除去された前記チャネル領域となる領域の表面とその近
傍部分および前記不純物領域の部分を所定の膜で埋め込
む埋め込み工程とを備えた、半導体装置の製造方法。 - 【請求項２】 前記不純物領域形成工程は、 前記チャネル領域となる領域上にダミー電極を形成する
工程と、 前記ダミー電極をマスクとして、前記半導体基板の表面
に第１導電型の不純物を導入する工程とを含み、 前記不純物領域形成工程と前記除去工程との間に、前記
ダミー電極を除去する工程を含み、 前記埋め込み工程は、前記所定の膜として、少なくとも
第１のシリコンエピタキシャル成長層を形成する工程を
含み、 前記電極形成工程は、前記埋め込み工程の後に前記ダミ
ー電極が除去された領域上にゲート電極を形成する工程
を含む、請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記埋め込み工程は、 前記第１のシリコンエピタキシャル成長層の表面および
その近傍の部分を除去する工程と、 除去された前記第１のシリコンエピタキシャル成長層の
部分を埋め込むようにさらに第２のシリコンエピタキシ
ャル成長層を形成する工程とを含む、請求項２記載の半
導体装置の製造方法。 - 【請求項４】 前記不純物領域形成工程の前に、前記チ
ャネル領域となる領域を形成するための、第２導電型の
不純物を前記半導体基板の表面に導入する工程を備え
た、請求項２記載の半導体装置の製造方法。 - 【請求項５】 前記埋め込み工程は、前記第１のシリコ
ンエピタキシャル成長層の不純物濃度を前記チャネル領
域となる領域の不純物濃度よりも低い第２導電型の不純
物濃度とする工程を含み、 前記除去工程は、前記ゲート電極が延びる方向に沿って
側部が順テーパ状となる溝部を形成する工程を含む、請
求項４記載の半導体装置の製造方法。 - 【請求項６】 前記１対の不純物領域および前記チャネ
ル領域となる領域を区画するための分離領域を形成する
工程を備え、 前記除去工程は、前記チャネル領域となる領域と前記分
離領域とが接する部分から前記チャネル領域となる領域
に向かって側部が順テーパ状になる溝部を形成する工程
を含む、請求項４または５に記載の半導体装置の製造方
法。 - 【請求項７】 前記埋め込み工程は、前記第１のシリコ
ンエピタキシャル成長層を形成する前に、前記所定の膜
としてシリコン以外の他の元素を含むシリコンエピタキ
シャル成長層を形成する工程を含む、請求項２記載の半
導体装置の製造方法。 - 【請求項８】 前記除去工程は側面と底面とを有する溝
部を形成する工程を含み、 前記埋め込み工程は、少なくとも前記溝部の底面上に前
記シリコン以外の他の元素を含むシリコンエピタキシャ
ル成長層を形成する工程を含む、請求項７記載の半導体
装置の製造方法。 - 【請求項９】 前記埋め込み工程は、前記溝部の底面上
にのみ前記シリコン以外の他の元素を含むシリコンエピ
タキシャル成長層を形成する工程を含む、請求項８記載
の半導体装置の製造方法。 - 【請求項１０】 シリコン基板の表面に間隔を隔てて形
成された所定導電型の１対の不純物領域と、 前記１対の不純物領域によって挟まれた領域の前記半導
体基板の表面上にゲート絶縁膜を介在させて形成された
ゲート電極と、 前記ゲート電極の直下の前記１対の不純物領域によって
挟まれた領域にのみ形成され、前記ゲート電極の直下に
位置するシリコン膜および該シリコン膜の下に位置し前
記シリコン膜に歪みを与えるためのシリコン以外の他の
元素を含むシリコン膜とを備えた、半導体装置。 - 【請求項１１】 前記シリコン以外の他の元素はＩＶ族
元素である、請求項１０記載の半導体装置。 - 【請求項１２】 前記シリコン以外の他の元素はシリコ
ンと格子定数が異なる元素である、請求項１０記載の半
導体装置。 - 【請求項１３】 前記シリコン膜は、前記ゲート電極の
直下の前記１対の不純物領域によって挟まれた領域の表
面の全面に位置する、請求項１０〜１２のいずれかに記
載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288417A JP2002100762A (ja) | 2000-09-22 | 2000-09-22 | 半導体装置およびその製造方法 |
| US09/809,211 US6566734B2 (en) | 2000-09-22 | 2001-03-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288417A JP2002100762A (ja) | 2000-09-22 | 2000-09-22 | 半導体装置およびその製造方法 |
Publications (1)
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|---|---|
| JP2002100762A true JP2002100762A (ja) | 2002-04-05 |
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ID=18772008
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|---|---|---|---|
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| US (1) | US6566734B2 (ja) |
| JP (1) | JP2002100762A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006030505A1 (ja) * | 2004-09-16 | 2006-03-23 | Fujitsu Limited | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| KR100680505B1 (ko) | 2005-12-14 | 2007-02-08 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| JP2007509503A (ja) * | 2003-10-20 | 2007-04-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造および半導体構造を製造する方法 |
| US7227224B2 (en) | 2003-02-28 | 2007-06-05 | Samsung Electronics Co., Ltd. | MOS transistor with elevated source and drain structures and method of fabrication thereof |
| JP2007329211A (ja) * | 2006-06-07 | 2007-12-20 | Sony Corp | 半導体装置およびその製造方法 |
| JP2009088305A (ja) * | 2007-10-01 | 2009-04-23 | Hitachi Kokusai Electric Inc | 半導体デバイスの製造方法 |
| JP2011044659A (ja) * | 2009-08-24 | 2011-03-03 | Sony Corp | 半導体装置及びその製造方法 |
Families Citing this family (87)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372641B1 (ko) * | 2000-06-29 | 2003-02-17 | 주식회사 하이닉스반도체 | 다마신 공정을 이용한 반도체 소자의 제조방법 |
| JP3539491B2 (ja) * | 2001-02-26 | 2004-07-07 | シャープ株式会社 | 半導体装置の製造方法 |
| KR100473476B1 (ko) * | 2002-07-04 | 2005-03-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US7456476B2 (en) * | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US7326619B2 (en) * | 2003-08-20 | 2008-02-05 | Samsung Electronics Co., Ltd. | Method of manufacturing integrated circuit device including recessed channel transistor |
| US6916694B2 (en) * | 2003-08-28 | 2005-07-12 | International Business Machines Corporation | Strained silicon-channel MOSFET using a damascene gate process |
| KR100488546B1 (ko) * | 2003-08-29 | 2005-05-11 | 삼성전자주식회사 | 트랜지스터의 제조방법 |
| US7022592B2 (en) * | 2003-10-03 | 2006-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ammonia-treated polysilicon semiconductor device |
| US6936516B1 (en) * | 2004-01-12 | 2005-08-30 | Advanced Micro Devices, Inc. | Replacement gate strained silicon finFET process |
| US7268058B2 (en) * | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
| US7154118B2 (en) * | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US7348284B2 (en) * | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| US7704833B2 (en) * | 2004-08-25 | 2010-04-27 | Intel Corporation | Method of forming abrupt source drain metal gate transistors |
| US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7422946B2 (en) * | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| DE102005002739B4 (de) | 2005-01-20 | 2010-11-25 | Infineon Technologies Ag | Verfahren zum Herstellen eines Feldeffekttransistors, Tunnel-Feldeffekttransistor und integrierte Schaltungsanordnung mit mindestens einem Feldeffekttransistor |
| US20060166417A1 (en) * | 2005-01-27 | 2006-07-27 | International Business Machines Corporation | Transistor having high mobility channel and methods |
| US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US20060202266A1 (en) * | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| US20060228850A1 (en) * | 2005-04-06 | 2006-10-12 | Pang-Yen Tsai | Pattern loading effect reduction for selective epitaxial growth |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US20060292762A1 (en) * | 2005-06-22 | 2006-12-28 | Epion Corporation | Replacement gate field effect transistor with germanium or SiGe channel and manufacturing method for same using gas-cluster ion irradiation |
| US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| US7402875B2 (en) * | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| US20070090416A1 (en) * | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US20070090408A1 (en) * | 2005-09-29 | 2007-04-26 | Amlan Majumdar | Narrow-body multiple-gate FET with dominant body transistor for high performance |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| US20070152266A1 (en) * | 2005-12-29 | 2007-07-05 | Intel Corporation | Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers |
| WO2007117583A2 (en) * | 2006-04-07 | 2007-10-18 | Applied Materials Inc. | Cluster tool for epitaxial film formation |
| JP2007281280A (ja) * | 2006-04-10 | 2007-10-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5076388B2 (ja) | 2006-07-28 | 2012-11-21 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| DE102006046380B4 (de) * | 2006-09-29 | 2011-03-24 | Globalfoundries Inc. | Verfahren zur Herstellung eines Feldeffekttransistors mit einem elastisch verspannten Kanalgebiet und Feldeffekttransistor |
| US7964487B2 (en) * | 2008-06-04 | 2011-06-21 | International Business Machines Corporation | Carrier mobility enhanced channel devices and method of manufacture |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| JP4770885B2 (ja) * | 2008-06-30 | 2011-09-14 | ソニー株式会社 | 半導体装置 |
| US7838353B2 (en) * | 2008-08-12 | 2010-11-23 | International Business Machines Corporation | Field effect transistor with suppressed corner leakage through channel material band-edge modulation, design structure and method |
| US8125037B2 (en) | 2008-08-12 | 2012-02-28 | International Business Machines Corporation | Field effect transistor with channel region edge and center portions having different band structures for suppressed corner leakage |
| TWI419324B (zh) * | 2009-11-27 | 2013-12-11 | Univ Nat Chiao Tung | 具有三五族通道及四族源汲極之半導體裝置及其製造方法 |
| CN102117750B (zh) * | 2009-12-30 | 2012-08-29 | 中国科学院微电子研究所 | Mosfet结构及其制作方法 |
| CN102194747A (zh) * | 2010-03-03 | 2011-09-21 | 中国科学院微电子研究所 | 形成沟道材料的方法 |
| CN102254824B (zh) * | 2010-05-20 | 2013-10-02 | 中国科学院微电子研究所 | 半导体器件及其形成方法 |
| US20120038008A1 (en) * | 2010-08-16 | 2012-02-16 | International Business Machines Corporation | Field Effect Transistor Device with Self-Aligned Junction and Spacer |
| US20120038007A1 (en) * | 2010-08-16 | 2012-02-16 | International Business Machines Corporation | Field Effect Transistor Device With Self-Aligned Junction |
| KR20120058962A (ko) * | 2010-11-30 | 2012-06-08 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US8691650B2 (en) * | 2011-04-14 | 2014-04-08 | International Business Machines Corporation | MOSFET with recessed channel film and abrupt junctions |
| CN102832171A (zh) * | 2011-06-13 | 2012-12-19 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| KR101865754B1 (ko) | 2011-07-01 | 2018-06-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US8994123B2 (en) * | 2011-08-22 | 2015-03-31 | Gold Standard Simulations Ltd. | Variation resistant metal-oxide-semiconductor field effect transistor (MOSFET) |
| CN103035712B (zh) * | 2011-10-09 | 2015-10-14 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US8791502B2 (en) | 2011-10-09 | 2014-07-29 | The Institute of Microelectronics Chinese Academy of Science | Semiconductor device and method of manufacturing the same |
| CN103187259B (zh) * | 2011-12-31 | 2016-04-13 | 中芯国际集成电路制造(北京)有限公司 | 一种互补结型场效应晶体管c-JFET器件及其后栅极的制造方法 |
| CN103187310B (zh) * | 2011-12-31 | 2017-03-15 | 中芯国际集成电路制造(北京)有限公司 | 一种互补结型场效应晶体管c‑JFET器件及其后栅极的制造方法 |
| CN103187309B (zh) * | 2011-12-31 | 2016-08-17 | 中芯国际集成电路制造(北京)有限公司 | 结型场效应晶体管及其制造方法 |
| US9466696B2 (en) | 2012-01-24 | 2016-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and methods for forming the same |
| US9171925B2 (en) | 2012-01-24 | 2015-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-gate devices with replaced-channels and methods for forming the same |
| US9281378B2 (en) | 2012-01-24 | 2016-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin recess last process for FinFET fabrication |
| US9373684B2 (en) * | 2012-03-20 | 2016-06-21 | Semiwise Limited | Method of manufacturing variation resistant metal-oxide-semiconductor field effect transistor (MOSFET) |
| US10103226B2 (en) | 2012-04-30 | 2018-10-16 | International Business Machines Corporation | Method of fabricating tunnel transistors with abrupt junctions |
| CN103456633B (zh) * | 2012-05-30 | 2016-07-06 | 中芯国际集成电路制造(上海)有限公司 | Mos管及其形成方法 |
| CN103456632B (zh) * | 2012-05-30 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | Mos管及其形成方法 |
| US9190485B2 (en) | 2012-07-28 | 2015-11-17 | Gold Standard Simulations Ltd. | Fluctuation resistant FDSOI transistor with implanted subchannel |
| US9269804B2 (en) | 2012-07-28 | 2016-02-23 | Semiwise Limited | Gate recessed FDSOI transistor with sandwich of active and etch control layers |
| US9263568B2 (en) | 2012-07-28 | 2016-02-16 | Semiwise Limited | Fluctuation resistant low access resistance fully depleted SOI transistor with improved channel thickness control and reduced access resistance |
| US20140073106A1 (en) | 2012-09-12 | 2014-03-13 | International Business Machines Corporation | Lateral bipolar transistor and cmos hybrid technology |
| CN103681342B (zh) * | 2012-09-25 | 2017-03-29 | 中芯国际集成电路制造(上海)有限公司 | 一种导电沟道制作方法 |
| US9443962B2 (en) | 2012-11-09 | 2016-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessing STI to increase fin height in fin-first process |
| US9349837B2 (en) | 2012-11-09 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessing STI to increase Fin height in Fin-first process |
| US8836018B2 (en) * | 2012-11-16 | 2014-09-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor integrated device with channel region |
| US9012276B2 (en) | 2013-07-05 | 2015-04-21 | Gold Standard Simulations Ltd. | Variation resistant MOSFETs with superior epitaxial properties |
| US9847404B2 (en) | 2013-07-06 | 2017-12-19 | Semiwise Limited | Fluctuation resistant FinFET |
| US9245971B2 (en) * | 2013-09-27 | 2016-01-26 | Qualcomm Incorporated | Semiconductor device having high mobility channel |
| CN104733308B (zh) * | 2013-12-18 | 2018-08-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104795441A (zh) * | 2014-01-20 | 2015-07-22 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| US9287269B2 (en) * | 2014-02-06 | 2016-03-15 | Globalfoundries Singapore Pte. Ltd. | 1t sram/dram |
| US9773869B2 (en) | 2014-03-12 | 2017-09-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9935013B2 (en) * | 2014-04-09 | 2018-04-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flexible device modulation by oxide isolation structure selective etching process |
| US9385120B2 (en) | 2014-06-05 | 2016-07-05 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9324831B2 (en) * | 2014-08-18 | 2016-04-26 | Globalfoundries Inc. | Forming transistors without spacers and resulting devices |
| US11049939B2 (en) | 2015-08-03 | 2021-06-29 | Semiwise Limited | Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation |
| US9680019B1 (en) * | 2016-07-20 | 2017-06-13 | Globalfoundries Inc. | Fin-type field-effect transistors with strained channels |
| US11373696B1 (en) | 2021-02-19 | 2022-06-28 | Nif/T, Llc | FFT-dram |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4731339A (en) * | 1986-08-25 | 1988-03-15 | Rockwell International Corporation | Process for manufacturing metal-semiconductor field-effect transistors |
| US5245208A (en) * | 1991-04-22 | 1993-09-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US5576227A (en) * | 1994-11-02 | 1996-11-19 | United Microelectronics Corp. | Process for fabricating a recessed gate MOS device |
| US6399970B2 (en) * | 1996-09-17 | 2002-06-04 | Matsushita Electric Industrial Co., Ltd. | FET having a Si/SiGeC heterojunction channel |
| KR100212693B1 (ko) * | 1996-12-14 | 1999-08-02 | 권혁준 | 규소/규소게르마늄 모스 전계 트랜지스터 및 그 제조방법 |
| US5918130A (en) * | 1997-09-08 | 1999-06-29 | Advanced Micro Devices, Inc. | Transistor fabrication employing formation of silicide across source and drain regions prior to formation of the gate conductor |
| US6326667B1 (en) * | 1999-09-09 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor devices and methods for producing semiconductor devices |
| US6207978B1 (en) * | 2000-03-01 | 2001-03-27 | Advanced Micro Devices, Inc. | Flash memory cells having a modulation doped heterojunction structure |
| US6461945B1 (en) * | 2000-06-22 | 2002-10-08 | Advanced Micro Devices, Inc. | Solid phase epitaxy process for manufacturing transistors having silicon/germanium channel regions |
-
2000
- 2000-09-22 JP JP2000288417A patent/JP2002100762A/ja not_active Withdrawn
-
2001
- 2001-03-16 US US09/809,211 patent/US6566734B2/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227224B2 (en) | 2003-02-28 | 2007-06-05 | Samsung Electronics Co., Ltd. | MOS transistor with elevated source and drain structures and method of fabrication thereof |
| US7569456B2 (en) | 2003-02-28 | 2009-08-04 | Samsung Electronics Co., Ltd. | MOS transistor with elevated source and drain structures and method of fabrication thereof |
| JP2007509503A (ja) * | 2003-10-20 | 2007-04-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造および半導体構造を製造する方法 |
| WO2006030505A1 (ja) * | 2004-09-16 | 2006-03-23 | Fujitsu Limited | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| JPWO2006030505A1 (ja) * | 2004-09-16 | 2008-05-08 | 富士通株式会社 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| US8067291B2 (en) | 2004-09-16 | 2011-11-29 | Fujitsu Semiconductor Limited | MOS field-effect transistor and manufacturing method thereof |
| KR100680505B1 (ko) | 2005-12-14 | 2007-02-08 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| JP2007329211A (ja) * | 2006-06-07 | 2007-12-20 | Sony Corp | 半導体装置およびその製造方法 |
| JP2009088305A (ja) * | 2007-10-01 | 2009-04-23 | Hitachi Kokusai Electric Inc | 半導体デバイスの製造方法 |
| JP2011044659A (ja) * | 2009-08-24 | 2011-03-03 | Sony Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020037619A1 (en) | 2002-03-28 |
| US6566734B2 (en) | 2003-05-20 |
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| US8373226B2 (en) | Semiconductor device including a Trench-Gate Fin-FET | |
| US7714394B2 (en) | CMOS semiconductor devices having elevated source and drain regions and methods of fabricating the same | |
| US7755114B2 (en) | Semiconductor device and manufacturing method thereof | |
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| KR20030034956A (ko) | 반도체 소자의 제조방법 |
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