KR100448591B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
반도체 소자의 트랜지스터 제조 방법 Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 43
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 238000005468 ion implantation Methods 0.000 claims abstract description 28
- 238000000151 deposition Methods 0.000 claims abstract description 12
- 230000008021 deposition Effects 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 44
- 229910052796 boron Inorganic materials 0.000 claims description 25
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 11
- 239000010410 layer Substances 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 4
- 230000035515 penetration Effects 0.000 abstract description 4
- 230000000903 blocking effect Effects 0.000 abstract 1
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 9
- 230000005465 channeling Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- -1 Boron ions Chemical class 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, PMOS 트랜지스터의 게이트 전극을 형성하기 위한 비정질 실리콘막을 증착 가스의 유입을 조절하여 막내에서 막질이 다른 다층으로 형성하고, 비정질 실리콘막에 중간 에너지를 이용하여 p형 불순물을 이온 주입함으로써 p형 불순물이 게이트 산화막내로 침투하는 것을 차단할 수 있고, 표면의 결함을 제거할 수 있으며, 문턱 전압을 안정화시킬 수 있는 반도체 소자의 트랜지스터 제조 방법이 제시된다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 PMOS트랜지스터의 게이트 전극을 형성하기 위한 비정질 실리콘막을 증착 가스의 유입을 조절하여 막내에서 막질이 다른 다층으로 형성하고, 비정질 실리콘막에 중간 에너지를 이용하여 p형 불순물을 이온 주입함으로써 p형 불순물이 게이트 산화막내로 침투하는 것을 차단할 수 있고, 표면의 결함을 제거할 수 있으며, 문턱 전압을 안정화시킬 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
디자인룰이 감소함에 따라 워드라인 면저항의 감소와 함께 종래의 매립 채널(buried channel) PMOS 트랜지스터의 펀치 마진(punch margin)이 점차 부족하여 표면 채널(surface channel) PMOS 트랜지스터의 개발이 필요하게 되었다. 우수한 표면 채널 PMOS 트랜지스터를 개발하기 위해서는 폴리실리콘막에 주입하는 붕소(B)가 게이트 산화막내로 침투하는 것을 억제해야 한다. 그런데, 소자가 축소됨에 따라 듀얼 게이트를 사용하는 소자에서의 붕소(B) 침투 현상을 해결하기 위해 후속 열을 감소하거나 질화막과 산화막의 이중막으로 게이트 절연막을 구성하고 있는 실정이다.
종래의 듀얼 게이트를 갖는 트랜지스터 제조 방법을 간략하게 설명하면 다음과 같다. 반도체 기판상의 소정 영역에 소자 분리막을 형성하여 액티브 영역 및 필드 영역을 확정한 후 액티브 영역의 반도체 기판상에 서로 다른 불순물 이온 주입 공정을 실시하여 NMOS 영역 및 PMOS 영역을 확정한다. 그리고, 전체 구조 상부에 게이트 산화막 및 비정질 실리콘막을 형성한 후 NMOS 영역의 비정질 실리콘막에는n형 불순물 이온을 주입하고, PMOS 영역의 비정질 실리콘막에는 p형 불순물 이온을 주입한다. 상기 비정질 실리콘막은 이후 공정에서의 열에 의해 결정화되어 폴리실리콘막으로 변형된다. 그리고, 전체 구조 상부에 게이트 전극을 형성하기 위한 감광막 패턴을 각각 형성한 후 이를 마스크로 식각 공정을 실시하여 NMOS 영역 및 PMOS 영역에 게이트 전극을 각각 형성한다. 그후 NMOS 영역 및 PMOS 영역에 각각 다른 불순물 이온 주입 공정을 실시하여 소오스 및 드레인 영역을 각각 형성한다. 이에 의해 NMOS 트랜지스터 및 PMOS 트랜지스터가 구비된 CMOS 트랜지스터가 제조된다.
상기 PMOS 영역의 비정질 실리콘막에 주입되는 p형 불순물 이온으로는 붕소 이온을 이용하는데, 붕소는 확산도가 뛰어나기 때문에 후속 열공정에 의한 붕소의 TED(Transient Enhanced Diffusion)에 의한 조절을 할 수 없다. 또한 게이트 산화막내로 붕소가 확산되어 게이트 산화막의 손실에 따른 누설을 조절할 수 없다. 그리고, 소자의 축소에 따른 매립 채널의 내부 확산에 의한 문턱 전압을 조절하여 소자의 턴온 및 턴오프를 조절하기가 더욱 어렵게 되어 듀얼 게이트를 통한 PMOS 트랜지스터 표면 채널의 형성이 필수불가결하다.
한편, BF2만을 이용하여 PMOS 영역의 비정질 실리콘막에 불순물 이온 주입 공정을 실시하면 잔류 불소(F)에 의한 게이트 산화막의 악화를 피할 수 없기 때문에 게이트 산화막의 열화와 누설 전류에 의한 소자의 신뢰성을 악화시키게 된다.불순물에 의한 채널링을 방지하기 위하여 비교적 큰 질량을 갖는 BF2이온을 이용함으로써 비정질 실리콘막의 상부 표면에서 결함이 발생되어 안정된 트랜지스터의 구현에 어려움이 있다.
본 발명의 목적은 PMOS 트랜지스터의 게이트 전극을 형성하기 위해 비정질 실리콘막에 주입되는 붕소 이온이 게이트 산화막내로 침투하는 것을 방지함으로써 게이트 산화막의 손실을 방지할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 있다.
본 발명에서는 PMOS 트랜지스터의 게이트 전극을 형성하기 위한 비정질 실리콘막을 증착 가스의 유입을 조절하여 막내에서 막질이 다른 다층으로 형성되도록 CVD 방법을 이용하여 증착한다. 막질이 다른 층에 의해 이후 주입되는 p형 불순물이 게이트 산화막내로 침투하는 것을 차단할 수 있다. 또한, 중간 에너지(medium energy)에서 이온 주입 공정을 실시함으로써 기존의 불순물 채널링 효과를 최소화하기 위해 저에너지(low energy)로 이온 주입 공정을 실시하여 발생하는 표면 효과를 제거하여 안정된 막을 형성할 수 있고, 막내의 붕소 분포의 균일도 개선, 문턱 전압의 안정화를 얻을 수 있다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 소자 분리막
13 : 게이트 산화막 14 : 비정질 실리콘막
15 : 층간 계면 16 : 감광막 패턴
17 : 스페이서 18 : 접합 영역
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상부에 게이트 산화막을 형성한 후 반응 가스의 유입을 조절하여 막질이 다른 다층 구조로 층간 계면을 갖는 비정질 실리콘막을 형성하는 단계와, 상기 비정질 실리콘막에 p형 불순물을 이온 주입하는 단계와, 상기 비정질 실리콘막을 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성한 후 상기 반도체 기판상에 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, NMOS 트랜지스터와 함께 CMOS 트랜지스터를 구성할 수 있지만, PMOS 트랜지스터에 적용하는 경우만을 예로 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(11)상의 소정 영역에 소자 분리막(12)을 형성하여 액티브 영역 및 필드 영역을 확정한다. 액티브 영역의 반도체 기판(11)상에 문턱 전압 조절 이온 주입 공정을 실시한다. 전체 구조 상부에 습식 산화 공정으로 게이트 산화막(13)을 형성한다. 그리고, 게이트 산화막(13) 상부에 반응 가스의 유입을 조절하여 막질이 다른 다층 구조로 층간에 계면(15)을 갖는 비정질 실리콘막(14)을 형성한다. 상기 비정질 실리콘막(14)은 530∼550℃의 온도와 1Torr 이하의 낮은 압력에서 SiH4가스 또는 Si2H6가스등의 실리콘 가스를 이용하여 LPCVD 방법으로 증착한다. 또한, 상기 비정질 실리콘막(14)을 다층 구조로 형성하기 위해 비정질 실리콘막을 1000Å의 두께로 증착할 경우 200Å 단위로 증착 가스로 사용하는 SiH4가스 또는 Si2H6가스등의 실리콘 소오스 가스의 주입량을 조절하고, 성질을 다르게 하기 위해 증착 온도 대비 50℃ 감소한 증착 온도로 10초∼10분 정도 유지시켜 다층 구조의 비정질 실리콘막(14)을 증착한다. 비정질 실리콘막(14)은 이후 공정에서의 800℃ 이상의 열에 의해 결정화되어 폴리실리콘막으로 변화된다.
도 1(b)를 참조하면, 다층 구조를 갖는 비정질 실리콘막(14) 상부에 감광막 패턴(16)을 형성한 후 중간 에너지를 이용하여 p형 불순물 이온 주입 공정을 실시한다. 감광막 패턴(16)은 게이트 전극이 형성될 영역이 노출되도록 형성된다. 즉 게이트 전극을 형성하기 위한 마스크와 반대 형상의 마스크를 이용한 노광 및 현상 공정을 감광막 패턴(16)을 형성한다. 한편, 한정된 영역에만 p형 불순물 이온 주입 공정을 실시하지 않고 비정질 실리콘막(14) 전면에 이온 주입 공정을 실시할 수도 있다. 또한, p형 불순물 이온 주입 공정은 BF2, 붕소 또는 BF2와 붕소를 동시에 이용하여 실시할 수 있다. BF2를 이용한 이온 주입 공정은 30∼50keV의 에너지를 이용하여 1E14∼1E16ions/㎤ 이상의 도우즈량으로 실시하며, .채널링 효과를 얻기 위해 0°의 틸트를 갖도록 실시한다. 그리고, 붕소를 이용한 이온 주입 공정은 15∼50keV의 에너지를 이용하여 1E14∼1E16ions/㎤ 이상의 도우즈량으로 실시하며,채널링 효과를 얻기 위해 0°의 틸트를 갖도록 실시한다. 또한, BF2와 붕소를 동시에 이용할 경우 비정질 실리콘내에서 절연의 성능을 저하시키는 불소 이온의 효과를 줄일 수 있는데, 30∼50keV의 에너지로 BF2를 1E14∼5E15ions/㎤ 이상의 도우즈량으로 비정질 실리콘막의 깊은 계면에 이온 주입한 후 붕소의 채널링 효과를 억제하기 위해 5∼20keV의 에너지로 붕소를 1E14∼5E15ions/㎤ 이상의 도우즈량으로 비정질 실리콘막의 표면 계면에 이온 주입한다. 상기와 같이 다층 구조를 갖는 비정질 실리콘막(14)의 층간 계면(15)에 의해 붕소가 집중되어 게이트 산화막(13)쪽으로 내부 확산되는 것이 차단된다. 비정질 실리콘막(14)의 층간 계면(15)에 붕소가 집중되는 현상은 후속 열공정시에도 기존에 비해 양호하며, 차단된 붕소의 도핑 효율도 증가한다. 또한, 중간 에너지를 이용하여 불순물 이온 주입 공정을 실시함으로써 채널링 현상을 방지하기 위해 비교적 낮은 에너지를 이용하여 이온 주입 공정을 실시하고, 질량(mass)이 큰 불순물을 사용하여 발생할 수 있는 표면 손상에 의한 결함을 제거할 수 있고, 문턱 전압의 안정화를 얻을 수 있다.
도 1(c)를 참조하면, 감광막 패턴(16)을 제거한 후 비정질 실리콘막(14)을 패터닝하여 게이트 전극을 형성한다. 즉, p형 불순물이 이온 주입된 부분이 잔류하고 나머지 부분은 제거되도록 패터닝한다. 그리고, 저농도 불순물 이온 주입 공정을 실시한 후 게이트 전극 측벽에 스페이서(17)을 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(11)상에 접합 영역(18)을 형성한다.
상술한 바와 같이 본 발명에 의하면 PMOS 트랜지스터의 게이트 전극을 형성하기 위해 막질이 다른 다층의 비정질 실리콘막을 형성함으로써 이온 주입되는 붕소가 다층의 비정질 실리콘막내의 층간 계면에 의한 게터링 사이트에 의해 차단됨으로써 게이트 산화막내로의 침투를 방지할 수 있다. 또한, 디자인 룰의 감소에 따라 유효 채널 길이의 감소로 더욱 얇은 두께의 게이트 전극을 요구하는 실정에 효과적으로 불순물의 침투를 조절할 수 있다. 그리고, 중간 에너지로 불순물 이온 주입 공정을 실시함으로써 비교적 낮은 에너지와 높은 빔 전류를 이용한 불순물 이온 주입 공정에 의해 비정질 실리콘막에 발생되는 이온 주입에 따른 손상을 방지할 수 있고, 게이트 전극과 접합 영역을 확정하기 위한 공정에서 폴리실리콘막과 반도체 기판이 손상되어 다량의 불순물이 손실되는 것을 방지할 수 있으며, 불순물의 효율을 향상시킬 수 있다. 또한, 비정질 실리콘막내에 층간 계면을 형성함으로써 고온의 열처리 공정에서도 막내에서의 불순물의 이동을 제어할 수 있어 문턱 전압의 안정화를 얻을 수 있으며, 향후 소자에서의 축소에도 탄력적으로 대체할 수 있다.
Claims (9)
- 반도체 기판 상에 게이트 산화막을 형성하는 제1 단계;제1 증착온도에서 실리콘 가스를 사용하여 제1 비정질 실리콘층을 형성하는 제2 단계;상기 실리콘 가스의 유입량을 조절하고, 상기 제1 증착 온도보다 50℃ 낮은 제2 증착 온도에서 상기 제1 비정질 실리콘층 상에 제2 비정질 실리콘층을 형성하는 제3 단계;상기 제2 단계 및 제3 단계를 반복 실시하여 막질이 다른 다층 구조로 층간 계면을 갖는 비정질 실리콘막을 형성하는 제4 단계;상기 비정질 실리콘막에 p형 불순물을 이온 주입하는 제5 단계;상기 비정질 실리콘막을 패터닝하여 게이트 전극을 형성하는 제6 단계; 및상기 게이트 전극 측벽에 스페이서를 형성한 후 상기 반도체 기판상에 접합 영역을 형성하는 제7 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 비정질 실리콘막은 약 1000Å의 두께로 형성되며, 이후 공정에서의 고온의 열에 의해 결정화되어 폴리실리콘막으로 변화되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제1 비정질 실리콘막은 530 내지 550℃의 상기 제1 증착온도와 1Torr 이하의 압력에서 SiH4가스 또는 Si2H6가스의 상기 실리콘 가스를 이용한 LPCVD 방법으로 증착하고, 상기 제2 비정질 실리콘막은 SiH4가스 또는 Si2H6가스의 상기 실리콘 가스 주입량을 조절하여 상기 제2 증착 온도에서 10초 내지 10분 정도 유지시켜 증착하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 p형 불순물 이온 주입 공정은 BF2, 붕소 또는 BF2와 붕소를 동시에 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서, 상기 BF2를 이용한 이온 주입 공정은 30 내지 50keV의 에너지를 이용하여 1E14 내지 1E16ions/㎤ 이상의 도우즈량으로 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서, 상기 상기 BF2를 이용한 이온 주입 공정 0°의 틸트를 갖도록 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서, 상기 붕소를 이용한 이온 주입 공정은 15 내지 50keV의 에너지를 이용하여 1E14 내지 1E16ions/㎤ 이상의 도우즈량으로 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서, 상기 붕소를 이용한 이온 주입 공정은 0°의 틸트를 갖도록 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서, 상기 BF2와 붕소를 동시에 이용한 이온 주입 공정은 30 내지 50keV의 에너지와 1E14 내지 5E15ions/㎤ 이상의 도우즈량으로 BF2를 이온 주입한 후 5 내지 20keV의 에너지와 1E14 내지 5E15ions/㎤ 이상의 도우즈량으로 붕소를 이온 주입하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0083495A KR100448591B1 (ko) | 2001-12-22 | 2001-12-22 | 반도체 소자의 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0083495A KR100448591B1 (ko) | 2001-12-22 | 2001-12-22 | 반도체 소자의 트랜지스터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030053316A KR20030053316A (ko) | 2003-06-28 |
| KR100448591B1 true KR100448591B1 (ko) | 2004-09-13 |
Family
ID=29577908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0083495A KR100448591B1 (ko) | 2001-12-22 | 2001-12-22 | 반도체 소자의 트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100448591B1 (ko) |
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2001
- 2001-12-22 KR KR10-2001-0083495A patent/KR100448591B1/ko not_active IP Right Cessation
Patent Citations (6)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20030053316A (ko) | 2003-06-28 |
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