CN110797342B - 存储器件的制造方法及该存储器件 - Google Patents

存储器件的制造方法及该存储器件 Download PDF

Info

Publication number
CN110797342B
CN110797342B CN201910986340.9A CN201910986340A CN110797342B CN 110797342 B CN110797342 B CN 110797342B CN 201910986340 A CN201910986340 A CN 201910986340A CN 110797342 B CN110797342 B CN 110797342B
Authority
CN
China
Prior art keywords
layer
substrate
silicon oxide
oxide layer
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910986340.9A
Other languages
English (en)
Other versions
CN110797342A (zh
Inventor
张金霜
邹荣
王奇伟
陈昊瑜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN201910986340.9A priority Critical patent/CN110797342B/zh
Publication of CN110797342A publication Critical patent/CN110797342A/zh
Application granted granted Critical
Publication of CN110797342B publication Critical patent/CN110797342B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请公开了一种存储器件的制造方法及该存储器件，包括：提供一衬底，该衬底包括存储单元区域和***电路区域；对存储单元区域的有源区进行离子注入；在衬底上沉积隔离层，隔离层的最内层包括氧化硅层，隔离层的最外层包括氮化硅层；对隔离层进行刻蚀，直至衬底平面上的氧化硅层暴露在外；对***电路区域的源端进行离子注入；在衬底沉积氧化硅层，使衬底上的图形被氧化硅层覆盖；去除存储单元区域的氧化硅层；通过湿刻蚀工艺去除存储单元区域最外层的氮化硅层；对存储区域的漏端进行离子注入。本申请能够在对栅极的侧墙进行减薄的同时不对***电路的侧墙进行减薄，进而在保证ILD填充良率的基础上，满足***电路的侧墙厚度以提高击穿电压窗口。

Description

存储器件的制造方法及该存储器件
技术领域
本申请涉及半导体制造技术领域，具体涉及一种存储器件的制造方法及该存储器件。
背景技术
非易失性存储(non-volatile memory，NVM)器件的市场占有率越来越高，NVM 器件通常分为两种类型：叠栅(stack gate)存储器件和分栅(split gate)存储器 件，分栅存储器件的。
传统的分栅存储器件采用源端漏端非对称结构，为了满足高密度、高性能、低成本的市场需求，技术节点越做越小，相应的漏端尺寸也缩小至低于50纳米，因此对 侧墙工艺以及介电层(inter layer dielectric，ILD)填充工艺要求越来越高。
在65纳米节点以下的NOR型分栅存储器件的侧墙形成的工艺步骤中，由于漏端 尺寸缩小，侧墙刻蚀后中间仅留很小的缝隙会导致后续ILD填充不良，有孔洞(Void) 产生造成严重的良率问题；如果过多减薄侧墙，虽然能保证存储单元区ILD填充问题， 但会导致***电路侧墙厚度较薄导致击穿电压窗口不够的问题。
以可擦除可编程只读寄存器隧道氧化层(Erasable Programmable Read OnlyMemory with Tunnel Oxide，ETOX)结构的非易失性存储器件做示例性说明，参考图 1，其示出了ETOX结构的存储器件的俯视图，其包括相互垂直的字线(Word Line， WL)110和位线(Bit Line，BL)120，位于字线110一侧的控制栅(Control Grid) 130。
图2是ETOX结构的存储器件沿图1中的线AA'方向的剖面图，如图2所示，浮栅(Floating Gate，FG)150、控制氧化层140和控制栅130构成的栅极的一侧，是狭 小的漏端101，栅极的周侧形成有侧墙。不难看出，当侧墙较厚时，由于漏端101处 的空间狭小，会导致后续的ILD填充出现良率较低的问题；若对侧墙减薄，由于栅极 的侧墙和***电路的侧墙是同时形成，会导致***电路的侧墙较薄导致电压击穿的隐 患。
图3至图12是相关技术提供的存储器件的制造流程图。其中，图3、图5、图7、 图9、图11是存储器件的存储单元区域沿图1中的线AA'方向的剖面图；图4、图6、 图8、图10、图12是存储器件的***电路区域的剖面图。
在图3和图4所示的步骤中，在衬底上依次执行有源区的光刻，有源区的刻蚀以 及有源区的离子注入步骤；在图5和图6所示的步骤中，同时在存储单元区域和*** 电路上沉积隔离层；在图7和图8所示的步骤中，同时对存储单元区域和***电路上 的隔离层进行刻蚀，形成侧墙；在图9和图10所示的步骤中，在侧墙上生长氧化层， 对氧化层进行刻蚀处理；在图11和图12所示的步骤中，依次执行对***电路的源端、 漏端的光刻，对***电路的源端进行离子注入。
不难看出，由于存储单元区域和***电路的侧墙形成和刻蚀是同时进行，因此对侧墙进行减薄会导致***电路的侧墙变薄进而造成电压击穿的隐患。鉴于上述原因， 亟待提供一种65纳米节点以下的存储器件的侧墙形成工艺，在保证存储单元区的ILD 填充良率的基础上，满足***电路的侧墙厚度以提高击穿电压窗口。
发明内容
本申请提供了一种存储器件的制造方法及存储器件，可以解决相关技术中提供的存储器件的制造方法由于存储单元区域的漏端狭小所导致的ILD填充不良的问题。
一方面，本申请实施例提供了一种存储器件的制造方法，包括：
提供一衬底，所述衬底包括存储单元区域和***电路区域，所述存储单元区域形成有栅极，所述栅极自下而上依次包括浮栅、控制氧化层和控制栅，所述***电路区 域形成有控制栅；
对所述存储单元区域的有源区进行离子注入；
在所述衬底上沉积隔离层，所述隔离层的最外层包括氮化硅层；
对所述隔离层进行刻蚀，直至衬底平面上的氧化硅层暴露在外；
对所述***电路区域的源端漏端进行离子注入；
在所述衬底沉积氧化硅层，使所述衬底上的图形被所述氧化硅层覆盖；
去除所述存储单元区域的所述氧化硅层；
通过湿刻蚀工艺去除所述存储单元区域最外层的氮化硅层；
对存储区域的漏端进行离子注入。
可选的，所述隔离层从内至外依次包括氧化硅层、氮化硅层、氧化硅层以及氮化硅层。
可选的，所述通过湿刻蚀工艺去除所述存储单元区域的氮化硅层，包括：
通过磷酸湿刻蚀工艺对所述存储单元区域的氮化硅层进行去除。
可选的，所述在所述衬底沉积氧化硅层，包括：
在所述衬底沉积厚度大于30埃的氧化硅层。
可选的，沉积在所述衬底上的氧化硅层的厚度小于200埃。
可选的，所述通过湿刻蚀工艺去除所述存储单元区域最外层的氮化硅层，包括：
通过存储单元VT掩模板光罩所述***电路区域，通过湿刻蚀工艺去除所述存储单元区域的氮化硅层。
可选的，所述对存储区域的漏端进行离子注入之后，还包括：
在所述衬底沉积络合物阻挡层；
去除所述存储单元区域的漏端，以及所述控制栅上的络合物阻挡层；
在所述衬底沉积金属层；
对所述衬底进行一次退火处理，使金属层与衬底的硅反应生成络合物层；
去除所述金属层中未与硅反应的部分；
对所述衬底进行二次退火处理。
可选的，所述去除所述存储单元区域的漏端，以及所述控制栅上的络合物阻挡层，包括：
通过干法刻蚀工艺和湿法刻蚀工艺去除所述存储单元区域的漏端，以及所述控制栅上的络合物阻挡层。
可选的，所述对所述衬底进行一次退火处理，包括：
通过快速退火工艺对所述衬底进行一次退火处理。
另一方面，本申请提供了一种存储器件，包括：
衬底，所述衬底上形成有氧化硅层；
栅极，所述栅极形成于所述衬底的存储单元区域，所述栅极自下而上依次包括浮栅、控制氧化层和控制栅，所述栅极的周侧形成有第一侧墙，所述第一侧墙的最外层 包括氧化硅层；
控制栅，所述控制栅形成于在衬底的***电路区域，所述控制栅的周侧形成有第二侧墙，所述第二侧墙的最外层包括氮化硅层；
所述栅极的顶层、位于所述栅极一侧的漏端、所述***电路的控制栅的顶层以及所述***电路的源端漏端形成有络合物层。
可选的，所述第一侧墙从内至外依次包括氧化硅层、氮化硅层302以及氧化硅层。
可选的，所述第二侧墙从内至外依次包括氧化硅层、氮化硅层、氧化硅层以及氮化硅层。
本申请技术方案，至少包括如下优点：
通过在对存储单元区域的有源区进行离子注入后，在衬底上沉积包括氮化硅最外层的隔离层，垂直方向上对隔离层进行刻蚀至最内层的氧化硅层，对***电路区域的 源端进行离子注入，在衬底沉积氧化硅层后去除存储单元区域的氧化硅层，通过湿刻 蚀工艺去除存储单元区域最外层的氮化硅层，由于***电路最外层沉积有氧化硅层， 故无法在湿刻蚀步骤中去除，从而在对栅极的侧墙进行减薄的同时不对***电路的侧 墙进行减薄，进而在保证存储单元区的ILD填充良率的基础上，满足***电路的侧墙 厚度以提高击穿电压窗口。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述 中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性 劳动的前提下，还可以根据这些附图获得其他的附图。
图1是ETOX结构的存储器件的俯视图；
图2是ETOX结构的存储器件沿图1中的线AA'方向的剖面图；
图3至图12是相关技术提供的存储器件的制造流程图；
图13是本申请一个示例性实施例提供的存储器件的制造方法的流程图；
图14至图31是本申请一个示例性实施例提供的存储器件的制造流程图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述 的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例， 本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于 本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖 直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关 系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须 具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外， 术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要 性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或 一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中 间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连 接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体 含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图13是本申请一个示例性实施例提供的存储器件的制造方法的流程图；图14至图31是本申请一个示例性实施例提供的存储器件的制造流程图，其中，图14、图16、 图18、图20、图22、图24、图26、图28、图30是存储器件的存储单元区域沿图1 中的线AA'方向的剖面图；图15、图17、图19、图21、图23、图25、图27、图29、 图31是存储器件的***电路区域的剖面图。
参考图13，本实施例提供的存储器件的制造方法包括：
步骤1301，提供一衬底，该衬底包括存储单元区域和***电路区域，存储单元区域形成有栅极，栅极自下而上依次包括浮栅、控制氧化层和控制栅，***电路区域形 成有控制栅。
示例性的，参考图14，浮栅250、控制氧化层240和控制栅230形成于衬底210 的氧化硅层201上；参考图15，控制栅230形成于衬底210的氧化硅层201上。衬底 210可以是硅基底，也可以是绝缘硅(Silicon-On-Insulator，SOI)基底。
步骤1302，对存储单元区域的有源区进行离子注入。
示例性的，参考图14和图15，通过光刻工艺对衬底210上除有源区202的其它 区域覆盖光刻胶203进行光罩，对有源区202进行离子注入。该步骤中的离子注入为 对有源区202的轻掺杂漏(Lightly Doped Drain，LDD)离子注入。
步骤1303，在衬底上沉积隔离层，隔离层的最外层包括氮化硅层。
示例性的，参考图16和图17，隔离层从内至外依次包括氧化硅层301、氮化硅 层302、氧化硅层303以及氮化硅层304。存储单元区域和***电路区域的表面都覆 盖有隔离层。
步骤1304，对隔离层进行刻蚀，直至衬底平面上的氧化硅层暴露在外。
示例性的，参考图18和图19，可通过干法刻蚀工艺对隔离层进行刻蚀，刻蚀步 骤停留至衬底210上的氧化硅层201。
步骤1305，对***电路区域的源端漏端进行离子注入。
示例性的，参考图20和图21，在该步骤中，通过光刻工艺在衬底210除***电 路区域的其它区域覆盖光刻胶203进行光罩，对***电路区域的源端漏端204进行离 子注入。该步骤中的离子注入为对***电路区域的源端漏端204的源极漏极(Source Drain，SD)离子注入。
步骤1306，在衬底沉积氧化硅层，使衬底上的图形被氧化硅层覆盖。
该氧化硅层又被称为保护氧化硅层。示例性的，参考图22和图23，在该步骤中， 在存储单元区域和***电路区域沉积氧化硅层401。衬底210上的图形的周侧都被氧 化硅层401覆盖。可选的，该步骤中，沉积的氧化硅层401的厚度大于
Figure BDA0002236809610000061
从而保证氧化硅层401能够对***电路的侧壁进行保护；同时，氧化硅层401的厚度 不易过大，否则在某些情况下会导致存储单元区域的漏端被堵死，可选的，该氧化硅 层401的厚度小于200埃。
步骤1307，去除存储单元区域氧化硅层。
示例性的，参考图24和图25，可通过光刻工艺在***电路区域覆盖光刻胶203， 对***电路区域进行光罩，通过湿刻蚀工艺对存储单元区域的氧化硅层401进行去除。
步骤1308，通过湿刻蚀工艺去除存储单元区域最外层的氮化硅层。
示例性的，参考图26和图27，可通过磷酸(P3O4)湿刻蚀工艺对存储单元区域的 氮化硅层304进行去除，由于***电路区域覆盖有氧化硅层401，因此无法通过湿刻 蚀工艺对氧化硅层401包覆下的氮化硅层304进行去除，故在该步骤中，对存储单元 区域的栅极侧墙进行减薄的同时，保证了***电路区域的控制栅230的侧墙厚度。可 选的，可通过现有的存储单元(cell)VT掩模板光罩***电路区域，通过湿刻蚀工艺 去除存储单元区域的氮化硅层。
步骤1309，对存储区域的漏端进行离子注入。
示例性的，参考图29和图30，对存储区域的漏端205进行离子注入。该步骤中 的离子注入为对存储区域的漏端205进行SD离子注入。
综上所述，本实施例中，通过在对存储单元区域的有源区进行离子注入后，在衬底上沉积包括氮化硅最外层的隔离层，垂直方向上对隔离层进行刻蚀至最内层的氧化 硅层，对***电路区域的源端进行离子注入，在衬底沉积氧化硅层后去除存储单元区 域的氧化硅层，通过湿刻蚀工艺去除存储单元区域最外层的氮化硅层，由于***电路 最外层沉积有氧化硅层，故无法在湿刻蚀步骤中去除，从而在对栅极的侧墙进行减薄 的同时不对***电路的侧墙进行减薄，进而在保证存储单元区的ILD填充良率的基础 上，满足***电路的侧墙厚度以提高击穿电压窗口。
可选的，上述实施例中，在步骤1309之后，还包括以下步骤：
步骤1310，在衬底沉积络合物阻挡层。
可选的，该络合物阻挡层包括氧化硅层。
步骤1311，去除存储单元区域的漏端，以及控制栅上的络合物阻挡层。
示例性的，可通过干法刻蚀工艺和湿法刻蚀工艺去除存储单元区域的漏端以及***电路的控制栅上的络合物阻挡层。
步骤1312，在衬底沉积金属层。
步骤1313，对衬底进行一次退火处理，使金属层与衬底的硅反应生成络合物层。
可选的，可通过快速退火工艺对衬底进行一次退火处理，使金属层中的部分金属元素与衬底的硅发生反应生成络合物层。
步骤1314，去除金属层中未与硅反应的部分。
示例性的，可通过干法刻蚀工艺，和/或，湿法刻蚀工艺去除金属层中未与硅反 应的部分，保留络合物层。
步骤1315，对衬底进行二次退火处理。
示例性的，参考图30和图31，经过二次退火处理后，在存储单元区域的漏端205、控制栅230的顶层、***电路的源端漏端204形成有络合物层501。
本申请实施例还提供了一种存储器件，参考图30和图31，该存储器件可通过上 述制造方法制造，该存储器件包括：
衬底210，该衬底210上形成有氧化硅层201；在衬底210的存储单元区域形成 的栅极，该栅极自下而上依次包括浮栅250、控制氧化层240和控制栅230，在衬底 210的***电路区域形成的控制栅250；栅极的周侧形成有第一侧墙，第一侧墙的最 外层包括氧化硅层303；***电路区域的控制栅250的周侧形成有第二侧墙，第二侧 墙的最外层包括氮化硅层304；栅极的顶层、位于栅极一侧的漏端、***电路的控制 栅250的顶层以及***电路的源端漏端形成有络合物层501。
可选的，第一侧墙从内至外依次包括氧化硅层301、氮化硅层302以及氧化硅层303；可选的，第二侧墙从内至外依次包括氧化硅层301、氮化硅层302、氧化硅层303 以及氮化硅层304。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的 变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易 见的变化或变动仍处于本申请创造的保护范围之中。

Claims (11)

1.一种存储器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底包括存储单元区域和***电路区域，所述存储单元区域形成有栅极，所述栅极自下而上依次包括浮栅、控制氧化层和控制栅，所述***电路区域形成有控制栅；
对所述存储单元区域的有源区进行离子注入；
在所述衬底上沉积隔离层，所述隔离层的最外层包括氮化硅层；
对所述隔离层进行刻蚀，直至衬底平面上的氧化硅层暴露在外；
对所述***电路区域的源端漏端进行离子注入；
在所述衬底沉积氧化硅层，使所述衬底上的图形被所述氧化硅层覆盖；
去除所述存储单元区域的所述氧化硅层；
通过湿刻蚀工艺去除所述存储单元区域最外层的氮化硅层；
对存储区域的漏端进行离子注入；
在所述衬底沉积络合物阻挡层；
去除所述存储单元区域的漏端，以及所述控制栅上的络合物阻挡层；
在所述衬底沉积金属层；
对所述衬底进行一次退火处理，使金属层与衬底的硅反应生成络合物层；
去除所述金属层中未与硅反应的部分；
对所述衬底进行二次退火处理。
2.根据权利要求1所述的方法，其特征在于，所述隔离层从内至外依次包括氧化硅层、氮化硅层、氧化硅层以及氮化硅层。
3.根据权利要求2所述的方法，其特征在于，所述通过湿刻蚀工艺去除所述存储单元区域最外层的氮化硅层，包括：
通过磷酸湿刻蚀工艺对所述存储单元区域最外层的氮化硅层进行去除。
4.根据权利要求1所述的方法，其特征在于，所述在所述衬底沉积氧化硅层，包括：
在所述衬底沉积厚度大于30埃的氧化硅层。
5.根据权利要求4所述的方法，其特征在于，沉积在所述衬底上的氧化硅层的厚度小于200埃。
6.根据权利要求1所述的方法，其特征在于，所述通过湿刻蚀工艺去除所述存储单元区域最外层的氮化硅层，包括：
通过存储单元VT掩模板光罩所述***电路区域，通过湿刻蚀工艺去除所述存储单元区域的氮化硅层。
7.根据权利要求1至6任一所述的方法，其特征在于，所述去除所述存储单元区域的漏端，以及所述控制栅上的络合物阻挡层，包括：
通过干法刻蚀工艺和湿法刻蚀工艺去除所述存储单元区域的漏端，以及所述控制栅上的络合物阻挡层。
8.根据权利要求1所述的方法，其特征在于，所述对所述衬底进行一次退火处理，包括：
通过快速退火工艺对所述衬底进行一次退火处理。
9.一种存储器件，其特征在于，包括：
衬底，所述衬底上形成有氧化硅层；
栅极，所述栅极形成于所述衬底的存储单元区域，所述栅极自下而上依次包括浮栅、控制氧化层和控制栅，所述栅极的周侧形成有第一侧墙，所述第一侧墙的最外层包括氧化硅层；
控制栅，所述控制栅形成于在衬底的***电路区域，所述控制栅的周侧形成有第二侧墙，所述第二侧墙的最外层包括氮化硅层；
所述栅极的顶层、位于所述栅极一侧的漏端、***电路的控制栅的顶层以及所述***电路的源端漏端形成有络合物层。
10.根据权利要求9所述的存储器件，其特征在于，所述第一侧墙从内至外依次包括氧化硅层、氮化硅层以及氧化硅层。
11.根据权利要求9或10所述的存储器件，其特征在于，所述第二侧墙从内至外依次包括氧化硅层、氮化硅层、氧化硅层以及氮化硅层。
CN201910986340.9A 2019-10-17 2019-10-17 存储器件的制造方法及该存储器件 Active CN110797342B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910986340.9A CN110797342B (zh) 2019-10-17 2019-10-17 存储器件的制造方法及该存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910986340.9A CN110797342B (zh) 2019-10-17 2019-10-17 存储器件的制造方法及该存储器件

Publications (2)

Publication Number Publication Date
CN110797342A CN110797342A (zh) 2020-02-14
CN110797342B true CN110797342B (zh) 2022-05-27

Family

ID=69440367

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910986340.9A Active CN110797342B (zh) 2019-10-17 2019-10-17 存储器件的制造方法及该存储器件

Country Status (1)

Country Link
CN (1) CN110797342B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112331658A (zh) * 2020-11-02 2021-02-05 上海华力微电子有限公司 NOR flash单元制造方法
CN112635473B (zh) * 2020-12-02 2022-10-28 华虹半导体(无锡)有限公司 存储器件的制作方法
CN112614843B (zh) * 2020-12-16 2024-01-26 上海华力微电子有限公司 半导体结构及其制备方法
CN113161361B (zh) * 2021-02-24 2024-04-26 上海华力微电子有限公司 或非型闪存器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990074707A (ko) * 1998-03-13 1999-10-05 김영환 반도체장치의 제조방법
CN101562184A (zh) * 2008-04-14 2009-10-21 旺宏电子股份有限公司 具有晶体管及电容的单栅极非易失存储单元及其制造方法
US20190081058A1 (en) * 2017-09-11 2019-03-14 Renesas Electronics Corporation Semiconductor device and manufacturing method therefor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270844A (ja) * 2001-03-07 2002-09-20 Toshiba Corp 半導体装置及びその製造方法
KR100488546B1 (ko) * 2003-08-29 2005-05-11 삼성전자주식회사 트랜지스터의 제조방법
KR100624912B1 (ko) * 2005-03-22 2006-09-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US11653498B2 (en) * 2017-11-30 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with improved data retention
CN108010915B (zh) * 2017-12-06 2019-01-18 武汉新芯集成电路制造有限公司 浮栅型闪存sab制作方法以及浮栅型闪存结构
CN110223995B (zh) * 2019-06-14 2021-11-02 芯盟科技有限公司 一种图像传感器的形成方法、图像传感器及电子设备

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990074707A (ko) * 1998-03-13 1999-10-05 김영환 반도체장치의 제조방법
CN101562184A (zh) * 2008-04-14 2009-10-21 旺宏电子股份有限公司 具有晶体管及电容的单栅极非易失存储单元及其制造方法
US20190081058A1 (en) * 2017-09-11 2019-03-14 Renesas Electronics Corporation Semiconductor device and manufacturing method therefor

Also Published As

Publication number Publication date
CN110797342A (zh) 2020-02-14

Similar Documents

Publication Publication Date Title
CN110797342B (zh) 存储器件的制造方法及该存储器件
US8022464B2 (en) Semiconductor memory device and manufacturing method thereof
US8334560B2 (en) Reverse disturb immune asymmetrical sidewall floating gate devices
KR102003023B1 (ko) 반도체 소자 및 그 제조 방법
CN109390285B (zh) 接触结构及其制作方法
CN111129020A (zh) 闪存器件的制作方法
CN110061001B (zh) 半导体元件及其制作方法
CN112670290B (zh) 存储器件的形成方法
US7575972B2 (en) Method of manufacturing nonvolatile memory device
US20070128797A1 (en) Flash memory device and method for fabricating the same
US6465299B1 (en) Semiconductor memory and method for fabricating the same
CN110164865B (zh) 一种嵌入式闪存的制作方法
WO2007026494A1 (ja) 半導体装置およびその製造方法
CN111653482B (zh) 半导体器件的制造方法
CN112420721B (zh) eflash器件的控制栅刻蚀方法
KR100885787B1 (ko) 비휘발성 메모리 소자의 제조 방법
CN113224066A (zh) 闪存器件结构及其制作方法
CN110246841B (zh) 半导体元件及其制作方法
CN112635473B (zh) 存储器件的制作方法
US6576515B2 (en) Method of forming transistor gate
CN113206097B (zh) 存储器件的制作方法
JP2012186474A (ja) フローティングゲート半導体メモリデバイスおよびそのようなデバイスの製造方法
KR100958627B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
CN116156884A (zh) 金属浮栅存储器及其制造方法
CN114023746A (zh) NORD flash器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant