KR100607818B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

반도체 소자의 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 2단계 어닐링 공정과 질소 이온 주입 공정을 통해 제1 영역에는 질화막/게이트 산화막/질화막의 적층 구조로 이루어진 제1 게이트 절연막을 형성하고, 제2 영역에는 질화막/게이트 산화막의 적층 구조로 이루어지며 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 형성함으로써, 두께가 얇은 제1 게이트 절연막의 내부로 보론과 같은 불순물이 침투하는 것을 방지하여 문턱 전압의 변화를 방지하고, 후속 열처리 공정으로 거칠기(Roughness)와 균일도(Uniformity)를 향상시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법이 개시된다.
게이트 산화막, 질화막, 적층 구조, 듀얼 게이트 산화막

Description

반도체 소자의 트랜지스터 제조 방법{Method of manufacturing a transistor in a semiconductor device}
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 소자 분리막
103, 203 : 웰 204, 207 : 제1 질화막
104, 205 : 제1 게이트 산화막 105, 206 : 제1 포토레지스트 패턴
106, 208 : 제2 게이트 산화막 207a : 질소 주입층
300 : 제2 질화막 209 : 제1 게이트 절연막
210 : 제2 게이트 절연막 107a, 211a : 게이트 전극 물질층
107, 211 : 게이트 전극 108, 212 : 제2 포토레지스트 패턴
109, 213 : 저농도 이온주입층 110, 214 : 절연막 스페이서
111, 215 : 고농도 이온주입층 112, 216 : 소오스/드레인
113, 217 : 실리사이드층
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 게이트 산화막을 얇게 형성하여 소자의 동작 속도를 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
고속 동작 소자(High performance device)를 구현하기 위하여 트랜지스터의 게이트 산화막을 초박막(Ultra thin film)으로 형성한다. 이때, 초박막 게이트 산화막의 막질(Quality)은 GOI(Gate Oxide Integrity) 특성이 좌우한다. 한편, PMOS 트랜지스터의 경우에는, 게이트 산화막으로 보론(Boron)이 침투하면 소자로서의 역할을 하지 못하기 때문에 게이트 산화막의 두께를 낮추기가 어려워진다.
CMOS 트랜지스터의 제조 방법을 간략하게 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 소정의 공정을 통해 소자 분리 영역의 반도체 기판(101)에 소자 분리막(102)을 형성하고, 활성 영역에는 웰(103)을 형성한다. 여기서, 소 자 분리막(102)은 STI(Shallow Trench Isolation) 구조로 형성할 수 있다. 한편, 웰(103)은 후속 공정에서 형성될 반도체 소자의 타입에 따라 3가 불순물이나 5가 불순물을 주입하여 형성할 수 있다.
도 1b를 참조하면, 제1 영역에 제1 두께의 제1 게이트 산화막(104)을 형성한다. 좀 더 구체적으로 예를 들어 설명하면, 먼저 반도체 기판(101)의 전체 상부에 산화막을 제1 두께로 형성하고 제2 영역이 정의된 제1 포토레지스트 패턴(105)을 형성하여 제2 영역을 노출시킨 후, 노출된 제2 영역의 산화막을 제거하여 제1 영역에만 제1 두께의 제1 게이트 산화막(104)을 형성한다.
도 1c를 참조하면, 제2 영역에 제2 두께의 제2 게이트 산화막(106)을 형성한다. 이후, 제1 포토레지스트 패턴(도 1b의 105)을 제거한다. 여기서, 제2 게이트 산화막(106)은 제1 게이트 산화막(104)보다 얇은 두께로 형성한다. 이로써, 제1 영역 및 제2 영역에는 서로 다른 두께의 게이트 산화막(104 및 106)이 형성된다.
도 1d를 참조하면, 전체 상부에 게이트 전극 물질층(107a)을 형성한다. 여기서, 게이트 전극 물질층(107a)은 폴리실리콘층을 형성한다.
도 1e를 참조하면, 게이트 전극 물질층(도 1d의 107a) 상부에 게이트 패턴이 정의된 제2 포토레지스트 패턴(108)을 형성한다. 이후, 제2 포토레지스트 패턴(108)을 식각 마스크로 이용한 식각 공정으로 게이트 전극 물질층 및 게이트 산화막(104 및 106)을 패터닝한다. 이로써, 게이트 전극 물질층으로 이루어진 게이트 전극(107)이 형성된다.
도 1f를 참조하면, 제2 포토레지스트 패턴(도 1e의 108)을 제거한다. 이후, 저농도 이온 주입 공정을 진행하여 게이트 전극(107) 주변의 반도체 기판(101)에 얕은 깊이의 저농도 이온주입층(109)을 형성한다.
도 1g를 참조하면, 게이트 전극(107)의 측벽에 절연막 스페이서(110)를 형성한다. 이어서, 고농도 이온 주입 공정을 진행하여 절연막 스페이서(110) 주변의 반도체 기판(101)에 고농도 이온 주입층(111)을 저농도 이온 주입층(109)보다 깊게 형성한다. 이로써, 저농도 이온 주입층(109)과 고농도 이온 주입층(111)으로 이루어진 소오스/드레인(112)이 형성된다.
도 1h를 참조하면, 게이트 전극(107) 및 소오스/드레인(112)과 후속 공정에서 형성될 콘택 플러그와의 접촉 저항을 낮추기 위하여 샐리사이드(Self-Aligned Silicide; SALICIDE) 공정으로 게이트 전극(107) 및 소오스/드레인(112) 상에 실리사이드층(113)을 형성한다. 이로써, 제1 영역과 제2 영역에 서로 다른 두께의 게이트 산화막(104 및 106)을 갖는 트랜지스터가 제조 된다.
상기의 제조 방법을 살펴보면, 제2 영역에는 소자의 동작 속도를 향상시키기 위하여 제2 게이트 산화막이 초박막 게이트 산화막으로 형성된다. 하지만, 게이트 산화막이 초박막으로 형성되는 제2 영역에 PMOS 트랜지스터가 형성될 경우, 열공정에 의해 보론과 같은 불순물이 게이트 산화막으로 침투하여 누설 전류가 증가하고 GOI(Gate Oxide Integrity) 특성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 2단계 어닐링 공정과 질소 이온 주입 공정을 통해 제1 영역에는 질화막/게이트 산화막/질화막의 적층 구조로 이루어진 제1 게이트 절연막을 형성하고, 제2 영역에는 질화막/게이트 산화막의 적층 구조로 이루어지며 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 형성함으로써, 두께가 얇은 제1 게이트 절연막의 내부로 보론과 같은 불순물이 침투하는 것을 방지하여 문턱 전압의 변화를 방지하고, 후속 열처리 공정으로 거칠기(Roughness)와 균일도(Uniformity)를 향상시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 제1 영역 및 제2 영역으로 구분된 반도체 기판의 전체 상부에 제1 질화막 및 제1 게이트 산화막의 적층 구조로 이루어진 제1 게이트 절연막을 형성하는 단계와, 제1 영역에 질소를 주입하여 반도체 기판 표면에 질소 주입층을 형성하는 단계와, 제1 영역의 제1 게이트 산화막을 제거하는 단계와, 습식 산화공정을 실시하여 제1 영역의 제1 질화막 상부에 제2 게이트 산화막을 형성하면서 질소 주입층을 제1 질화막에 포함되도록 형성하는 단계와, 질소 함유 가스 분위기의 어닐링으로 제1 영역의 제2 게이트 산화막 상부에 제2 질화막을 형성하여, 제2 질화막, 제2 게이트 산화막 및 제1 질화막의 적층 구조로 이루어지며 제1 게이트 절연막보다 얇은 제2 게이트 절연막을 제1 영역에 형성하는 단계와, 게이트 전극을 형성하는 단계 및 소오스/드레인을 형성하는 단계를 포함한다.
상기에서, 제1 질화막 및 제1 게이트 산화막의 적층 구조는 산화 공정 및 질소 함유 가스 분위기의 어닐링 공정을 순차적으로 실시하여 형성할 수 있다.
질소 이온 주입층은 5KeV 내지 10KeV의 이온 주입 에너지로 7E13ions/cm2 내지 9E13ions/cm2의 질소를 주입하여 형성할 수 있다.
질소 함유 가스 분위기의 어닐링은 순수한 N2O 가스 분위기에서 800 내지 850℃의 온도로 5분 내지 15분 동안 실시하는 것이 바람직하다.
게이트 전극을 형성하는 단계는, 전체 상부에 게이트 전극 물질층을 형성하는 단계와, 제1 영역의 반도체 기판에 잔류하는 질소 성분을 아웃 디퓨젼 시켜 제거함과 동시에 제2 게이트 산화막의 막질을 향상시키기 위하여 퍼니스 어닐링 공정을 실시하는 단계 및 게이트 전극 물질층을 패터닝하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 소정의 공정을 통해 소자 분리 영역의 반도체 기판(201) 에 소자 분리막(202)을 형성하고, 활성 영역에는 웰(203)을 형성한다. 여기서, 소자 분리막(202)은 STI(Shallow Trench Isolation) 구조로 형성할 수 있다. 한편, 웰(203)은 후속 공정에서 형성될 반도체 소자의 타입에 따라 3가 불순물이나 5가 불순물을 주입하여 형성할 수 있다.
도 2b를 참조하면, 반도체 기판(201)의 활성 영역에 제1 질화막(204) 및 제1 두께의 제1 게이트 산화막(205)을 적층 구조로 형성한다. 제1 질화막(204) 및 제1 게이트 산화막(205)의 적층 구조는 습식 산화 공정을 실시한 후, 질소 함유 가스 분위기의 1차 어닐링 공정을 순차적으로 실시하여 형성하며, 제1 질화막(204)은 질화 산화막이 될 수도 있다. 좀 더 구체적으로 예를 들어 설명하면, 질소 함유 가스 분위기의 1차 어닐링 공정은 NO 가스 분위기에서 인-시튜(in-situ)로 실시하고, 제1 질화막(204)은 제1 게이트 산화막(205)과 반도체 기판(201)의 계면에 질소 이온이 축적되면서 반도체 기판(201)의 전체 상부에 질화 산화막(204) 및 제1 게이트 산화막(205)이 적층구조로 형성된다.
도 2c를 참조하면, 제1 영역이 개방되는 제1 포토레지스트 패턴(206)을 형성한 후 이온 주입 공정으로 제1 영역의 반도체 기판(201)에 질소를 주입하여 제1 질화막(204) 하부의 반도체 기판(201) 표면에 질소 주입층(207a)을 형성한다. 이때, 이온 주입 공정 시 5KeV 내지 10KeV의 이온 주입 에너지로 7E13ions/cm2 내지 9E13ions/cm2의 질소를 주입하며, 질소 주입층(207a)을 10 내지 20Å의 깊이로 형성한다.
도 2d를 참조하면, 제1 영역의 제1 질화막(204) 상부에 형성된 제1 게이트 산화막(도 2c의 205)을 세정 공정으로 제거한 후, 제1 포토레지스트 패턴(도 2c의 206)을 제거한다. 이때, 세정 공정 시 HF 용액과 SC-1 용액이 혼합된 혼합 용액을 사용하여 제1 게이트 산화막을 제거할 수 있다. 제1 게이트 산화막(205) 제거시 제1 질화막(204) 상부가 일부 제거되어 제1 질화막(204)의 두께가 얇아진다.
도 2e를 참조하면, 인-시튜(in-situ)로 습식 산화공정을 실시하여 제1 질화막(204) 상부에 제2 게이트 산화막(208)을 형성한다. 이때, 제2 게이트 산화막(208) 형성 공정시 질소 주입층(207a)의 질소가 반도체 기판(100)과 제2 게이트 산화막(208)으로 확산되어 반도체 기판(100) 상부에 제1 질화막(207)이 형성되는데, 제1 질화막(207)은 질소 주입층(207a)과 도 2d에 도시된 제1 질화막(204)이 2:8의 비율로 구성되어 형성된다.
질소 함유 가스 분위기에서 2차 어닐링 공정을 실시하여 제1 영역의 제2 게이트 산화막(208) 상부에 제2 질화막(300)을 형성한다. 이때, 2차 어닐링 공정은 순수한 N2O(Pure N2O) 가스 분위기에서 800 내지 850℃의 온도로 5분 내지 15분 동안 실시한다. 2단계 열처리 공정을 통해 제1 영역에는 제1 질화막(207), 제2 게이트 산화막(208) 및 제2 질화막(300)의 적층 구조로 이루어진 게이트 절연막이 형성된다. 제1 영역의 게이트 절연막은 제2 영역에 제1 질화막(204) 및 제1 게이트 산화막(205)의 적층 구조로 형성된 게이트 절연막보다 얇은 두께로 형성된다. 이로써, 제1 영역과 제2 영역에 서로 다른 두께의 게이트 절연막이 형성된다.
도 2f를 참조하면, 전체 상부에 게이트 전극 물질층(211a)을 형성한다. 여기서, 게이트 전극 물질층(211a)은 폴리실리콘층을 형성한다.
도 2g를 참조하면, 제1 영역의 제1 질화막(207) 하부의 반도체 기판(201) 표면에 남아있는 질소 성분을 아웃 디퓨젼(Out diffusion) 시켜 제거함과 동시에, 질소 주입 공정 이후 성장된 제2 게이트 산화막(208)의 균일도(Uniformity)와 같은 막질을 향상시키기 위하여 퍼니스 어닐링 공정을 실시한다. 이때, 퍼니스 어닐링 공정은 질소 분위기(Ambient)에서 900 내지 950℃의 온도로 5분 내지 15분 동안 실시한다.
도 2h를 참조하면, 게이트 전극 물질층(도 2g의 211a) 상부에 게이트 패턴이 정의된 제2 포토레지스트 패턴(212)을 형성한다. 이후, 제2 포토레지스트 패턴(212)을 식각 마스크로 이용한 식각 공정으로 게이트 전극 물질층(도 2g의 211a) 및 게이트 산화막(209 및 210)을 패터닝한다. 이로써, 게이트 전극 물질층으로 이루어진 게이트 전극(211)이 형성된다. 이어서, 저농도 이온 주입 공정을 진행하여 게이트 전극(211) 주변의 반도체 기판(201)에 얕은 깊이의 저농도 이온주입층(213)을 형성한다.
도 2i를 참조하면, 제2 포토레지스트 패턴(도 2h의 212)을 제거한다. 이후, 게이트 전극(211)의 측벽에 절연막 스페이서(214)를 형성한다. 이어서, 고농도 이온 주입 공정을 진행하여 절연막 스페이서(214) 주변의 반도체 기판(201)에 고농도 이온 주입층(215)을 저농도 이온 주입층(213)보다 깊게 형성한다. 이로써, 저농도 이온 주입층(213)과 고농도 이온 주입층(215)으로 이루어진 소오스/드레인(216)이 형성된다.
도 2j를 참조하면, 게이트 전극(211) 및 소오스/드레인(216)과 후속 공정에 서 형성될 콘택 플러그와의 접촉 저항을 낮추기 위하여 샐리사이드(Self-Aligned Silicide; SALICIDE) 공정으로 게이트 전극(211) 및 소오스/드레인(216) 상에 실리사이드층(217)을 형성한다. 이로써, 제1 영역과 제2 영역에 서로 다른 두께의 게이트 절연막(209 및 210)을 갖는 트랜지스터가 제조 된다.
본 발명은 적합한 실시예를 참조하여 설명된 본원의 특정 분야에 대해 제한되지 않으며, 오히려 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바와 같이, 본 발명은 2단계 어닐링 공정과 질소 이온 주입 공정을 통해 제1 영역에는 질화막/게이트 산화막/질화막의 적층 구조로 이루어진 제1 게이트 절연막을 형성하고, 제2 영역에는 질화막/게이트 산화막의 적층 구조로 이루어지며 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 형성함으로써, 두께가 얇은 제1 게이트 절연막의 내부로 보론과 같은 불순물이 침투하는 것을 방지하여 문턱 전압의 변화를 방지하고, 후속 열처리 공정으로 거칠기(Roughness)와 균일도(Uniformity)를 향상시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Claims (5)

  1. 제1 영역 및 제2 영역으로 구분된 반도체 기판의 전체 상부에 제1 질화막 및 제1 게이트 산화막의 적층 구조로 이루어진 제1 게이트 절연막을 형성하는 단계;
    상기 제1 영역에 질소를 주입하여 상기 반도체 기판 표면에 질소 주입층을 형성하는 단계;
    상기 제1 영역의 상기 제1 게이트 산화막을 제거하는 단계;
    습식 산화공정을 실시하여 상기 제1 영역의 상기 제1 질화막 상부에 제2 게이트 산화막을 형성하면서 상기 질소 주입층을 상기 제1 질화막에 포함되도록 형성하는 단계;
    질소 함유 가스 분위기의 어닐링으로 상기 제1 영역의 상기 제2 게이트 산화막 상부에 제2 질화막을 형성하여, 상기 제2 질화막, 상기 제2 게이트 산화막 및 상기 제1 질화막의 적층 구조로 이루어지며 상기 제1 게이트 절연막보다 얇은 제2 게이트 절연막을 상기 제1 영역에 형성하는 단계;
    게이트 전극을 형성하는 단계; 및
    소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 질화막 및 제1 게이트 산화막의 적층 구조는 산화 공정 및 질소 함유 가스 분위기의 어닐링 공정을 순차적으로 실시하여 형성하는 것을 특징으로 하 는 반도체 소자의 트랜지스터 제조 방법.
  3. 제 1 항에 있어서,
    상기 질소 이온 주입층은 5KeV 내지 10KeV의 이온 주입 에너지로 7E13ions/cm2 내지 9E13ions/cm2의 질소를 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  4. 제 1 항에 있어서,
    상기 질소 함유 가스 분위기의 어닐링은 순수한 N2O 가스 분위기에서 800 내지 850℃의 온도로 5분 내지 15분 동안 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  5. 제 1 항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    전체 상부에 게이트 전극 물질층을 형성하는 단계;
    상기 제1 영역의 상기 반도체 기판에 잔류하는 질소 성분을 아웃 디퓨젼 시켜 제거함과 동시에 상기 제2 게이트 산화막의 막질을 향상시키기 위하여 퍼니스 어닐링 공정을 실시하는 단계; 및
    상기 게이트 전극 물질층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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