KR20060074242A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 게이트 절연막을 진공(vacuum) 상태로 형성함으로써 게이트 유전 물질의 열화에 의한 소자의 신뢰성 저하를 방지하여 안정된 소자의 동작특성을 얻도록 한 반도체 소자 및 그 제조방법에 관한 것으로서, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 형성되는 소자 격리막과, 상기 반도체 기판의 액티브 영역에 소정크기의 폭으로 개구부를 갖고 형성되는 게이트 절연막과, 상기 게이트 절연막상에 형성되는 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 LDD 영역 및 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.
게이트 절연막, 개구부, 진공, 기체

Description

반도체 소자 및 그 제조방법{semiconductor device and method for manufacturing the same}
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조 단면도
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 101 : 질화막
102 : 개구부 103 : 보조 실리콘 웨이퍼층
104 : 게이트 전극 105 : LDD 영역
106 : 소오스/드레인 불순물 영역 107 : 포토레지스트
108 : 트랜치 109 : 소자 격리막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 유전물질의 열화에 의한 소자의 신뢰성 문제를 야기 시키지 않고 안정된 소자의 동작 특성을 얻도록 한 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치 제조 공정에 있어서, 절연막의 용도는 외부의 불순물 침입을 방지하는 표면 보호막(Surface Passivation) 역할과 이온주입 마스크 역할 또는, 실리콘 기판의 절연막으로서의 역할로 구분할 수 있다.
특히, 절연막의 역할은 반도체 제조 수율에 상당한 영향을 미치며, 현재까지도 이에 대한 많은 연구가 계속되고 있다.
한편, 반도체 기판 상에 소오스/드레인(Source/Drain)간의 전기적 전도 채널(Channel)을 형성하며 전하를 유지하려 할 때 사용되는 게이트 절연막은 초고속 동작을 수행하기 위한 최소한의 두께로 형성하여 소자의 고집적화를 극대화하는 것이 당면 과제이다.
상기와 같은 게이트 절연막은 반도체 기판을 열산화하여 표면에 열산화막(Thermal Oxide)을 형성하여 사용한다. 상기 열산화막은 반도체 기판과의 반응성, 캐리어 이동도(carrier mobility), 계면 거칠기(interface roughness)등의 측면에서 그 특성이 아주 우수하여 게이트 절연막으로 많이 사용하고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 게이트 절연막 형성 공정에 관하여 설명하면 다음과 같다.
도 1a 내지 와 도 1c는 종래 기술의 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도 체 기판(10)의 소자 분리 영역에 소자 격리막(11)을 형성한다.
이어, 상기 반도체 기판(10)을 고온에서 열산화하여 상기 반도체 기판(10)의 액티브 영역상에 게이트 산화막(12)을 형성한다.
그리고 상기 게이트 산화막(12)에 NO 또는 N2O 가스를 이용해서 상기 게이트 산화막(12)의 성장 온도보다 높은 온도에서 어닐링(annealing) 공정을 진행한다.
도 1b에 도시한 바와 같이, 상기 게이트 산화막(12)상에 폴리 실리콘층을 증착하고, 포토 및 식각 공정을 통해 상기 폴리 실리콘층을 선택적으로 식각하여 게이트 전극(13)을 형성한다.
이어, 상기 게이트 전극(13)의 양측의 반도체 기판(10)의 표면내에 저농도의 불순물 이온을 주입하여 LDD(Lightly Doped Drain) 영역(14)을 형성한다.
도 1c에 도시한 바와 같이, 상기 반도체 기판(10)의 전면에 절연막을 증착한다.
이어, 상기 절연막을 에치백(etch back)하여 상기 게이트 전극(13)의 양측면에 절연막 측벽(15)을 형성하고, 상기 게이트 전극(13) 및 절연막 측벽(15)을 마스크로 이용하여 전면에 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(16)을 형성한다.
따라서 종래 기술에 의한 반도체 소자의 제조방법에서 게이트 산화막(12)은 반도체 기판(10)을 열산화하여 형성하고 있는데, 상기 게이트 산화막(12)은 산화막의 특성에 민감하게 절연특성이 영향을 받게 되어 심한 경우 원치 않는 소자의 절 연 파괴에 이를 수 있다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 소자 선폭이 작아지고 저전압(low power), 고성능(high performance) 소자를 구현하기 위하여 게이트 절연막의 두께가 점점 얇아져 가는 추세인데, SiO2 두께가 약 2.5㎚ 이하에서는 직접 터널링에 의한 누설 전류의 증가로 인해 안정적인 소자 특성 구현을 방해한다.
둘째, SiO2 두께가 얇아질수록 게이트 전극의 식각 공정에 어려움이 있고 보론을 주입한 PMOS 게이트에서는 보론 침투에 의해 게이트 문턱 전압이 불안정해지는 문제가 있다.
셋째, 다결정 실리콘에 있는 보론이 후속 열공정에 의해 산화막내에 침투하여 게이트 절연막의 내압(breakdown voltage) 특성이 저하되는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 게이트 절연막을 진공(vacuum) 상태로 형성함으로써 게이트 유전 물질의 열화에 의한 소자의 신뢰성 저하를 방지하여 안정된 소자의 동작특성을 얻도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 액티브 영 역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 형성되는 소자 격리막과, 상기 반도체 기판의 액티브 영역에 소정크기의 폭으로 개구부를 갖고 형성되는 게이트 절연막과, 상기 게이트 절연막상에 형성되는 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 LDD 영역 및 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.
또한, 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막을 선택적으로 식각하여 소정크기의 폭을 갖는 개구부를 형성하는 단계와, 상기 개구부를 포함한 반도체 기판의 전면에 도전막을 진공으로 접합하는 단계와, 상기 개구부와 대응되고 상기 개구부보다 넓은 폭을 갖도록 상기 도전막 및 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역 및 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 소오스/드레인 불순물 영역이 형성된 반도체 기판의 일부를 덮는 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 노출된 반도체 기판을 선택적으로 식각하여 트랜치를 형성하는 단계와, 상기 트랜치의 내부 및 그에 인접한 반도체 기판상에 소자 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조 단면도이다.
도 2에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(100)의 소자 분리 영역에 형성되는 소자 격리막(109)과, 상기 반도체 기판(100)의 액티브 영역에 소정크기의 폭으로 개구부(102)를 갖고 형성되는 게이트 절연막(110)과, 상기 게이트 절연막(110)상에 형성되는 게이트 전극(104)과, 상기 게이트 전극(104) 양측의 반도체 기판(100) 표면내에 형성되는 LDD 영역(105) 및 소오스/드레인 불순물 영역(106)을 포함하여 구성되어 있다.
여기서, 상기 개구부(102)의 내부는 진공 또는 기체가 주입되어 있다.
또한, 상기 게이트 절연막(110)은 상기 개구부(102)의 양측에 진공 또는 기체를 보존하기 위해 질화막(101)으로 이루어져 있다.
또한, 상기 질화막(101)은 수백 ~ 수천 Å의 폭으로 형성되어 상기 개구부(102)의 진공 또는 기체를 보존할 수 있도록 한다.
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 게이트 절연막 형성방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(100)상에 10 ~ 500Å의 두께를 갖는 질화막(101)을 형성한다. 여기서, 상기 질화막(101)을 본 발명의 하나의 실시예로 설명하고 있는데, 이에 한정하지 않고 산화막 등의 다른 절연막을 사용할 수 있다.
도 3b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 질화막(101)을 선택적으로 패터닝하여 일정한 폭을 갖는 개구부(102)를 형성한다.
이어, 상기 개구부(102)에 의해 노출된 반도체 기판(100)의 표면에 이온 주입 버퍼용 산화막(도시되지 않음)을 형성하고, 상기 개구부(102)에 대응된 반도체 기판(100)에 문턱전압 조절용 불순물 이온을 주입한다.
여기서, 상기 주입되는 불순물 이온은 채널 스톱(channel stop)용, 웰(well) 형성용으로 사용할 수도 있다.
도 3c에 도시한 바와 같이, 상기 개구부(102)를 갖는 질화막(101)을 포함한 반도체 기판(100)을 고진공 챔버(도시되지 않음)내에 로딩한 후, 상기 반도체 기판(1000상에 고진공 하에서 보조 실리콘 웨이퍼층(103)을 접합한다.
여기서, 상기 보조 실리콘 웨이퍼층(103)을 접합할 때 원하는 유전율과 절연 내력을 얻기 위해 특정 기체의 분위기 하에서 진행할 수도 있다.
또한, 상기 접합 공정시에 압력(예를 들면, 수 mtorr에서 수 torr정도)을 조절하여 유전율과 절연 내력을 조절할 수도 있다.
이어, 상기 보조 실리콘 웨이퍼층(103)이 접합된 반도체 기판(100)에 열처리 공정을 진행하여 상기 접합을 단단하게 하고, 상기 보조 실리콘 웨이퍼층(103) 중 불필요한 두께는 CMP(Chemical Mechanical Polishing) 공정으로 연마하여 제거한다.
한편, 상기 보조 실리콘 웨이퍼층(103)을 접합하는 공정을 설명하고 있지만, 다른 실시예로 게이트 전극용 도전층 예를 들면, 폴리 실리콘층 또는 폴리 실리콘층과 금속 실리사이드막이 적층된 물질층을 사용할 수 있다. 즉, 상기 보조 실리콘 웨이퍼층(103)은 본 발명에서 하나의 실시예로서, 게이트 전극용 도전층으로 어떤 도전층을 사용해도 상관없다.
여기서, 상기 금속 실리사이드막은 텅스텐 실리사이드막, 코발트 실리사이드막, 티타늄 실리사이드막, 탄탈륨 실리사이드막 등의 고융점 금속으로 이루어진 어 떤 금속 실리사이드막을 사용할 수 있다.
도 3d에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 보조 실리콘 웨이퍼층(103) 및 질화막(102)을 선택적으로 식각하여 게이트 전극(104)을 형성한다.
이때 상기 게이트 전극(104)은 상기 개구부(102)와 대응되게 형성되고, 상기 게이트 전극(104) 양측단 하부에는 상기 질화막(101)이 수백 ~ 수천 Å의 폭으로 잔류하여 상기 개구부(102)의 진공이나 기체를 보존하는 역할을 한다.
이어, 상기 게이트 전극(104)을 마스크로 이용하여 상기 반도체 기판(100)에 일정한 기울기를 갖는 틸트(tilt)를 주어 n형 또는 p형의 저농도 불순물 이온을 주입하여 상기 반도체 기판(100)의 표면내에 LDD 영역(105)을 형성한다. 이때 상기 불순물 이온 주입시 틸티에 의해 상기 잔류하는 질화막(101)의 하부에도 LDD 영역(105)이 형성된다.
그리고 상기 반도체 기판(100)의 전면에 고농도 불순물 이온을 주입하여 상기 게이트 전극(104) 양측의 반도체 기판(100) 표면내에 소오스/드레인 불순물 영역(106)을 형성한다.
도 3e에 도시한 바와 같이, 상기 반도체 기판(100)상에 포토레지스트(107)를 도포한 후, 노광 및 현상 공정으로 포토레지스트(107)를 패터닝하여 소자 분리 영역을 정의한다.
이어, 상기 패터닝된 포토레지스트(107)를 마스크로 이용하여 상기 반도체 기판(100)의 소자 분리 영역에 해당하는 부분을 선택적으로 식각하여 표면으로부터 소정깊이를 갖는 트랜치(trench)(108)를 형성한다.
도 3f에 도시한 바와 같이, 상기 포토레지스트(107)를 제거하고, 상기 반도체 기판(100)의 전면에 갭-필(gap fill)용 절연물 예를 들면, SOG, USG, TEOS 산화막 등을 증착하고, CMP 공정을 통해 평탄화하여 상기 트랜치(108)의 내부 및 그에 인접한 반도체 기판(100)상에 소자 격리막(109)을 형성한다.
이어, 상기 게이트 전극(104)에 n형 또는 p형 불순물 이온을 주입하여 전도성을 갖도록 한다.
따라서 본 발명에 의한 반도체 소자의 제조방법에서는 종래에는 게이트 산화막 등의 고체 절연물질을 이용하여 게이트 절연막을 형성하고 있는 반면에, 본 발명에서는 개구부(102)를 갖는 질화막(101)에 의해 게이트 절연막(110)을 형성하고 있다.
여기서, 상기 게이트 절연막(110)을 구성하는 상기 개구부(102)의 내부는 진공 또는 기체가 주입된 상태이고, 상기 개구부(102)의 진공 또는 기체의 보존을 위해 개구부(102)의 양측에 질화막(101)을 형성하고 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 게이트 절연막으로 기존 고체인 산화막을 사용하지 않고 진공 상태로 형성하여 게이트 유전 물질의 열화에 의한 소자의 신뢰성 저하를 방지하여 소자의 안정된 동작 특성을 얻을 수 있다.

Claims (15)

  1. 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 형성되는 소자 격리막과,
    상기 반도체 기판의 액티브 영역에 소정크기의 폭으로 개구부를 갖고 형성되는 게이트 절연막과,
    상기 게이트 절연막상에 형성되는 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 LDD 영역 및 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 개구부의 내부는 진공 또는 기체가 주입되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 게이트 절연막은 상기 개구부의 양측에 진공 또는 기체를 보존하기 위해 형성된 절연막을 포함하여 이루어짐을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서, 상기 절연막은 수백 ~ 수천 Å의 폭을 갖는 질화막인 것을 특징으로 하는 반도체 소자.
  5. 반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 소정크기의 폭을 갖는 개구부를 형성하는 단계;
    상기 개구부를 포함한 반도체 기판의 전면에 도전막을 진공으로 접합하는 단계;
    상기 개구부와 대응되고 상기 개구부보다 넓은 폭을 갖도록 상기 도전막 및 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역 및 소오스/드레인 불순물 영역을 형성하는 단계;
    상기 게이트 전극을 포함한 소오스/드레인 불순물 영역이 형성된 반도체 기판의 일부를 덮는 마스크층을 형성하는 단계;
    상기 마스크층을 마스크로 이용하여 노출된 반도체 기판을 선택적으로 식각하여 트랜치를 형성하는 단계;
    상기 트랜치의 내부 및 그에 인접한 반도체 기판상에 소자 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 절연막은 약 10 ~ 500Å이 두께를 갖는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서, 상기 LDD 영역은 상기 게이트 전극을 마스크로 이용하여 틸티로 저농도 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 5 항에 있어서, 상기 도전막은 실리콘 웨이퍼층, 폴리 실리콘층, 폴리 실리콘층과 금속 실리사이드막이 적층된 층 중에서 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 5 항에 있어서, 상기 반도체 기판상에 도전막을 접합한 후에 전면에 평탄화 공정을 실시하여 불필요한 두께를 줄이는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 5 항에 있어서, 상기 게이트 전극에 도전성 불순물 이온을 주입하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 5 항에 있어서, 상기 전도막을 접합할 때 특정 기체의 분위기에서 접합하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 5 항에 있어서, 상기 전도막을 접합할 때 압력을 조절하여 접합하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 5 항에 있어서, 상기 전도막을 접합하고 상기 반도체 기판에 열처리 공정을 실시하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 12 항에 있어서, 상기 압력은 수 mtorr에서 수 torr에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 5 항에 있어서, 상기 전도막 및 절연막을 선택적으로 식각하여 게이트 전극을 형성할 때 상기 게이트 전극 하부의 질화막이 약 수백 ~ 수천 Å정도 남도록 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
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