KR20030050681A - 듀얼게이트산화막의 형성 방법 - Google Patents

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KR20030050681A
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조흥재
박대규
임관용
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주식회사 하이닉스반도체
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Abstract

본 발명은 높은 도즈량의 이온주입에 따른 신뢰성 열화를 방지하도록 한 듀얼 게이트산화막의 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 듀얼 게이트산화막의 형성 방법은 반도체기판상에 희생산화막을 형성하는 단계, 상기 반도체기판의 일측 표면에 산화속도감소용 제1불순물(N2)을 이온주입하는 단계, 상기 반도체기판의 타측 표면에 산화속도증가용 제2불순물(O2, Si, Ge, Ar)을 이온주입하는 단계, 및 상기 반도체기판 표면을 산화시켜 서로 다른 두께를 갖는 게이트산화막을 형성하는 단계를 포함하여 이루어지며, 이들 제1,2 불순물들의 도즈량은 1×E13cm-2∼5×E14cm-2이고 이온주입에너지는 1keV∼20keV이다.

Description

듀얼게이트산화막의 형성 방법{Method for fabricating dual gate oxide}
본 발명은 반도체장치의 제조 방법에 관한 것으로, 특히 듀얼 게이트산화막 (Dual gate oxide)의 형성 방법에 관한 것이다.
일반적으로 반도체장치의 게이트산화막으로 열(Thermally) 또는 급속열처리(Rapid thermally)에 의해 성장된 SiO2를 사용하고 있다. 최근에 반도체소자의 디자인룰이 감소함에 따라 게이트산화막의 두께는 SiO2의 터널링한계가 되는 25∼30Å이하로 줄어드는 추세에 있으며, 0.1㎛급 소자에서의 게이트산화막으로는 25∼30Å두께가 예상된다.
그러나, 셀트랜지스터(Cell transistor)의 경우 리프레쉬(refresh) 등의 문제로 인하여 주변회로영역(peri)의 트랜지스터보다 높은 문턱전압(threshold voltage; Vt)이 요구됨에 따라 높은 게이트 전압이 가해지고 결과적으로 주변회로영역의 트랜지스터보다는 전기적 특성이 열화되는 단점이 나타난다.
셀영역의 트랜지스터 특성을 향상시키기 위해서는 셀영역의 트랜지스터의 게이트산화막의 두께를 증가시킬 필요가 있는데 이를 위해 제안된 것이 CMOS 공정에 의한 듀얼 게이트산화막(Dual gate dielectric)의 제조 방법이다.
이러한 듀얼 게이트산화막의 종래기술로는 여러 가지가 있는데 최근에 많이 연구되는 방법은 일정 부분만 게이트산화막을 제거하고 다시 산화시켜 듀얼 게이트산화막을 형성시키는 제1방법과 일정 부분만 질소(nitrogen)와 같은 원소를 이온주입(implant)하여 게이트산화막의 성장을 느리게 하여 듀얼 게이트산화막을 형성시키는 제2방법 등이 있다.
그러나, 상술한 종래기술 중 제1방법은 듀얼 게이트산화막을 형성시키기 위해 두 번의 높은 열공정을 실시하기 때문에 반도체기판의 표면이 손상되는 문제점이 있고, 제2방법은 질소, Si, Ge의 이온주입으로 인해 반도체기판이 손상되는 문제점이 있다.
도 1a 내지 도 1b는 종래기술에 따른 듀얼 게이트산화막의 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 소자간 격리를 위한 필드산화막(12)을 형성한 후, 반도체기판(11)상에 희생산화막(13)을 성장시킨다. 계속해서, 희생산화막(13)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 반도체기판(11)의 일측을 노출시키는 마스크(14)를 형성한다.
다음으로, 마스크(14)에 의해 노출된 반도체기판(11)의 일측에 질소(N2)를 이온주입한다. 이 때, 질소는 반도체기판(11) 표면내의 실리콘에 포함되며, 희생산화막(13)은 질소의 이온주입시 반도체기판(11)이 손상받는 것을 방지하기 위한 막이다.
도 1b에 도시된 바와 같이, 마스크(14) 및 희생산화막(13)을 제거한 후, 게이트산화(gate oxidation) 공정을 실시하여 반도체기판(11)상에 서로 다른 두께를 갖는 제1,2게이트산화막(15a,15b)을 성장시킨다. 이 때, 질소의 이온주입이 이루어진 반도체기판(11)의 일측표면상에 성장되는 제1게이트산화막(15a)은 이온주입이 이루어지지 않은 타측 표면상에 성장되는 제2게이트산화막(15b)에 비해 상대적으로 그 두께가 얇다. 이상, 듀얼 게이트산화막이라 일컫는다.
여기서, 두께가 두꺼운 제2게이트산화막(15b)은 셀영역에 포함되고, 제2게이트산화막(15b)보다 두께가 얇은 제1게이트산화막(15a)은 주변회로영역에 포함된다.
도 2a는 질소의 이온주입도즈량에 따른 두께 변화를 도시한 그래프로서, 두꺼운 제1게이트산화막(15a)이 67Å, 얇은 제2게이트산화막(15b)이 35Å인 타겟을 맞추기 위해서 질소(N2)의 도즈량에 따른 산화막 두께 변화(67Å 타겟 산화공정)를 실험한 결과이다.
도 2a에 도시된 바와 같이, 약 10Å이상의 상이한 두께를 갖는 듀얼 게이트산화막 공정에서는 질소 이온주입의 도즈량이 약 5×E14cm-2이상이 되어야 하는 것을 보여주고 있다.
그러나, 이러한 과도한 도즈량은 게이트산화막의 신뢰성을 매우 저하시키는 문제점을 갖는다.
도 2b는 질소의 이온주입도즈량에 따른 게이트산화막의 신뢰성(TDDB) 변화를 도시한 그래프이다.
도 2b에 도시된 것처럼, 일정한 스트레스하에서 각각의 질소 도즈량에 따른 신뢰성 실험결과 질소 도즈량이 약 5×E14cm-2이상에서는 산화막의 신뢰성이 급격히 열화됨을 알 수 있다. 즉, 10Å이상의 상이한 두께를 갖는 듀얼 게이트 산화막 제조에 있어서 질소 이온주입법에 의한 종래기술은 신뢰성이 나쁜 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 높은 도즈량의 이온주입에 따른 신뢰성 열화를 방지하도록 하는데 적합한 듀얼 게이트산화막의 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 듀얼 게이트산화막의 형성 방법을 도시한 공정 단면도,
도 2a는 종래 질소의 이온주입도즈량에 따른 두께 변화를 도시한 그래프,
도 2b는 종래 질소의 이온주입도즈량에 따른 게이트산화막의 신뢰성 변화를 도시한 그래프,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 듀얼게이트산화막의 형성 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : 희생산화막 24 : 제1마스크
25 : 제1불순물이온주입층 26 : 제2마스크
27 : 제2불순물이온주입층 28a, 28b : 제1,2 게이트산화막
상기 목적을 달성하기 위한 본 발명의 듀얼 게이트산화막의 형성 방법은 반도체기판상에 희생산화막을 형성하는 단계, 상기 반도체기판의 일측 표면에 산화속도감소용 제1불순물을 이온주입하는 단계, 상기 반도체기판의 타측 표면에 산화속도증가용 제2불순물을 이온주입하는 단계, 및 상기 반도체기판 표면을 산화시켜 서로 다른 두께를 갖는 게이트산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
또한, 본 발명의 듀얼 게이트산화막의 형성 방법은 반도체기판상에 희생산화막을 형성하는 단계, 상기 반도체기판의 일측 표면에 산화속도감소용 제1불순물을 이온주입하는 단계, 상기 반도체기판의 타측 표면에 산화속도증가용 제2불순물을 이온주입하는 단계, 상기 반도체기판을 열처리하는 단계, 및 상기 열처리된 반도체기판의 표면을 산화시켜 서로 다른 두께를 갖는 게이트산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 제2불순물은 O2, Si, Ge 및 Ar로 이루어진 그룹중에서 선택되고, 상기 제1불순물은 N2이며, 상기 제1 및 제2불순물은 각각 1×E13cm-2∼5×E14cm-2의 도즈량과 1keV∼20keV 의 이온주입에너지로 이온주입되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 셀영역(A)과 주변회로영역(B)이 정의된 반도체기판(21)의 소정 부분에 소자의 활성영역과 필드영역을 한정하고 셀영역(A)과 주변회로영역(B)을 격리시키는 필드산화막(22)을 형성한다. 이때, 필드산화막(22)은 반도체기판(21)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연막을 채우므로써 형성된다. 한편, 필드산화막(22)을 STI(Shallow Trench Isolation) 방법으로 형성하는 것을 보였으나, LOCOS(Local Oxidation of Silicon) 방법으로도 형성할 수 있다.
계속해서, 반도체기판(21)의 활성영역상에 희생산화막(23)을 20Å∼500Å 두께로 성장시킨 후, 희생산화막(23)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 반도체기판(21)의 주변회로영역(B)을 노출시키는 제1마스크(24)를 형성한다.
여기서, 희생산화막(23)은 후속 질소 이온주입으로 반도체기판(21)이 손상받는 것을 방지하기 위한 막으로서, 희생산화막(23)의 두께를 20Å 미만으로 하면 후속 이온주입에 의해 반도체기판(21) 표면이 손상받는 문제가 있고, 두께가 500Å보다 두꺼우면 후속 이온주입시 불순물들이 반도체기판(21)으로 확산불가능한 문제가 있으므로 바람직하게 희생산화막(23)의 두께는 20Å∼500Å를 유지한다.
다음으로, 제1마스크(24)에 의해 노출된 반도체기판(21)의 주변회로영역(B)에 산화속도감소용 제1불순물(I1)을 이온주입하는데, 이러한 산화속도감소용 제1불순물(I1)로는 질소(N2)를 이용한다. 이때, 질소의 도즈량은 1×E13cm-2∼5×E14cm-2로 하고, 이온주입에너지는 1keV∼20keV 범위이다.
전술한 질소와 같은 제1불순물(I1)의 이온주입을 통해 반도체기판(21)의 주변회로영역(B) 표면내에 소정 깊이분포를 갖는 제1불순물이온주입층(25)이 형성된다.
도 3b에 도시된 바와 같이, 제1마스크(24)를 제거한 후, 전면에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 반도체기판(21)의 셀영역(A)을 노출시키는 제2마스크(26)를 형성한다.
다음으로, 제2마스크(26)에 의해 노출된 반도체기판(21)의 셀영역(A)에 산화 속도를 증가시킬 목적으로 제2불순물(I2)을 이온주입하는데, 이러한 산화속도 증가용 제2불순물(I2)로는 O2, Si, Ge, Ar를 이용한다. 여기서, Si, Ge의 소스는 SiH4, SiF4, GeH4, GeF4이며, 이들 제2불순물(I2)들의 도즈량은 1×E13cm-2∼5×E14cm-2로 하고, 이온주입에너지는 1keV∼20keV 범위이다.
전술한 제2불순물(I2)의 이온주입을 통해 반도체기판(21)의 셀영역(A) 표면내에 소정 깊이분포를 갖는 제2불순물이온주입층(27)이 형성된다.
도 3c에 도시된 바와 같이, 제2마스크(26)을 제거한 후, 열처리공정(500℃∼1100℃)을 실시하여 제1 및 제2불순물들(I1,I2)의 이온주입에 의해 입은 반도체기판(21)의 손상을 제거한다. 이러한 열공정은 생략할수 도 있다.
계속해서, 희생산화막(23)을 희석된 HF 및 SC1 용액을 이용하여 제거한 후, 동일한 조건하에서 반도체기판(21)을 게이트산화시켜 셀영역(A)에 두꺼운 제1게이트산화막(28a)을 성장시키고, 주변회로영역(B)에 제1게이트산화막(28a)에 비해 상대적으로 두께가 얇은 제2게이트산화막(28b)을 성장시킨다.
이 때, 제1,2불순물이온주입층(25,27)내 불순물들은 제1,2 게이트산화막(28a,28b) 성장시 그 고유한 작용(산화속도증가, 산화속도감소)을 하면서 소모된다.
이와 같이, 서로 다른 두께로 제1,2 게이트산화막(28a,28b)이 성장되는 이유는, 산화속도감소용 불순물(I1)이 주입된 제1불순물이온주입층(25)상에서는 게이트산화시 산화속도가 감소하여 산화막 성장이 억제되고, 산화속도증가용 불순물(I2)이주입된 제2불순물이온주입층(27)상에서는 게이트산화시 산화속도가 증가하여 제1불순물이온주입층(25)상에 비해 상대적으로 산화막 성장이 빠르기 때문이다.
도 3d에 도시된 바와 같이, 제1,2게이트산화막(28a,28b)상에 폴리실리콘(29), 텅스텐(30)을 차례로 증착한 후, 텅스텐(30)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한다. 계속해서, 감광막패턴을 식각마스크로 텅스텐(29)과 폴리실리콘(30)을 차례로 식각하여 셀영역(A)과 주변회로영역(B)상에 각각 폴리실리콘/텅스텐(29/30)의 순서로 적층된 이중 구조를 갖는 게이트전극을 형성한다.
여기서, 게이트전극은 폴리실리콘의 단독구조, 폴리실리콘/실리사이드(W-silicide, Ti-silicide, Ni-silicide)의 이중구조, 폴리실리콘/금속(W/WN, W/TiN, W/TiAlN)의 이중구조, 금속(W/WN, W/TiN, W/TiAlN, W/TaN, W/WC)의 단독구조도 적용 가능하다.
다음으로, LDD 영역(31)을 형성하기 위한 저농도 불순물 이온주입을 하고, 게이트전극의 양측벽에 접하는 스페이서(32)를 형성한 후 소스/드레인영역(33)을 형성하기 위한 고농도 불순물 이온주입을 실시하여 CMOS 트랜지스터를 형성한다.
도면에 도시되지 않았지만, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
상술한 실시예에서는 주변회로영역(B)에 먼저 산화속도감소용 불순물을 이온주입하고 셀영역(A)에 산화속도증가용 불순물을 이온주입하였으나, 불순물 이온주입공정은 그 순서를 바꿔서 실시하여도 동일한 효과를 구현할 수 있다.
위에서 살펴본 바와 같이, 서로 상이한 산화속도를 갖도록 얇은 산화막이 형성될 부분에는 질소이온주입을 두꺼운 산화막이 형성될 부분에는 O2, Si, Ge, Ar 등을 이온주입하는 더블(double) 이온주입을 실시하므로써, 각각의 두께 차이가 크더라도 낮은 도즈량의 이온주입 공정을 적용할 수 있다.
따라서, 두께 차이가 크게 나는 듀얼 게이트산화막일지라도 낮은 도즈량의 이온주입이 가능하므로 듀얼 게이트산화막의 신뢰성 열화를 방지하고, 또한 상이한 두께 차이가 크더라도 쉽게 목적하는 듀얼 게이트산화막의 두께를 맞출 수 있다.
상술한 실시예에서는 소자의 동작속도보다는 누설전류 및 신뢰성이 중요시되는 셀영역(A)에는 산화속도를 증가시키는 불순물을 이온주입하고, 소자의 동작속도가 중요시되는 주변회로영역(B)에는 산화속도를 감소시키는 불순물을 이온주입하여 듀얼 게이트산화막을 성장시켰으나, 본 발명은 임베디드형(embedded type)의 메모리소자(DRAM, SRAM, FLASH)와 로직소자를 결합한 시스템온칩(System On Chip;SOC)과 같은 소자에서 로직소자영역과 메모리소자의 주변회로영역에서는 얇은게이트산화막을 형성하고, 메모리소자의 셀영역에서는 두꺼운 게이트산화막을 형성하는 방법에도 적용 가능하다.
즉, 로직소자영역과 주변회로영역에는 낮은 도즈량으로 산화속도를 감소시키는 불순물을 이온주입하고, 메모리소자의 셀영역에는 낮은 도즈량으로 산화속도를 증가시키는 불순물을 이온주입하여 서로 다른 두께를 갖는 듀얼 게이트산화막을 성장시킨다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 낮은 도즈량으로 산화속도감소용 불순물과 산화속도증가용 불순물의 이온주입공정을 적용할 수 있으므로, 듀얼 게이트산화막의 신뢰성을 개선시킬 수 있는 효과가 있다.
또한, 더블 이온주입공정을 실시하므로써 두께 차이가 크더라도 듀얼 게이트산화막의 목적하는 두께를 맞출 수 있는 효과가 있다.

Claims (13)

  1. 반도체기판상에 희생산화막을 형성하는 단계;
    상기 반도체기판의 일측 표면에 산화속도감소용 제1불순물을 이온주입하는 단계;
    상기 반도체기판의 타측 표면에 산화속도증가용용 제2불순물을 이온주입하는 단계; 및
    상기 반도체기판 표면을 산화시켜 서로 다른 두께를 갖는 게이트산화막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  2. 제1항에 있어서,
    상기 제2불순물은, O2, Si, Ge 및 Ar로 이루어진 그룹중에서 선택되는 것을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  3. 제2항에 있어서,
    상기 Si의 소스는 SiH4, SiF4이고, 상기 Ge의 소스는 GeH4, GeF4인 것을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  4. 제1항에 있어서,
    상기 제1 및 제2불순물은 각각 1×E13cm-2∼5×E14cm-2의 도즈량과 1keV∼20keV 의 이온주입에너지로 이온주입되는 것을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  5. 제1항에 있어서,
    상기 제1불순물은 N2인 것을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  6. 제1항에 있어서,
    상기 희생산화막은, 20Å∼500Å 두께로 형성되는 것을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  7. 반도체기판상에 희생산화막을 형성하는 단계;
    상기 반도체기판의 일측 표면에 산화속도감소용 제1불순물을 이온주입하는 단계;
    상기 반도체기판의 타측 표면에 산화속도증가용 제2불순물을 이온주입하는 단계;
    상기 반도체기판을 열처리하는 단계; 및
    상기 열처리된 반도체기판의 표면을 산화시켜 서로 다른 두께를 갖는 게이트산화막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  8. 제7항에 있어서,
    상기 제2불순물은, O2, Si, Ge 및 Ar로 이루어진 그룹중에서 선택되는 것을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  9. 제8항에 있어서,
    상기 Si의 소스는 SiH4, SiF4이고, 상기 Ge의 소스는 GeH4, GeF4인 것을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  10. 제7항에 있어서,
    상기 제1 및 제2불순물은 각각 1×E13cm-2∼5×E14cm-2의 도즈량과 1keV∼20keV 의 이온주입에너지로 이온주입되는 것을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  11. 제7항에 있어서,
    상기 제1불순물은 N2인 것을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  12. 제7항에 있어서,
    상기 희생산화막은, 20Å∼500Å 두께로 형성되는 것을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  13. 제7항에 있어서,
    상기 열처리하는 단계는, 500℃∼1100℃의 온도에서 이루어지을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100949896B1 (ko) * 2003-06-30 2010-03-25 주식회사 하이닉스반도체 듀얼 게이트 옥사이드 제조 방법

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