JP2007012855A - 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置 - Google Patents

半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置 Download PDF

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哲朗 當房
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Abstract

【課題】設計の自由度を確保しながら任意のゲート長やゲート間隔の使用を許容したレイアウトにおいて、光近接効果によるゲート長のばらつきを抑制することができない。
【解決手段】活性なトランジスタとそれに近接するゲートとの間隔を広げる。また、標準セル内の活性なトランジスタとこれに近接するゲートとの距離を離す、あるいは、標準セル内の活性なトランジスタとセル枠との距離を離す、あるいは、活性なトランジスタを含む標準セルに隣接して、活性なトランジスタを含まないスペーサー標準セルを配置するといった手段により間隔を広げる。
【選択図】図１

Description

本発明は、光近接効果の抑制に対して有効な半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置に関するものである。
まず、本明細書における言葉の定義を以下に記す。
活性トランジスタとは非活性トランジスタではないトランジスタを指す。非活性トランジスタとは、トランジスタの動作特性を利用して回路の所望の機能を実現することを期待していないトランジスタを指す。非活性トランジスタのゲート寸法がどれだけばらつこうと回路の所望の機能の実現には問題にならない。非活性トランジスタには、Pチャネルトランジスタのゲート電位を電源電位に固定したものもしくはNチャネルトランジスタのゲート電位を接地電位に固定したものであって、オフ状態に保たれているトランジスタ（以下、これをオフトランジスタと呼ぶ）や、Pチャネルトランジスタのゲート電位を接地電位に固定し、さらにソース電位およびドレイン電位を電源電位に固定したもの、もしくはNチャネルトランジスタのゲート電位を電源電位に固定し、さらにソース電位およびドレイン電位を接地電位に固定したものを電源と接地間の容量として作用させるトランジスタ（以下、これを容量トランジスタと呼ぶ）や、ソース電位とドレイン電位を同電位に固定することで電流が流れないようにしたトランジスタを含む。トランジスタとは活性トランジスタおよび非活性トランジスタの両方を指す。
ゲートとは、ポリシリコンなどで形成されたトランジスタのゲートと、拡散領域上に無いポリシリコンなどで形成されたダミーゲートと前記トランジスタのゲートと同じ材料で形成された拡散領域上に無い配線を含んだ概念である。
半導体集積回路の設計における、伝搬遅延時間のばらつきの主な要因としては、動作電源電圧、温度、プロセス上のばらつきなどがある。半導体集積回路は、上記のばらつきの要因のすべてが最も悪い条件となった場合でもその動作を保障するように設計されていなければならない。特にトランジスタのゲート長はトランジスタの動作を規定する重要な要素であり、ゲート長のばらつきの影響は、プロセス上のばらつきの中で非常に大きな割合を占めている。さらに近年、トランジスタの微細化の進展に伴ってゲート長はますます小さくなり、ゲート長のばらつきの割合が増大する傾向にある。このため、伝搬遅延時間のばらつきが増大して設計マージンを大きくする必要が生じており、高性能な半導体集積回路を提供することが困難になっている。
また、一般に、半導体集積回路の製造プロセスでは、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行うためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路を形成する。トランジスタのゲートを形成する際にも、フォトリソグラフィ工程、エッチング工程、レジスト除去工程が行われる。このフォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下になると、回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなる。
このため、半導体集積回路の製造に際し、半導体集積回路内に形成された配線などのパターンを描画もしくは露光するにあたって光近接効果によって生じるパターンの寸法精度の向上のための補正が不可欠になっている。光近接効果を補正する技術としてOPC（Optical Proximity effect Correction)が考えられる。OPCとは、ゲートとそれに近接する他のゲートパターンまでの距離から光近接効果によるゲート長変動量を予測し、その変動量を打ち消すようにゲートを形成するためのフォトレジストのマスク値を予め補正することによって露光後のゲート長の仕上がり値を一定値に保つ技術である。
従来のレイアウトではゲートパターンは規格化されておらず、ゲート長やゲート間隔はチップ全体でまちまちであったため、OPCによる補正をかける必要があったが、OPCによるゲートマスクの補正は、TAT(Turn Around Time)の遅延や処理量の増大を招くという問題があった。
これを回避するために、ゲート長やゲート間隔を統一したただ一種類の値のみを使用してレイアウトを行うといった提案もなされている。この提案によれば、ただ一種類のゲート長で回路設計を行ったり、ゲート間隔を統一するために実際には素子としての役割を果たさないダミーゲートを挿入したりすることで、確かにOPCによるゲートマスクの修正を行わずとも、ゲート長の仕上がり値を一定値に保つことができるが、一方で設計の自由度を著しく損ねるため、回路特性の劣化やチップ面積の増大を招くという問題があった。そこで、任意のゲート長やゲート間隔を使用しつつ、光近接効果によるゲート長のばらつきを抑制するための手段の確立が望まれていた。
なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
特開平10-32253号公報
先に述べたように、トランジスタの微細化の進展に伴いゲート長は短くなり、ゲートを露光する際、回折光による光近接効果の影響が大きくなる。OPC技術は、光近接効果の影響によるゲート長の仕上り寸法の周辺パターン依存性を大きく改善するが、標準セルで使われているような全ての周辺パターンに対してその依存性を完全に補正することは困難である。とはいえ、OPC技術による補正精度の向上にこだわるあまり、ゲート長やゲート間隔を統一してしまったのでは、設計の自由度を大きく損ねる結果となってしまう。
本発明の目的は、設計の自由度を確保するべく、任意のゲート長やゲート間隔の使用を許容したレイアウトにおいて、光近接効果によるゲート長のばらつきを抑制することができる半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置を提供することにある。
OPC処理は補正対象となるゲートパターンを中心としたある半径r内に含まれる周辺のゲートパターンを考慮しながら行われる。従って、この半径rを広げれば広げるほど、より多くの周辺ゲートパターンから受ける光近接効果による影響を考慮することができるため精度は向上するが、考慮する範囲が広がることにより処理量は増加してしまう。一方、あまりにもこの半径rを狭めてしまうと、光近接効果による影響を考慮しきれていないことになり精度上問題がある。
そこで通常は、補正対象となるゲートからどれくらい離れている周辺ゲートによる光近接効果であれば、補正対象となるゲートの仕上がり寸法ばらつきに与える影響を無視することができるかを見きわめ、精度と処理量のバランスを取れるよう半径rを設定している。なお、半径rを設定する際には、半径r内に存在する周辺ゲートパターンがいかなる形状であろうとも、OPCを用いることで、補正対象となるゲートパターンの仕上がり形状ばらつきを所望の範囲内に収めることができるよう設定するのが一般的である。
このとき、仮に半径r内に存在する周辺ゲートパターンを限定することができれば、任意の周辺ゲートパターンが存在する可能性のあることを前提とした場合に比べて、よりゲートパターンの仕上がり形状ばらつきを抑えることができる。なぜならば、ゲートが等長等間隔で整然と並んだ場合や、補正対象となるゲートパターンに近接して周辺ゲートパターンが配置されていない場合に比べて、例えば補正対象となるゲートパターンに隣接して極端にゲート長の大きいゲートを配置した場合には補正対象となるゲートの仕上がり寸法のばらつきは大きくなるため、こうしたばらつきの大きくなる要因となるゲートを補正対象となるゲートの周辺に配置しないように工夫することでばらつきを抑えられるからである。
図22、図23を用いてさらに詳しく説明する。図22はゲートのレイアウトパターンの平面図であり、L1, L2はゲートである。ゲートL2のゲート長はゲートL1のゲート長より大きい。図23はゲートL1に対してゲートL2を間隔Sで配置した場合の、ゲートL1のゲート長の仕上がり寸法を表した特性図の一例である。
図23の縦軸は理想的なゲートL1のゲート長のパターン寸法に対するゲートL1のゲート長の仕上がり寸法の比率kを、横軸は間隔S[um]を表す。ここで理想的なゲート長のパターン寸法とは、ゲートが最小ゲート長最小ゲート間隔で整然と並び光近接効果によるゲート長のばらつきが最小に抑えられた場合のゲート長の寸法をいう。図23に示すように、間隔Sがデザインルールで規定された最小値Sminである場合、ゲートL1のゲート長の仕上がり寸法は理想的なパターン寸法に対しkmin倍小さくなり、レイアウト寸法と半導体集積回路上のパターン寸法との誤差が非常に大きくなるのに対し、間隔をSpに広げた場合、ゲートL1のゲート長の仕上がり寸法はkp倍程度に抑えられる。
これはゲートL1とゲートL2の間隔を広げることにより、ゲートL2がゲートL1に与える光近接効果による影響を緩和することができるためである。このように、たとえ隣接するゲートの幅が大きい場合であっても、隣接するゲートとの間隔を広げることにより、ゲート長の仕上がり寸法のばらつきを抑えられる。また、ゲートL1とゲートL2の間を広げ、その間にダミーゲートを挿入した場合には、半径r内においてゲートが等長等間隔で並んでいる場合と似た状況と見なせるため、同様にゲートL2がゲートL1に与える光近接効果による影響を緩和することができる。通常の半導体集積回路の設計においては、レイアウト寸法と半導体集積回路上のパターン寸法とが一致する、あるいは、ある一定のオフセット値分だけ異なることを前提としており、この前提と異なるパターン寸法に仕上がった場合、設計時のタイミング検証において動作確認を行っていたにも関わらず、実際の半導体集積回路が動作しないといった不具合が発生する恐れがある。このため、所望のパターン形状が得られるように、光近接効果による影響を緩和することでゲート長のばらつきを抑制することの意味は大きい。
本発明は、以上の知見を基にしており、半導体集積回路の形成に際して、活性なトランジスタとそれに近接するゲートとの間隔を広げることを特徴とする。具体的には、標準セル内の活性なトランジスタとこれに近接するゲートとの距離を離す、あるいは、標準セル内の活性なトランジスタとセル枠との距離を離す、あるいは、活性なトランジスタを含む標準セルに隣接して、活性なトランジスタを含まないスペーサー標準セルを配置するといった手段により間隔を広げる。
以上のような本発明の半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置によれば、OPC処理を行う際に補正対象となる活性トランジスタ上のゲートパターンに近接して配置する周辺ゲートパターンを限定できることになり、任意の周辺ゲートパターンが存在することを前提とした場合に比べて、補正対象となるゲートパターンの仕上がり形状のばらつきを抑えることができる。
以下、本発明にかかわる半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置の実施の形態を図面に基づいて詳細に説明する。
（第一の実施の形態）
図1を用いて第一の実施の形態を説明する。図1は、本発明の第一の実施の形態の半導体集積回路のレイアウトパターンの簡略図である。ゲート1a1と拡散領域1a2によって形成された活性トランジスタ1a、ゲート1b1と拡散領域1b2によって形成されたトランジスタ1b、ゲート1c1が、活性トランジスタ1aを中心に、その両側に配置されている。
ここで、ゲート1a1とゲート1b1との間隔を1S1、ゲート1a1とゲート1c1との間隔を1S2とした場合、1S1が1S2より大きくなるようにゲートを配置する。このようにゲート1a1と1b1の間隔を広げて配置することにより、トランジスタ1bのゲート1b1が活性トランジスタ1aのゲート1a1に与える光近接効果を緩和することができるため、ゲート1a1の仕上がり寸法ばらつきを抑えることが出来る。
（第二の実施の形態）
図2を用いて、第二の実施の形態を説明する。図2は、本発明の第二の実施の形態の半導体集積回路のレイアウトパターンの簡略図である。図1に対して図2の異なる点は、ゲート2c1がダミーゲートとなっている点である。このようにゲート2c1がダミーゲートの場合でも、上記第一の実施の形態のようにゲート2a1とゲート2b1の間隔を広げる効果は、第一の実施の形態の場合と同様である。
（第三の実施の形態）
図3を用いて第三の実施の形態を説明する。図3は、本発明の第三の実施の形態の半導体集積回路のレイアウトパターンの簡略図である。図1に対して図3の異なる点は、活性トランジスタ3aのゲート3a1とトランジスタ3bのゲート3b1間に、ダミーゲート3d1がゲート3a1と平行に配置されている点である。図3のように、活性トランジスタ3aのゲート3a1とトランジスタ3bのゲート3b1の間に別のゲート3d1を挟むことにより、トランジスタ3bのゲート3b1が活性トランジスタ3aのゲート3a1に与える光近接効果による仕上がり寸法ばらつきへの影響を、第一の実施の形態以上に抑えることが出来る。
なお、上記第三の実施の形態において、図3のゲート3a1，3b1，3c1，ダミーゲート3d1のゲート長を等長とし、かつ等間隔の配置にすると、課題を解決するための手段で述べた通り、光近接効果によるゲートの仕上がり寸法ばらつきを、さらに抑えることができ、この時、図3の3S1は3S2の2倍以上となる。
（第四の実施の形態）
図4を用いて、第四の実施の形態を説明する。図4は、本発明の第四の実施の形態の半導体集積回路のレイアウトパターンの簡略図である。ゲート4a1と拡散領域4a2によって形成された活性トランジスタ4a、ゲート4b1と拡散領域4b2によって形成されたトランジスタ4b、ゲート4c1が、活性トランジスタ4aを中心に、その両側に配置され、活性トランジスタ4aとトランジスタ4bの間に、ダミーゲート4d1，4e1がゲート4a1と平行に配置されている。ここで、ゲート4a1とゲート4b1との間隔を4S1、ゲート4a1とゲート4c1との間隔を4S2としたとき、4S1が4S2より大きくなるようにゲートを配置する。図3に対して図4の異なる点は、トランジスタ4aのゲート4a1とトランジスタ4bのゲート4b1の間にあるダミーゲートが複数本となっている点である。このようにトランジスタ間のゲート本数が増えるとトランジスタ4bのゲート4b1が活性トランジスタ4aのゲート4a1に与える光近接効果による仕上がり寸法ばらつきの影響を抑えることが出来る。
なお、上記第四の実施の形態において、図4のゲート4a1，4b1，4c1，ダミーゲート4d1，4e1のゲート長を等長とし、かつ等間隔の配置にすると、光近接効果によるゲートの仕上がり寸法ばらつきを更に抑えることができ、この時、図4の4S1は4S2の3倍以上となる。
（第五の実施の形態）
第五の実施の形態として、第四の実施の形態が最も効果的な一例を、図5を用いて説明する。図5は、本発明の第五の実施の形態の半導体集積回路のレイアウトパターンの簡略図である。図4に対して図5の異なる点は、トランジスタ5bのゲート5b1のゲート長が、トランジスタ5aのゲート5a1のゲート長よりも大きくなっている点である。こうしたゲート長の大きいトランジスタは、例えば、容量トランジスタでよく用いられる。これは、最小ゲート長のトランジスタで容量トランジスタを構成しようとするとゲート間の間隔領域の占める割合が増えてしまい単位面積当たりの容量値が増やしにくいというデメリットがあるためであり、ゲート長を大きくすることで単位面積当たりの容量値が大きな容量トランジスタを構成することができるからである。しかし、図5のゲート5b1のようにゲート長の大きなゲートは、近接するトランジスタのゲートに与える光近接効果による仕上がり寸法ばらつきへの影響が大きい。そこで、この影響を抑える方法として、本実施の形態のように、ゲート5a1とゲート5b1の間隔を広げることで、トランジスタ5bのゲート5b1が活性トランジスタ5aのゲート5a1に与える光近接効果による仕上がり寸法ばらつきの影響を抑えることが出来る。
なお、上記第五の実施の形態において、図5のゲート5a1，5c1，ダミーゲート5d1，5e1のゲート長を等長とし、かつゲート5a1，5b1, 5c1，ダミーゲート5d1，5e1を等間隔の配置にすると、光近接効果によるゲートの仕上がり寸法ばらつきを更に抑えることが出来る。
また、上記第五の実施の形態において、ゲート長の大きいトランジスタとして容量トランジスタを挙げたが、それには限られない。
（第六の実施の形態）
図6を用いて、第六の実施の形態を説明する。図6は、本発明の第六の実施の形態の半導体集積回路のレイアウトパターンの簡略図である。ゲート6a1と拡散領域6a2によって形成された活性トランジスタ6a、ゲート6b1と拡散領域6b2によって形成されたトランジスタ6b、ゲート6c1が、活性トランジスタ6aを中心に、その両側に配置され、活性トランジスタ6aとトランジスタ6bの間に、ダミーゲート6d1がゲート6a1と平行に配置されている。更に、活性トランジスタ6aとトランジスタ6bの間に、ゲート6f1と拡散領域6a2によって形成された非活性トランジスタ6fが配置されている。このように配置することにより、第四の実施の形態で述べたような効果に加え、活性トランジスタ6aのゲート6a1に対するフィンガー長が大きくなるので、活性トランジスタ6aの特性変動を抑制することができる。以下にその理由を詳しく述べる。
一般にSTI ストレスと呼ばれる活性領域とSTI 分離領域の熱膨張係数の違いにより、熱処理工程の際に生じるストレスが存在する。活性領域のほうがSTI 分離領域に比べ熱膨張係数が大きいため、熱処理後、活性領域には圧縮応力が生じる。この圧縮応力によって、活性領域のバンドが変形し、チャネル電荷の移動度が変化することでトランジスタ特性が変化する。活性領域が小さい、特にチャネルの中心から活性領域端までの長さ（フィンガー長）が小さいトランジスタで特性の変動が大きくなる。従って、非活性トランジスタ6fを備えることにより、右方向へのフィンガー長が大きくなった活性トランジスタ6aの特性変動は抑制されることになる。なお、非活性トランジスタ6fは活性トランジスタ6aに比べると、トランジスタ6bの近くに配置されており、かつそのフィンガー長が小さくなっており、仕上がり寸法のばらつきの影響を受け、特性変動も大きくなるが、容量トランジスタやオフトランジスタといった非活性トランジスタであるため、回路の所望の機能を実現するのに寄与しないため、問題とならない。
なお、上記第六の実施の形態において、図6のゲート6a1，6b1, 6c1，ダミーゲート6d1，6f1のゲート長を等長とし、かつ等間隔の配置にすると、光近接効果によるゲートの仕上がり寸法ばらつきを更に抑制することが出来る。
（第七の実施の形態）
図7を用いて第七の実施の形態を説明する。図7は、本発明の第七の実施の形態の半導体集積回路のレイアウトパターンの簡略図である。ゲート7a1と拡散領域7a2によって形成された活性トランジスタ7a、ゲート7b1と拡散領域7b2によって形成されたトランジスタ7b、ゲート7c1が、活性トランジスタ7aを中心に、その両側に配置され、活性トランジスタ7aとトランジスタ7bの間に、ダミーゲート7d1、7e1がゲート7a1と平行に配置されている。更に、ダミーゲート7d1とダミーゲート7e1の間に、ダミー拡散領域7g2が配置されている。このようにダミー拡散領域を配置することにより得られる効果に関して、以下で詳しく説明する。
半導体集積回路は、成膜、フォトリソグラフィ、エッチング等により、回路パターンをシリコンウェハ上に形成することにより製造される。近年、半導体デバイスの高速化・高密度化を実現するために、回路パターンは微細化・多層化の方向に進んでいる。この結果、製造工程における回路パターンを形成したウェハ表面の凹凸は増大する傾向にある。このようなウェハ表面の凹凸は配線等の形成に不可欠な露光を困難とするため、ウェハ表面の平坦化が行われている。この平坦化プロセスとして、化学的および物理的作用により表面を研磨して平坦化を実現するCMP（ Chemical Mechanical Polishing） が用いられる。しかし、単にCMP工程を導入するだけでは所望の平坦性が得られない場合がある。例えば、半導体集積回路内での局所的なパターンの密度の違いによって、研磨後の膜厚が局所的に異なることは良く知られている。これらの段差が大きい場合、完全に平坦化できずCMP後の膜厚にばらつきが生じてしまう場合がある。このようなばらつきが大きい場合は、不良の原因となる。このため、膜厚ばらつきの発生を防ぐために様々な手法が開発されており、その代表的な手法の一つがダミーパターン挿入方式である。このダミーパターン挿入方式は、ダミーパターンを設けることにより平坦化を実現する方法である。研磨後の膜厚のばらつきは、溝を形成した部分で絶縁膜成膜後に凹状になっていることが原因の一つである。そこで、成膜後に凹状となることを防ぐために、実際には素子としての役割を果たさないパターン（ダミーパターン） を設ける。これにより表面の段差をなくし、研磨後の平坦化を実現する。広い溝部にダミーパターンを設けることによってより平坦な加工が実現できる（特開2004-273962号公報参照）。
以上述べたようにダミー拡散領域を配置することにより、拡散領域のパターン密度の均一化を図ることができるため、CMPによる平坦化の際に発生する凹凸を抑制することができ、その結果、精度の高い露光プロセスが実現できる。
なお、上記第七の実施の形態で、ダミー拡散領域を配置したようにダミーメタル配線を配置すると、上記第七の実施の形態で述べた理由によりメタル配線のパターン密度を均一化することができる。
また、上記第七の実施の形態において、ダミー拡散領域を配置したように基板コンタクト領域を配置すると、一般に基板コンタクトは拡散領域、コンタクト、メタル配線で形成されているため、上記第七の実施の形態で述べた理由により拡散領域とメタル領域のパターン密度が均一化出来ることに加え、さらには基板電位を安定させることができる。
なお、第三から第七の実施の形態で、活性トランジスタとそれに隣接するトランジスタの間にダミーゲート、非活性トランジスタ、ダミー拡散領域、ダミーメタル領域、基板コンタクト領域などを配置してきたが、第七の実施の形態のように、これらの項目のうち数項目を同時併用することも可能である。
なお、第一から第七の実施の形態は、クロック信号を伝播する回路に用いることが望ましい。なぜならば、クロック信号を伝播している回路に含まれている活性トランジスタは、そのゲート寸法精度を特に高める必要があるからである。その理由について、以下で詳しく説明する。
一般に、半導体集積回路を同期化するためにクロック信号が分配されて供給されている。従来、このクロック信号を多数のレジスタ等に小さなクロックスキューで分配するため、遅延素子や配線等によりその遅延を調整したり、さらにレジスタ等に至るまでのクロックを配送する回路の構成を全て統一することなどが行われている。
現在の大規模化した半導体集積回路には多数のレジスタ等が含まれており、これら多数のレジスタ等にクロック信号を分配する必要があることから、クロックを分配する回路は数段のゲートにより構成されている。そのために、クロック分配回路を半導体集積回路内で統一した構造としても、半導体集積回路の製造上のばらつきによりクロック分配回路の遅延時間にばらつきを生じ、その結果、レジスタ等に分配されるクロック間にはクロックスキューが生じることになる。
特に、微細化プロセスにおいては、クロック周期が短くなり、かつ、製造上のばらつきが大きくなるため、クロック周期に占めるスキューの割合が大きくなり問題となっている。こうした背景から、クロック信号を伝播する回路においては、特にトランジスタのゲート寸法精度を高めたいという要求がある。なお、一般的には、クロック信号を伝播する回路は、インバータ回路やバッファ回路で構成されることが多い。
なお、言うまでもないが、クロック信号を伝播している回路のみでなく、高精度な信号伝播が要求される信号経路上に用いられる回路であればどこでも、上記第一から第七の実施の形態は有効である。
（第八の実施の形態）
図8を用いて、第八の実施の形態を説明する。図8は、本発明の第八の実施の形態の半導体集積回路のレイアウトパターンの簡略図である。ゲート8a1と拡散領域8a2によって形成された活性トランジスタ8a、ゲート8b1と拡散領域8b2によって形成されたトランジスタ8b、ゲート8c1と拡散領域8c2によって形成されたトランジスタ8cが、活性トランジスタ8aを中心に、その両側に配置されている。ここで、ゲート8a1とゲート8b1との間隔を8S1、ゲート8a1とゲート8c1との間隔を8S2とした場合、8S1が8S2より大きくなるように配置する。上記第一から第七の実施の形態に対して、第八の実施の形態の大きく異なる点は、ダミーゲート8d1が存在しない点である（図８にダミーゲート8d1は点線で記載しているが、これは理解を容易とするため記載したもので、ダミーゲート8d1は図８のレイアウトパターン上には存在しない）。
第一から第七の実施の形態では、トランジスタのゲート間隔を広げ、かつ、これらのダミーゲートを用いてゲートを等間隔にすることでゲートの仕上がり寸法ばらつきを抑えるという手法であったが、上記第八の実施の形態は、ダミーゲートを用いず、トランジスタのゲート間隔を広げることによってのみ、ゲートの仕上がり寸法ばらつきを抑えるという手法である。本実施の形態のように間隔を広げてレイアウトすることで、トランジスタ8bのゲート8b1が活性トランジスタ8aのゲート8a1に与える光近接効果による仕上がり寸法ばらつきの影響を抑えることが出来る。
なお、上記第八の実施の形態において、ゲート8a1，8b1，8c1を等長にすると、光近接効果によるゲートの仕上がり寸法ばらつきを更に抑えることが出来る。
また、上記第八の実施の形態を用いるとゲート長の仕上がり寸法精度を高めることが出来るため、活性トランジスタ8aがクロック信号を伝播している回路に含まれている場合には特に有効である。その理由は、前述の実施の形態において既に説明しているためここでは省略する。
（第九の実施の形態）
図9を用いて、第九の実施の形態を説明する。図9は、本発明の第九の実施の形態の半導体集積回路のレイアウトパターンの簡略図である。図8に対して図9が異なる点は、トランジスタ9bのゲート9b1のゲート長が、トランジスタ9aのゲート9a1及びトランジスタ9cのゲート9c1のゲート長よりも大きい点である。
このように9b1のゲート長を大きくすることで、第五の実施の形態で述べたように面積効率良く容量トランジスタを構成することができるが、近接するトランジスタのゲートに与える光近接効果による仕上がり寸法ばらつきへの影響が大きい。そこで、図8のゲート8a1とゲート8b1の間隔8S1よりも図9のゲート9a1とゲート9b1の間隔9S1を大きく取ることにより、トランジスタ9bのゲート9b1が活性トランジスタ9aのゲート9a1に与える光近接効果による仕上がり寸法ばらつきの影響を抑えることができる。
なお、上記第九の実施の形態において、ゲート長の大きいトランジスタとして容量トランジスタを挙げたが、それには限られない。
（第十の実施の形態）
図10を用いて、第十の実施の形態を説明する。図10は、本発明の第十の実施の形態の半導体集積回路のレイアウトパターンの簡略図である。ゲート10a1と拡散領域10a2によって形成された活性トランジスタ10a、ゲート10b1と拡散領域10b2によって形成されたトランジスタ10b、ゲート10c1と拡散領域10c2によって形成されたトランジスタ10cが、活性トランジスタ10aを中心に、その両側に配置され、活性トランジスタ10aとトランジスタ10bの間に、ゲート10d1と拡散領域10a2によって形成された活性トランジスタ10dが配置されている。
このように配置することにより、トランジスタ10bのゲート10b1が活性トランジスタ10aのゲート10a1に与える光近接効果による仕上がり寸法ばらつきの影響は、非活性トランジスタ10dがない場合よりも抑えることができ、更に、第十の実施の形態によれば、活性トランジスタ10aのゲート10a1に対するフィンガー長が大きくなるので、第六の実施の形態で説明した通り、活性トランジスタ10aの特性変動を抑制することができる。また、非活性トランジスタ10dの仕上がり寸法のばらつきや特性変動が大きくなることが問題とならないことも第六の実施の形態で説明した通りである。
なお、上記第十の実施の形態において、ゲート10a1，10b1，10d1を等長にすると、光近接効果によるゲートの仕上がり寸法ばらつきを更に抑えることが出来る。
（第十一の実施の形態）
図11を用いて第十一の実施の形態を説明する。図11は、本発明の第十一の実施の形態の半導体集積回路のレイアウトパターンの簡略図である。ゲート11a1と拡散領域11a2によって形成された活性トランジスタ11a、ゲート11b1と拡散領域11b2によって形成されたトランジスタ11b、ゲート11c1と拡散領域11c2によって形成されたトランジスタ11cが、活性トランジスタ11aを中心に、その両側に配置され、活性トランジスタ11aとトランジスタ11bの間にダミー拡散領域11d2が配置されている。このようにダミー拡散領域を配置することにより、第七の実施の形態で述べたように、パターン密度の均一化を図ることができる。
なお、上記第十一の実施の形態で、ダミー拡散領域を配置したようにダミーメタル配線を配置すると、上記第十一の実施の形態で述べた理由によりメタル配線のパターン密度を均一化することができる。
また、上記第十一の実施の形態において、ダミー拡散領域を配置したように基板コンタクト領域を配置すると、一般に基板コンタクトは拡散領域、コンタクト、メタル配線で形成されているため、上記第七の実施の形態で述べた理由により拡散領域とメタル領域のパターン密度が均一化出来ることに加え、さらには基板電位を安定させることができる。
なお、第十一の実施の形態において、活性トランジスタ11aとトランジスタ11bの間には非活性トランジスタ、ダミー拡散領域、ダミーメタル領域、基板コンタクト領域などを配置してきたが、これらの項目のうち数項目を同時併用することも可能である。
（第十二の実施の形態）
一般的に、半導体集積回路のレイアウト設計は、標準セルを組み合わせて行われることが多い。標準セルとは、複数のトランジスタを組み合わせた基本的な機能を有するレイアウト設計等の基本単位となるものである。標準セル内にはトランジスタやダミーゲートなどが含まれている。標準セルの機能としてはインバータ、NAND、AND、NOR、OR、EXOR、ラッチ、フリップフロップなどがある。
これまで第一から第十一までの実施の形態を通じて活性トランジスタのゲートとそれに近接するゲートを離して活性トランジスタの仕上がり寸法ばらつきを抑えることが出来る手法を説明してきたが、標準セルを用い自動配置ツールによってチップのレイアウト設計を行う場合には、標準セルをどのように並べて配置しても標準セルの両端に位置する活性トランジスタの仕上がり寸法ばらつきを抑えられるように、標準セルのレイアウト形状を考慮しておく必要がある。
すなわち、標準セルのレイアウト設計を行う場合、標準セル内の両端に位置する活性トランジスタ以外に対しては上記実施の形態で述べたレイアウト形状にしておくことにより、トランジスタの仕上がり寸法ばらつきを抑えることが可能だが、標準セル内の両端に位置する活性トランジスタに対しては、その標準セルに隣接してどのような標準セルが配置されるかは分からないため、どのような標準セルが隣接して配置されようとも上記実施の形態で述べてきたレイアウト形状が形成されるように予め考慮して標準セルのレイアウト設計をしなければならない。
図24に標準セルのレイアウト図の一例としてインバータのレイアウト図を示す。図24における標準セルはP+拡散領域2403とゲート2401からなるPチャネル型トランジスタおよびN+拡散領域2402とゲート2401からなるNチャネル型トランジスタを備えている。ゲート2401にはメタル配線である入力端子2407からの入力信号がコンタクト2404を介して供給されている。Pチャネルトランジスタにはメタル配線である電源配線2405からコンタクト2404を介してソース端子に電源電位が供給されている。Nチャネルトランジスタにはメタル配線である接地配線2406からコンタクト2404を介してソース端子に接地電位が供給されている。そして入力端子2407の入力信号が反転されてメタル配線である出力端子2408に出力される。
なお、以下の標準セルの発明の実施例においては、説明の簡単化のため、メタル配線、コンタクト等については省略してある。
また、一般的に標準セルはPチャネルトランジスタおよびNチャネルトランジスタの2列のトランジスタ列を含んでいるが、以下の実施例においては説明の簡単化のために1列のトランジスタ列のみを記載している。しかし、本発明は下記の実施例に記載されてあるような1列のトランジスタ列の場合に限定されるものではなく、一般的な標準セルである2列のトランジスタ列を含む標準セルなどにも当然にして適用できるものである。
図12を用いて、第十二の実施の形態を説明する。図12は、本発明の第十二の実施の形態の標準セルのレイアウトパターンの簡略図である。図12には本発明に係る標準セル12hに対して標準セル12iが隣接配置されたレイアウトパターンの簡略図を記載している。標準セル12h, 12iはそれぞれのセル枠を接して配置されている。
ゲート12a1と拡散領域12a2によって形成された活性トランジスタ12aに対してゲート12c1が隣接配置され、ゲート12c1とは逆側に、ゲート12a1と12c1を含むセル枠の一辺が存在している。ここで、ゲート12a1とセル枠との間隔を12S1、ゲート12a1とゲート12c1との間隔を12S2とし、12S1が12S2より大きくなるようにゲートを配置する。このように配置することにより、活性トランジスタ12aのゲート12a1が隣接する標準セル12i内のゲート12b1がいかなる位置に配置されていたとしても、ゲート12a1とゲート12b1間の距離はゲート12a1とゲート12c1より大きくなり、従って、光近接効果によるゲート12a1の仕上がり寸法ばらつきの影響を抑えることが出来る。
なお、上記第十二の実施の形態において、第三の実施の形態で述べたように、ゲート12c1がトランジスタのゲートであってもダミーゲートであっても同様の効果を得ることができる。
（第十三の実施の形態）
図13を用いて、第十三の実施の形態を説明する。図13は、本発明の第十三の実施の形態の標準セルのレイアウトパターンの簡略図である。図12に対して図13が異なる点は、図13の活性トランジスタ13aと標準セル13hとの間及びセル枠上にダミーゲート13d1，13e1を配置した点である。ダミーゲート13e1は標準セル13hのセル枠上に配置されているとともに、標準セル13iのセル枠上にも設けられており、標準セル13h, 13iが隣接配置されたときに標準セル間でセル枠境界上で共有されている。
これにより、標準セル13i内のゲート13b1がいかなる位置に配置されていたとしても、ダミーゲート13d1，13e1が存在しない場合よりも活性トランジスタ13aのゲート13a1が受ける光近接効果による仕上がり寸法ばらつきの影響を、抑える事が出来る。
なお、上記第十三の実施の形態において、ゲート13a1，13c1，ダミーゲート13d1，13e1のゲート長を等長とし、かつ等間隔に配置にすると、光近接効果によるゲートの仕上がり寸法ばらつきを更に抑制することが出来る。
（第十四の実施の形態）
図14を用いて、第十四の実施の形態を説明する。図14は、本発明の第十四の実施の形態の標準セルのレイアウトパターンの簡略図である。図13に対して図14が異なる点は、図13のダミーゲート13d1が図14ではゲート14d1は拡散領域14a2上で非活性トランジスタを構成している点である。これにより、上記第六及び第十の実施の形態で述べた通り、光近接効果によるゲートの仕上がり寸法ばらつき抑制に加え、第六の実施の形態で述べた理由により、活性トランジスタ14aのゲート14a1に対するフィンガー長が大きくなることに起因するSTIストレス緩和により活性トランジスタ14aの特性変動を抑制する事ができる。また、非活性トランジスタ14dの仕上がり寸法のばらつきや特性変動が大きくなることが問題とならないことも第六の実施の形態で説明した通りである。
なお、上記第十四の実施の形態において、ゲート14a1，14c1，14d1，14e1のゲート長を等長とし、かつ等間隔に配置にすると、光近接効果によるゲートの仕上がり寸法ばらつきを更に抑制することが出来る。
（第十五の実施の形態）
図15を用いて第十五の実施の形態を説明する。図15は、本発明の第十五の実施の形態の標準セルのレイアウトパターンの簡略図である。図13に対して図15が異なる点は、ダミーゲート15d1と15e1間の領域にかかるようにして自動配置配線時の端子アクセス領域となる端子領域15kが配置されていることである。
本実施の形態とは異なりセル端の活性トランジスタとセル枠との間隔を広げない場合はダミーゲート15d1と15e1の間の空き領域は存在しないため、端子領域15kはダミーゲート15d1よりもセル内側に配置しなければならない。なぜならば、端子領域15kがセル枠からはみ出して配置されていると、標準セルが隣接した際に隣接する標準セルの端子領域と短絡する恐れがあるためである。端子領域を標準セル内部に配置しなければならなくなると端子領域が標準セル内部で密集する、あるいは端子領域を配置するスペースが不十分なため端子領域を縮小せざるを得なくなるので、自動配線時の配線アクセス性が悪くなる。
この実施の形態のようにセル端の活性トランジスタとセル枠との間隔を広げた領域を利用して端子領域を広げて配置することにより端子領域の混雑度が緩和でき、また、十分な端子領域を確保することが出来るため、自動配線時の配線アクセス性が向上する。
なお、第十五の実施の形態において、セル内端子領域15kはゲート伸長方向に対して垂直に伸長する場合を述べたが、ゲート伸長方向に対して平行に伸長する場合にも同様に有効である。
また、第十五の実施の形態において、セル内端子領域15kを伸長することで上記端子領域15kを形成する配線層とその直下の配線層との間のコンタクトに対してのメタル配線のカバー率をあげることができ、場合によってはコンタクト数を増加することが出来るので、プロセス形成時のコンタクト不良による動作不具合の発生率を抑えることにもつながる。
なお、第十三から第十五の実施の形態では、セル枠とセル枠に最近接配置されている活性トランジスタの間の空き領域にダミーゲート、非活性トランジスタ、セル内端子領域、コンタクトを配置したが、第七の実施の形態で前述した通り、ダミー拡散領域、ダミーメタル領域、基板コンタクト領域を設けることも可能で、更に、それらのうちの数項目を同時併用することも可能である。その効果は第七の実施の形態で述べた通りである。
なお、上記第十三から第十五の実施の形態のようなレイアウトを施した標準セルは、クロック信号を伝播している回路に有効である。その理由は、第七の実施の形態において既に説明しているためここでは省略する。
なお、第十二から第十五までの実施の形態では、セル端の片側についてしか説明していないが、逆側のセル端についても同様のレイアウト形状にした方が望ましい。なぜなら、標準セルは自動配置時に左右に連続して隣接して配置され、さらには標準セルは左右反転させて配置される場合があるため、セルの片端だけ上記実施の形態を適用していても、適用されていないセル端には上記実施の形態で述べたような効果が得られないためである。また、セル列の端に位置した標準セルに対しては、何が隣接配置されるかわからないためでもある。
（第十六の実施の形態）
図16を用いて、第十六の実施の形態を説明する。図16は、本発明の第十六の実施の形態の標準セルのレイアウトパターンの簡略図である。図16には本発明に係る標準セル16hに対して標準セル16iが隣接配置されたレイアウトパターンの簡略図を記載している。標準セル16h, 16iはそれぞれのセル枠を接して配置されている。
ゲート16a1と拡散領域16a2によって形成された活性トランジスタ16aに対してゲート16c1と拡散領域16c2によって形成されたトランジスタ16cが隣接配置され、ゲート16a1に対してゲート16c1とは逆側に、ゲート16a1と16c1を含む標準セル16hのセル枠の一辺が存在している。ここで、ゲート16a1とセル枠との間隔を16S1、ゲート16a1とゲート16c1との間隔を16S2とし、16S1が16S2より大きくなるようにゲートを配置する。このように配置することにより、活性トランジスタ16aのゲート16a1が隣接する標準セル16i内のゲート16b1がいかなる位置に配置されていたとしても、ゲート16a1とゲート16b1間の距離はゲート16a1とゲート16c1より大きくなり、従って、光近接効果によるゲート16a1の仕上がり寸法ばらつきの影響を抑えることが出来る。
なお、上記第十六の実施の形態において、16S1が16S2より大きくなるようにゲートを配置するとしたが、16S1が16S2の半分より大きければよい。全ての標準セルに対してこのような基準をもって設計しておけば結果的にどのような標準セルが隣接した場合にもゲート16a1と隣接する標準セル内のゲート16b1との距離は16S2より大きくなるため同様の効果を得ることができるためである。
なお、上記第十六の実施の形態において、ゲート16a1，16c1のゲート長を等長とすると、光近接効果によるゲートの仕上がり寸法ばらつきを更に抑制することが出来る。
（第十七の実施の形態）
図17を用いて、第十七の実施の形態を紹介する。図17は、本発明の第十七の実施の形態の標準セルのレイアウトパターンの簡略図である。図16に対して図17が異なる点は、活性トランジスタ17aと活性トランジスタ17aに最近接するセル枠との間に非活性トランジスタ17dを配置している点である。これにより、上記第六及び第十の実施の形態で述べた通り、光近接効果によるゲートの仕上がり寸法ばらつき抑制に加え、第六の実施の形態で述べた理由により、活性トランジスタ17aのゲート17a1に対するフィンガー長が大きくなるので、活性トランジスタ17aの特性変動を抑制することができる。また、非活性トランジスタ17dの仕上がり寸法のばらつきや特性変動が大きくなることが問題とならないことも第六の実施の形態で説明した通りである。
なお、第十六及び第十七の実施の形態では、セル枠とセル枠に最近接配置されている活性トランジスタの間の空き領域に非活性トランジスタを配置したが、第七の実施の形態及び第十五の実施の形態で前述した通り、ダミー拡散領域、ダミーメタル領域、基板コンタクト領域、セル内端子領域、コンタクトを設けることも可能で、更に、それらのうちの数項目を同時併用することも可能である。
なお、上記第十六及び第十七の実施の形態のようなレイアウトを施した標準セルは、クロック信号を伝播している回路に有効である。その理由は、前述の実施の形態において既に説明しているためここでは省略する。
なお、第十六から第十七までの実施の形態では、セル端の片側についてしか説明していないが、逆側のセル端についても同様のレイアウト形状にした方が望ましい。なぜなら、標準セルは自動配置時に左右に連続して隣接して配置され、さらには標準セルは左右反転させて配置される場合があるため、セルの片端だけ上記実施の形態を適用していても、適用されていないセル端には上記実施の形態で述べたような効果が得られないためである。また、セル列の端に位置した標準セルに対しては、何が隣接配置されるかわからないためでもある。
（第十八の実施の形態）
第十八の実施の形態について説明する。上記第十二から第十七の実施の形態のようなレイアウトを施した標準セルを有する標準セルライブラリを構成する。上記標準セルライブラリを用いて、半導体集積回路の設計を行うことにより、ゲート長の仕上がり寸法ばらつきを抑えた半導体集積回路を得ることができる。
（第十九の実施の形態）
第十九の実施の形態について説明する。上記第十二から第十七の実施の形態のようなレイアウトを施した標準セルを使用して半導体集積回路を構成する。これによって、ゲート長の仕上がり寸法ばらつきを抑えた半導体集積回路を得ることができる。
（第二十の実施の形態）
図18、図19を用いて、第二十の実施の形態を説明する。まず、図18を用いて、標準セルを配置し、標準セルの端子間の配線を行う自動配置配線ツールを用いた一般的な設計フローの概要を説明する。
図18において、物理ライブラリ1801と、論理ライブラリ1802と、標準セルライブラリを用いて記述された標準セル間の接続を記述したネットリスト1803と、配置可能領域を示すフロアプランデータ1804と、回路の動作タイミングを規定するタイミング制約1805を入力とし、概略配置工程1806と、詳細配置配線工程1807と、タイミング判定工程1808と、タイミング最適化工程1809を備える。物理ライブラリ1801は標準セルの信号端子などの物理形状のほかに、標準セル同士の重なりを制御するセル境界を備え、論理ライブラリ1802には標準セルの動作の記述のほかにトランジスタの種類を区別する属性情報をもつ。ネットリスト1803を構成する各標準セルはタイミング制約1805から得られるタイミング情報とフロアプランデータ1804から得られる混雑度を考慮しながら概略配置工程1806においてその概略の配置を得る。その後、詳細配置配線工程1807において、詳細な配置および標準セル間の配線を実施し、最終的な半導体集積回路のレイアウトデータ1810を得る。詳細配置配線工程1807完了後にタイミング判定工程1808で要求タイミングを満たしているかを確認し、満たしていない場合はタイミング最適化工程1809においてセルの移動や置換、再配線によりタイミング改善を行い、詳細配置配線工程1807を繰り返す。
次に、図19に示す第二十の実施の形態の本発明の半導体集積回路の設計方法のフロー図を説明する。標準セル配置工程1901において活性トランジスタを含む標準セルを配置し、スペーサー標準セル配置工程1902において、標準セルのうち指定される標準セルの両隣に隣接して活性トランジスタを含まない主にセル間のスペースを広げることを目的とするスペーサー標準セルを配置する。ここで、指定される標準セルとして、容量トランジスタのようにゲート長の大きいトランジスタをそのセル端に含む標準セルを指定しておけば、その両隣には、スペーサー標準セルが配置されることになる。このため、ゲート長が大きいトランジスタが周囲のゲートに与える光近接効果の増大を緩和することができ、スペーサー標準セルに対してゲート長の大きいトランジスタをそのセル単に含む標準セルとは反対側に配置される標準セルのゲート長のばらつきを抑制することができる。
なお、前記の指定される標準セルには、クロック信号を伝播する標準セルを選択してもよい。クロック信号を伝播する標準セルに隣接してスペーサー標準セルを配置することで、クロック信号を伝播する標準セルが隣接する標準セルに含まれるトランジスタによって受ける光近接効果の影響を低減することができ、クロック信号を伝播する標準セルのゲート長のばらつきを抑制することができる。特にクロック信号を伝播する標準セルに隣接したゲート長の大きい標準セルによる光近接効果の影響を緩和することに効果が大きい。
また、セル列の両端に配置された標準セルにおいては、片側には標準セルが配置されるものの、もう一方の側には標準セルが何も配置されないことになるため、セル列の両端に配置された標準セルを前記の指定される標準セルに選択しておけばセル列の両端に配置された標準セルに対する光近接効果の影響を緩和できる。
なお、図19に示す工程は、図18でいえば、概略配置工程1806あるいは詳細配置配線工程1807に含まれることが望ましい。
なお、たとえば図19に示す工程を図18の概略配置工程に含ませた場合を考えた場合、物理ライブラリ1801、論理ライブラリ1802、ネットリスト1803、フロアプランデータ1804、タイミング制約1805、レイアウトデータ1810をハードディスクなどの記憶装置に記憶させて、そこからデータの入出力を行い、概略配置工程1806、詳細配置配線工程1807、タイミング判定工程1808、タイミング最適化工程1809、標準セル配置工程1901、スペーサー標準セル配置工程1902をCPUなどにおいて演算処理を行わせ、ユーザーはキーボードなどを使用してでスペーサー標準セルを隣接して配置する標準セルを指定するなどを行い、かつモニター画面などを通じて設計の途中段階のデータを確認や、レイアウトデータ1810の確認などをすることができ、本発明がハードウェア上で実現できることは言うまでもない。これは第二十一の実施の形態においても同様である。
（第二十一の実施の形態）
図20、図21を用いて第二十一の実施の形態を説明する。図20はスペーサー標準セルを模式的に表した図である。スペーサー標準セルを配置する主な目的は、光近接効果の影響を緩和するべく、標準セル間の間隔を広げることにあるため、スペーサー標準セル内には特に素子を配置する必要性は無いが、光近接効果に悪影響を与えない範囲でスペーサー標準セル内の空き領域を有効利用することも可能である。図21にダミー拡散領域を有するようにしたスペーサー標準セルを示す。図21のようにすることで、本来スペーサー標準セルに期待していたゲート長のばらつきを抑制する効果に加えて、拡散領域のパターン密度を均一化する効果も得られる。なお、スペーサー標準セル内には、非活性トランジスタ、ダミーゲート、ダイオード、ダミーメタル配線を配置することも同様に可能である。これらを配置することにより得られる効果及び理由は、前述の実施の形態において既に説明しているためここでは省略する。
本発明にかかる半導体集積回路等は、各種電子機器に搭載される半導体集積回路等に利用することができる。
本発明の第一の実施の形態の半導体集積回路のレイアウトパターンの簡略図 本発明の第二の実施の形態の半導体集積回路のレイアウトパターンの簡略図 本発明の第三の実施の形態の半導体集積回路のレイアウトパターンの簡略図 本発明の第四の実施の形態の半導体集積回路のレイアウトパターンの簡略図 本発明の第五の実施の形態の半導体集積回路のレイアウトパターンの簡略図 本発明の第六の実施の形態の半導体集積回路のレイアウトパターンの簡略図 本発明の第七の実施の形態の半導体集積回路のレイアウトパターンの簡略図 本発明の第八の実施の形態の半導体集積回路のレイアウトパターンの簡略図 本発明の第九の実施の形態の半導体集積回路のレイアウトパターンの簡略図 本発明の第十の実施の形態の半導体集積回路のレイアウトパターンの簡略図 本発明の第十一の実施の形態の半導体集積回路のレイアウトパターンの簡略図 本発明の第十二の実施の形態の標準セルのレイアウトパターンの簡略図 本発明の第十三の実施の形態の標準セルのレイアウトパターンの簡略図 本発明の第十四の実施の形態の標準セルのレイアウトパターンの簡略図 本発明の第十五の実施の形態の標準セルのレイアウトパターンの簡略図 本発明の第十六の実施の形態の標準セルのレイアウトパターンの簡略図 本発明の第十七の実施の形態の標準セルのレイアウトパターンの簡略図 標準セルの配置と端子間の配線経路を決定する自動配置配線ツールを用いた一般的な設計フローの概要図 本発明の第二十の実施の形態の半導体集積回路の設計方法のフロー図 スペーサー標準セルのレイアウトパターンの簡略図 ダミー拡散領域を有するようにしたスペーサー標準セルのレイアウトパターンの簡略図 ゲートの配線パターンの平面図 光近接効果により変化するゲート長の仕上がり寸法の隣接配線間隔依存性を説明する特性図 一般的な標準セルの概略図
符号の説明
1a1,1b1,1c1,2a1,2b1,2c1,3a1,3b1,3c1,4a1,4b1,4c1,5a1,5b1,5c1,6a1,6b1,6f1,7a1,7b1,7c1,8a1,8b1,8c1,9a1,9b1,9c1,10a1,10b1,10c1,10d1,11a1,11b1,11c1,12a1,12b1,12c1,13a1,13b1,13c1,14a1,14b1,14c1,14d1,15a1,15b1,15c1,16a1,16b1,16c1,17a1,17b1,17c1,17d1,L1,L2 ゲート
3d1,4d1,4e1,5d1,5e1,6c1,6d1,7d1,7e1,13d1,13e1,14e1,15d1,15e1 ダミーゲート
1a2,1b2,2a2,2b2,3a2,3b2,4a2,4b2,5a2,5b2,6a2,6b2,7a2,7b2,8a2,8b2,8c2,9a2,9b2,9c2,10a2,10b2,10c2,11a2,11b2,11c2,12a2,12b2,13a2,13b2,14a2,14b2,15a2,15b2,16a2,16b2, 16c2,17a2,17b2,17c2 拡散領域
1a,2a,3a,4a,5a,6a,7a,8a,9a,10a,11a,12a,13a,14a,15a,16a,17a 活性トランジスタ
1b,2b,3b,4b,5b,6b,7b,8b,8c,9b,9c,10b,10c,10d,11b,11c,12b,12c,13b,13c,14b,14c,15b,15c,16b,16c,17b,17c トランジスタ
6f,14d,17d 非活性トランジスタ
1S1,1S2,2S1,2S2,3S1,3S2,4S1,4S2,5S1,5S2,6S1,6S2,7S1,7S2,8S1,8S2,9S1,9S2,10S1,10S2,11S1,11S2,12S2,13S2,14S2,15S2,16S2,17S2,S ゲート間の距離
12S1,13S1,14S1,15S1,16S1,17S1 ゲートとセル枠の距離
7g2,11d2 ダミー拡散領域
12h,12i,13h,13i,14h,14i,15h,15i,16h,16i,17h,17i 標準セル
15k セル内端子領域
1801 物理ライブラリ
1802 論理ライブラリ
1803 ネットリスト
1804 フロアプランデータ
1805 タイミング制約
1806 概略配置工程
1807 詳細配置配線工程
1808 タイミング判定工程
1809 タイミング最適化工程
1810 レイアウトデータ
1901 標準セル配置工程
1902 スペーサー標準セル配置工程
2001,2101 スペーサー標準セル
2102 ダミー拡散領域
2401 ゲート
2402 N+拡散領域
2403 P+拡散領域
2404 コンタクト
2405 電源配線
2406 接地配線
2407 入力端子
2408 出力端子
2409 セル枠

Claims (87)

  1. 第一の方向に延在する第一のゲートと拡散領域によって形成された第一の活性トランジスタと、前記第一の方向に延在する第二のゲートと第二の拡散領域によって形成された前記第一の活性トランジスタに前記第一の方向と直交する第二の方向に隣接する第二のトランジスタと、前記第一の活性トランジスタに対して前記第二のトランジスタと逆側で前記第二の方向に隣接する前記第一の方向に延在する第三のゲートを備えた半導体集積回路において、前記第一のゲートと前記第二のゲートの間隔が前記第一のゲートと前記第三のゲートの間隔より大きいことを特徴とする半導体集積回路。
  2. 前記第一のゲートと前記第二のゲートの間隔が、前記第一のゲートと前記第三のゲートの間隔の２倍以上であることを特徴とする請求項１記載の半導体集積回路。
  3. 前記第一のゲートと前記第二のゲートの間隔が前記第一のゲートと前記第三のゲートの間隔の３倍以上であることを特徴とする請求項１記載の半導体集積回路。
  4. 前記第三のゲートは第三のトランジスタを構成することを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路。
  5. 前記第三のゲートはダミーゲートであることを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路。
  6. 前記第一の活性トランジスタと前記第二のトランジスタ間に前記第一の方向に延在するダミーゲートが少なくとも一つ備えられたことを特徴とする請求項１ないし５のいずれかに記載の半導体集積回路。
  7. 前記第一ないし第三のゲートと前記ダミーゲートが前記第二の方向に等間隔に敷設されていることを特徴とする請求項６記載の半導体集積回路。
  8. 前記第一ないし第三のゲートと前記ダミーゲートのゲート長が全て等しいことを特徴とする請求項７記載の半導体集積回路。
  9. 前記第一の活性トランジスタと前記第二のトランジスタ間に前記第一の方向に延在する第四のゲートを備えた第四の非活性トランジスタが備えられたことを特徴とする請求項１ないし５のいずれかに記載の半導体集積回路。
  10. 前記非活性トランジスタはオフトランジスタであることを特徴とする請求項９記載の半導体集積回路。
  11. 前記非活性トランジスタは容量を構成することを特徴とする請求項９記載の半導体集積回路。
  12. 前記第一の活性トランジスタと前記第二のトランジスタ間に前記第一の方向に延在するダミーゲートが少なくとも一つ備えられたことを特徴とする請求項９記載の半導体集積回路。
  13. 前記第一ないし第四のゲートと前記ダミーゲートが前記第二の方向に等間隔に敷設されていることを特徴とする請求項１２記載の半導体集積回路。
  14. 前記第一ないし第四のゲートと前記ダミーゲートのゲート長が全て等しいことを特徴とする請求項１３記載の半導体集積回路。
  15. 前記第一の活性トランジスタと前記第二のトランジスタ間にダミー拡散領域を備えたことを特徴とする請求項１ないし１４のいずれかに記載の半導体集積回路。
  16. 前記第一の活性トランジスタと前記第二のトランジスタ間に基板コンタクトを備えたことを特徴とする請求項１ないし１４のいずれかに記載の半導体集積回路。
  17. 前記第一の活性トランジスタと前記第二のトランジスタ間にダミーメタル配線を備えたことを特徴とする請求項１ないし１４のいずれかに記載の半導体集積回路。
  18. 前記第二のゲートのゲート長は前記第一のゲートのゲート長より大きいことを特徴とする請求項１ないし１７のいずれかに記載の半導体集積回路。
  19. 前記第二のトランジスタは容量を構成することを特徴とする請求項１８記載の半導体集積回路。
  20. 前記第一の活性トランジスタはクロック信号を伝播する回路に使用されていることを特徴とする請求項１ないし１９のいずれかに記載の半導体集積回路。
  21. 前記クロック信号を伝播する回路はインバータ回路もしくはバッファ回路であることを特徴とする請求項２０記載の半導体集積回路。
  22. 第一の方向に延在する第一のゲートと第一の拡散領域によって形成された第一の活性トランジスタと、前記第一の方向に延在する第二のゲートと第二の拡散領域によって形成された前記第一の活性トランジスタに前記第一の方向と直交する第二の方向に隣接する第二のトランジスタと、前記第一の活性トランジスタに対して前記第二のトランジスタと逆側で前記第二の方向に隣接する前記第一の方向に延在する第三のゲートと前記第一の拡散領域とは離間した第二の拡散領域によって形成された第三のトランジスタを備えた半導体集積回路において、前記第一のゲートと前記第二のゲートの間隔が前記第一のゲートと前記第三のゲートの間隔より大きいことを特徴とする半導体集積回路。
  23. 前記第一のゲートと前記第二のゲートの間隔が、前記第一のゲートと前記第三のゲートの間隔の１．５倍以上であることを特徴とする請求項２２記載の半導体集積回路。
  24. 前記第一ないし第三のゲートのゲート長が全て等しいことを特徴とする請求項２２又は２３のいずれかに記載の半導体集積回路。
  25. 前記第一の活性トランジスタと前記第二のトランジスタ間に前記第一の方向に延在する第四のゲートを備えた第四の非活性トランジスタが備えられたことを特徴とする請求項２２ないし２４のいずれかに記載の半導体集積回路。
  26. 前記非活性トランジスタはオフトランジスタであることを特徴とする請求項２５記載の半導体集積回路。
  27. 前記非活性トランジスタは容量を構成することを特徴とする請求項２５記載の半導体集積回路。
  28. 前記第一の活性トランジスタと前記第二のトランジスタ間にダミー拡散領域を備えたことを特徴とする請求項２２ないし２７のいずれかに記載の半導体集積回路。
  29. 前記第一の活性トランジスタと前記第二のトランジスタ間に基板コンタクトを備えたことを特徴とする請求項２２ないし２７のいずれかに記載の半導体集積回路。
  30. 前記第一の活性トランジスタと前記第二のトランジスタ間にダミーメタル配線を備えたことを特徴とする請求項２２ないし２７のいずれかに記載の半導体集積回路。
  31. 前記第二のゲートのゲート長は前記第一のゲートのゲート長より大きいことを特徴とする請求項２２ないし３０のいずれかに記載の半導体集積回路。
  32. 前記第二のトランジスタは容量を構成することを特徴とする請求項３１記載の半導体集積回路。
  33. 前記第一の活性トランジスタはクロック信号を伝播する回路に使用されていることを特徴とする請求項２２ないし３２のいずれかに記載の半導体集積回路。
  34. 前記クロック信号を伝播する回路はインバータ回路もしくはバッファ回路であることを特徴とする請求項３３記載の半導体集積回路。
  35. 第一の方向に延在する第一のゲートと拡散領域によって形成された第一の活性トランジスタ、前記第一の活性トランジスタに対して前記第一の方向と直交する第二の方向に隣接する前記第一の方向に延在する第二のゲートを備えた標準セルにおいて、前記第一の活性トランジスタは前記標準セルのセル枠のうち前記第一の方向に延在する第一のセル枠部分から前記第二の方向に最近傍に配置される活性トランジスタであり、前記第一のゲートと前記第一のセル枠部分の間隔が前記第一のゲートと前記第二のゲートの間隔より大きいことを特徴とする標準セル。
  36. 前記第一のゲートと前記第一のセル枠部分の間隔が前記第一のゲートと前記第二のゲートの間隔の２倍以上であることを特徴とする請求項３５記載の標準セル。
  37. 前記第二のゲートは第二のトランジスタを構成することを特徴とする請求項３５又は３６のいずれかに記載の標準セル。
  38. 前記第二のゲートはダミーゲートであることを特徴とする請求項３５又は３６のいずれかに記載の標準セル。
  39. 前記第一の活性トランジスタと前記第一のセル枠部分の間および前記第一のセル枠部分上に前記第一の方向に延在するダミーゲートが少なくとも一つ備えられたことを特徴とする請求項３５ないし３８のいずれかに記載の標準セル。
  40. 前記第一ないし第二のゲートと前記ダミーゲートが前記第二の方向に等間隔に敷設されていることを特徴とする請求項３９記載の標準セル。
  41. 前記第一ないし第二のゲートと前記ダミーゲートのゲート長が全て等しいことを特徴とする請求項４０記載の標準セル。
  42. 前記第一の活性トランジスタと前記第一のセル枠部分の間に前記第一の方向に延在する第三のゲートを備えた第三の非活性トランジスタが備えられたことを特徴とする請求項３５ないし３８のいずれかに記載の標準セル。
  43. 前記非活性トランジスタはオフトランジスタであることを特徴とする請求項４２記載の標準セル。
  44. 前記非活性トランジスタは容量を構成することを特徴とする請求項４２記載の標準セル。
  45. 前記第一の活性トランジスタと前記第一のセル枠部分の間および前記第一のセル枠部分上に前記第一の方向に延在するダミーゲートが少なくとも一つ備えられたことを特徴とする請求項４２記載の標準セル。
  46. 前記第一ないし第三のゲートと前記ダミーゲートが前記第二の方向に等間隔に敷設されていることを特徴とする請求項４５記載の標準セル。
  47. 前記第一ないし第三のゲートと前記ダミーゲートのゲート長が全て等しいことを特徴とする請求項４６記載の標準セル。
  48. 前記第一の活性トランジスタと前記第一のセル枠部分の間にダミー拡散領域を備えたことを特徴とする請求項３５ないし４７のいずれかに記載の標準セル。
  49. 前記第一の活性トランジスタと前記第一のセル枠部分の間に基板コンタクトを備えたことを特徴とする請求項３５ないし４７のいずれかに記載の標準セル。
  50. 前記第一の活性トランジスタと前記第一のセル枠部分の間にダミーメタル配線を備えたことを特徴とする請求項３５ないし４７のいずれかに記載の標準セル。
  51. 前記第一の活性トランジスタと前記第一のセル枠部分の間に入出力端子を少なくとも一つ備えたことを特徴とする請求項３５ないし４７のいずれかに記載の標準セル。
  52. 前記第一の活性トランジスタはクロック信号を伝播する回路に使用されていることを特徴とする請求項３５ないし５１のいずれかに記載の標準セル。
  53. 前記クロック信号を伝播する回路はインバータ回路もしくはバッファ回路であることを特徴とする請求項５２記載の標準セル。
  54. 請求項３５記載の標準セルにおいて、前記第一の方向に延在する第四のゲートと拡散領域によって形成された第四の活性トランジスタと、前記第四の活性トランジスタに対して前記第二の方向に隣接する前記第一の方向に延在する第五のゲートをさらに備え、前記第四の活性トランジスタは前記標準セルのセル枠のうち前記第一のセル枠部分と対向する第二のセル枠部分から前記第二の方向に最近傍に配置される活性トランジスタであり、前記第四のゲートと前記第二のセル枠部分の間隔が前記第四のゲートと前記第五のゲートの間隔より大きいことを特徴とする標準セル。
  55. 前記第一のゲートと前記第一のセル枠部分の間隔が前記第一のゲートと前記第二のゲートの間隔の２倍以上であり、前記第四のゲートと前記第二のセル枠部分の間隔が前記第四のゲートと前記第五のゲートの間隔の２倍以上であることを特徴とする請求項５４記載の標準セル。
  56. 前記第一の活性トランジスタと前記第一のセル枠部分の間および前記第一のセル枠部分上および前記第四の活性トランジスタと前記第二のセル枠部分の間および前記第二のセル枠部分上に前記第一の方向に延在するダミーゲートが少なくとも一つ備えられたことを特徴とする請求項５４又は５５のいずれかに記載の標準セル。
  57. 前記標準セルはクロック信号を伝播する回路に使用されていることを特徴とする請求項５４ないし５６のいずれかに記載の標準セル。
  58. 前記クロック信号を伝播する回路はインバータ回路もしくはバッファ回路であることを特徴とする請求項５７記載の標準セル。
  59. 第一の方向に延在する第一のゲートと第一の拡散領域によって形成された第一の活性トランジスタ、前記第一の活性トランジスタに対して前記第一の方向と直交する第二の方向に隣接する前記第一の方向に延在する第二のゲートと前記第一の拡散領域とは離間した第二の拡散領域によって形成された第二のトランジスタを備えた標準セルにおいて、前記第一の活性トランジスタは前記標準セルのセル枠のうち前記第一の方向に延在する第一のセル枠部分から前記第二の方向に最近傍に配置される活性トランジスタであり、前記第一のゲートと前記第一のセル枠部分の間隔が前記第一のゲートと前記第二のゲートの間隔の半分より大きいことを特徴とする標準セル。
  60. 前記第一のゲートと前記第一のセル枠部分の間隔が前記第一のゲートと前記第二のゲートの間隔より大きいことを特徴とする請求項５９記載の標準セル。
  61. 前記第一ないし第二のゲートのゲート長が等しいことを特徴とする請求項５９又は６０のいずれかに記載の標準セル。
  62. 前記第一の活性トランジスタと前記第一のセル枠部分の間に前記第一の方向に延在する第三のゲートを備えた第三の非活性トランジスタが備えられたことを特徴とする請求項５９ないし６１のいずれかに記載の標準セル。
  63. 前記非活性トランジスタはオフトランジスタであることを特徴とする請求項６２記載の標準セル。
  64. 前記非活性トランジスタは容量を構成することを特徴とする請求項６２記載の標準セル。
  65. 前記第一の活性トランジスタと前記第一のセル枠部分の間にダミー拡散領域を備えたことを特徴とする請求項５９ないし６４のいずれかに記載の標準セル。
  66. 前記第一の活性トランジスタと前記第一のセル枠部分の間に基板コンタクトを備えたことを特徴とする請求項５９ないし６４のいずれかに記載の標準セル。
  67. 前記第一の活性トランジスタと前記第一のセル枠部分の間にダミーメタル配線を備えたことを特徴とする請求項５９ないし６４のいずれかに記載の標準セル。
  68. 前記第一の活性トランジスタと前記第一のセル枠部分の間に入出力端子を少なくとも一つ備えたことを特徴とする請求項５９ないし６４のいずれかに記載の標準セル。
  69. 前記第一の活性トランジスタはクロック信号を伝播する回路に使用されていることを特徴とする請求項５９ないし６４のいずれかに記載の標準セル。
  70. 前記クロック信号を伝播する回路はインバータ回路もしくはバッファ回路であることを特徴とする請求項６９記載の標準セル。
  71. 請求項５９記載の標準セルにおいて、前記第一の方向に延在する第四のゲートと第四の拡散領域によって形成された第四の活性トランジスタと、前記第四の活性トランジスタに対して前記第二の方向に隣接する前記第一の方向に延在する第五のゲートと前記第四の拡散領域とは離間した第五の拡散領域によって形成された第五のトランジスタをさらに備え、前記第四の活性トランジスタは前記標準セルのセル枠のうち前記第一のセル枠部分と対向する第二のセル枠部分から前記第二の方向に最近傍に配置される活性トランジスタであり、前記第四のゲートと前記第二のセル枠部分の間隔が前記第四のゲートと前記第五のゲートの間隔の半分より大きいことを特徴とする標準セル。
  72. 前記第一のゲートと前記第一のセル枠部分の間隔が前記第一のゲートと前記第二のゲートの間隔より大きく、前記第四のゲートと前記第二のセル枠部分の間隔が前記第四のゲートと前記第五のゲートの間隔より大きいことを特徴とする請求項７１記載の標準セル。
  73. 前記標準セルはクロック信号を伝播する回路に使用されていることを特徴とする請求項７１又は７２のいずれかに記載の標準セル。
  74. 前記クロック信号を伝播する回路はインバータ回路もしくはバッファ回路であることを特徴とする請求項７３記載の標準セル。
  75. 請求項３５ないし７４のいずれかに記載の標準セルを有する標準セルライブラリ。
  76. 請求項３５ないし７４のいずれかに記載の標準セルを有する半導体集積回路。
  77. 活性なトランジスタを含む標準セルを配置する配置工程と前記標準セルのうち指定される標準セルの両隣に隣接して活性なトランジスタを含まないスペーサー標準セルを配置するスペーサー配置工程を有することを特徴とする半導体集積回路の設計方法。
  78. 前記指定される標準セルはゲート長が他より大きなトランジスタを含むことを特徴とする請求項７７記載の半導体集積回路の設計方法。
  79. 前記指定される標準セルはクロック信号を伝播する働きをすることを特徴とする請求項７７記載の半導体集積回路の設計方法。
  80. 前記指定される標準セルは標準セル列の両端に位置することを特徴とする請求項７７記載の半導体集積回路の設計方法。
  81. 前記スペーサー標準セルはダミーゲートを有することを特徴とする請求項７７ないし８０のいずれかに記載の半導体集積回路の設計方法。
  82. 前記スペーサー標準セルは非活性トランジスタを有することを特徴とする請求項７７ないし８０のいずれかに記載の半導体集積回路の設計方法。
  83. 前記スペーサー標準セルはダミー拡散領域を有することを特徴とする請求項７７ないし８０のいずれかに記載の半導体集積回路の設計方法。
  84. 前記スペーサー標準セルはダイオードを有することを特徴とする請求項７７ないし８０のいずれかに記載の半導体集積回路の設計方法。
  85. 前記スペーサー標準セルはダミーメタル配線を有することを特徴とする請求項７７ないし８０のいずれかに記載の半導体集積回路の設計方法。
  86. 活性なトランジスタを含む標準セルを配置する配置手段と前記標準セルのうち指定される標準セルの両隣に隣接して活性なトランジスタを含まないスペーサー標準セルを配置するスペーサー配置手段を有することを特徴とする半導体集積回路の設計装置。
  87. 前記指定される標準セルはクロック信号を伝播する働きをすることを特徴とする請求項８６記載の半導体集積回路の設計装置。
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