JP2003347420A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】従来のダマシンゲートプロセスを用いると、ゲ
ート絶縁膜の膜厚が異なるＭＯＳＦＥＴ、ゲート絶縁膜
およびゲート電極材料が異なるＭＯＳＦＥＴを同一基板
上に形成することが困難である。 【解決手段】半導体基板１０１上の層間絶縁膜１６５に
設けられたゲート電極形成用の第１の溝１１４と、第１
の溝１１４の底部に形成された第１のゲート絶縁膜１１
５と、この上に形成された第１のゲート電極１１６ａを
有する第１のＭＯＳＦＥＴ１０３と、層間絶縁膜１６５
に設けられたゲート電極形成用の第２の溝１１９と、第
２の溝１１９の底部に形成された第２のゲート絶縁膜１
２０と、第２のゲート絶縁膜１２０上に形成された第２
のゲート電極１２１ａを有する第２のＭＯＳＦＥＴ１０
４を備え、第１のゲート絶縁膜１１５と第２のゲート絶
縁膜１２０の膜厚が異なる。
ート絶縁膜の膜厚が異なるＭＯＳＦＥＴ、ゲート絶縁膜
およびゲート電極材料が異なるＭＯＳＦＥＴを同一基板
上に形成することが困難である。 【解決手段】半導体基板１０１上の層間絶縁膜１６５に
設けられたゲート電極形成用の第１の溝１１４と、第１
の溝１１４の底部に形成された第１のゲート絶縁膜１１
５と、この上に形成された第１のゲート電極１１６ａを
有する第１のＭＯＳＦＥＴ１０３と、層間絶縁膜１６５
に設けられたゲート電極形成用の第２の溝１１９と、第
２の溝１１９の底部に形成された第２のゲート絶縁膜１
２０と、第２のゲート絶縁膜１２０上に形成された第２
のゲート電極１２１ａを有する第２のＭＯＳＦＥＴ１０
４を備え、第１のゲート絶縁膜１１５と第２のゲート絶
縁膜１２０の膜厚が異なる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金
属酸化膜半導体型電界効果トランジスタ）及びその製造
方法に関し、特にＳＯＣ（ＳｙｓｔｅｍＯｎ ａ Ｃｈ
ｉｐ）に適したＭＯＳＦＥＴおよびそのダマシンプロセ
スを利用した製造方法に関する。
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金
属酸化膜半導体型電界効果トランジスタ）及びその製造
方法に関し、特にＳＯＣ（ＳｙｓｔｅｍＯｎ ａ Ｃｈ
ｉｐ）に適したＭＯＳＦＥＴおよびそのダマシンプロセ
スを利用した製造方法に関する。
【０００２】
【従来の技術】従来より、ゲート電極をダマシンプロセ
スにより形成してＭＯＳＦＥＴを製造する技術が知られ
ている。この技術は、例えば、特開平８−３７２９６号
公報に開示されている。図１２（ａ）乃至（ｅ）は、こ
の従来のＭＯＳＦＥＴの製造方法をその工程順に示す断
面図である。
スにより形成してＭＯＳＦＥＴを製造する技術が知られ
ている。この技術は、例えば、特開平８−３７２９６号
公報に開示されている。図１２（ａ）乃至（ｅ）は、こ
の従来のＭＯＳＦＥＴの製造方法をその工程順に示す断
面図である。
【０００３】まず、図１２（ａ）に示すように、ｐ型シ
リコン（Ｓｉ）基板１上にｎ型の不純物を含む絶縁膜６
５を形成する。この絶縁膜６５には、例えば減圧気相成
長法（ＬＰ−ＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈ
ｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）によ
り約４００ｎｍの厚さまで堆積したリン・シリケートガ
ラス膜（ＰＳＧ膜：Ｐｈｏｓｈｏｒ−Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ膜）が使用される。
リコン（Ｓｉ）基板１上にｎ型の不純物を含む絶縁膜６
５を形成する。この絶縁膜６５には、例えば減圧気相成
長法（ＬＰ−ＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈ
ｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）によ
り約４００ｎｍの厚さまで堆積したリン・シリケートガ
ラス膜（ＰＳＧ膜：Ｐｈｏｓｈｏｒ−Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ膜）が使用される。
【０００４】次に、絶縁膜６５上にゲート電極形成用の
レジストパターン１３を形成して、レジストパターン１
３をマスクとして、反応性イオンエッチング（ＲＩＥ：
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によ
り、絶縁膜６５を異方性エッチングして除去し、開口部
１４を形成する。
レジストパターン１３を形成して、レジストパターン１
３をマスクとして、反応性イオンエッチング（ＲＩＥ：
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によ
り、絶縁膜６５を異方性エッチングして除去し、開口部
１４を形成する。
【０００５】次に、図１２（ｂ）に示すように、ＬＰ−
ＣＶＤ法によりシリコン基板１上全面にＰＳＧ膜６６を
膜厚が約１００ｎｍになるように堆積させる。このと
き、ＰＳＧ膜６６のリン（Ｐ）濃度は、絶縁膜６５のリ
ン濃度よりも低くする。
ＣＶＤ法によりシリコン基板１上全面にＰＳＧ膜６６を
膜厚が約１００ｎｍになるように堆積させる。このと
き、ＰＳＧ膜６６のリン（Ｐ）濃度は、絶縁膜６５のリ
ン濃度よりも低くする。
【０００６】次に、図１２（ｃ）に示すように、ＰＳＧ
膜６６をエッチバックして、開口部１４の底面上及び絶
縁膜６５上に形成されたＰＳＧ膜６６を除去することに
より、開口部１４の側壁にスペーサ用ＰＳＧ膜６６ａを
形成する。
膜６６をエッチバックして、開口部１４の底面上及び絶
縁膜６５上に形成されたＰＳＧ膜６６を除去することに
より、開口部１４の側壁にスペーサ用ＰＳＧ膜６６ａを
形成する。
【０００７】次に、熱酸化法により、開口部１４の底部
におけるｐ型Ｓｉ基板１の表面にゲート絶縁膜１５を形
成する。次に、熱拡散法により、絶縁膜６５及びスペー
サ用ＰＳＧ膜６６ａからＳｉ基板１中にＰを拡散させ、
ソース・ドレイン領域を形成する。ソース・ドレイン領
域は、ｎ +層１１及びｎ -層１０からなり、絶縁膜６５
からのＰの拡散により、ｎ +層１１を形成し、スペーサ
用ＰＳＧ膜６６ａからＰの拡散によりｎ−層１０を形成
する。
におけるｐ型Ｓｉ基板１の表面にゲート絶縁膜１５を形
成する。次に、熱拡散法により、絶縁膜６５及びスペー
サ用ＰＳＧ膜６６ａからＳｉ基板１中にＰを拡散させ、
ソース・ドレイン領域を形成する。ソース・ドレイン領
域は、ｎ +層１１及びｎ -層１０からなり、絶縁膜６５
からのＰの拡散により、ｎ +層１１を形成し、スペーサ
用ＰＳＧ膜６６ａからＰの拡散によりｎ−層１０を形成
する。
【０００８】次に、Ｓｉ基板１上の全面にタングステン
（Ｗ）等の低抵抗材料からなる導電膜１６を約６００ｎ
ｍの厚さに堆積させる。そして、図１３（ｂ）に示すよ
うに、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、導
電膜１６、絶縁膜６５、スペーサ用ＰＳＧ膜６６ａを研
磨して、これらの一部を除去して上面を平坦化すること
により、Ｗからなるダマシンゲート電極１６ａを形成す
る。これにより、ＭＯＳＦＥＴが形成される。
（Ｗ）等の低抵抗材料からなる導電膜１６を約６００ｎ
ｍの厚さに堆積させる。そして、図１３（ｂ）に示すよ
うに、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、導
電膜１６、絶縁膜６５、スペーサ用ＰＳＧ膜６６ａを研
磨して、これらの一部を除去して上面を平坦化すること
により、Ｗからなるダマシンゲート電極１６ａを形成す
る。これにより、ＭＯＳＦＥＴが形成される。
【０００９】また、次のような技術が、特開平１０−１
８９９６号公報に開示されている。図１４（ａ）乃至
（ｄ）は、この従来のＭＯＳＦＥＴの製造方法をその工
程順に示す断面図である。
８９９６号公報に開示されている。図１４（ａ）乃至
（ｄ）は、この従来のＭＯＳＦＥＴの製造方法をその工
程順に示す断面図である。
【００１０】まず、図１４（ａ）に示すように、ｐ型Ｓ
ｉ基板７１の表面部に素子分離領域７２を形成した後、
Ｓｉ板７１上全面に、シリコン酸化膜及び多結晶シリコ
ン膜を堆積する。その後、シリコン酸化膜及び多結晶シ
リコン膜をパターニングして、ダミーゲート絶縁膜７５
ａ及びダミーゲート電極７６ａを形成する。次に、ダミ
ーゲート電極７６ａの側面にシリコン窒化膜からなるサ
イドウォール７９を形成した後、ダミーゲート電極７６
ａ及びサイドウォール７９をマスクとして不純物をイオ
ン注入し、活性化のための熱処理を行って、ソース領域
およびドレイン領域となる不純物拡散層８０、８１を形
成する。次に、Ｓｉ基板７１上にチタン（Ｔｉ）やコバ
ルト（Ｃｏ）からなる高融点金属を体積して、熱処理を
行いうことで、ダミーゲート電極７６ａの上および、不
純物拡散層８１上にシリサイド領域８２を形成する。次
に、ダミーゲート電極７６ａの上全面に、シリコン酸化
膜からなる層間絶縁膜９５を堆積した後、層間絶縁膜９
５をＣＭＰ法により、平坦化して、ダミーゲート電極７
６ａを露出させる。
ｉ基板７１の表面部に素子分離領域７２を形成した後、
Ｓｉ板７１上全面に、シリコン酸化膜及び多結晶シリコ
ン膜を堆積する。その後、シリコン酸化膜及び多結晶シ
リコン膜をパターニングして、ダミーゲート絶縁膜７５
ａ及びダミーゲート電極７６ａを形成する。次に、ダミ
ーゲート電極７６ａの側面にシリコン窒化膜からなるサ
イドウォール７９を形成した後、ダミーゲート電極７６
ａ及びサイドウォール７９をマスクとして不純物をイオ
ン注入し、活性化のための熱処理を行って、ソース領域
およびドレイン領域となる不純物拡散層８０、８１を形
成する。次に、Ｓｉ基板７１上にチタン（Ｔｉ）やコバ
ルト（Ｃｏ）からなる高融点金属を体積して、熱処理を
行いうことで、ダミーゲート電極７６ａの上および、不
純物拡散層８１上にシリサイド領域８２を形成する。次
に、ダミーゲート電極７６ａの上全面に、シリコン酸化
膜からなる層間絶縁膜９５を堆積した後、層間絶縁膜９
５をＣＭＰ法により、平坦化して、ダミーゲート電極７
６ａを露出させる。
【００１１】次に、図１４（ｂ）に示すように、ダミー
ゲート電極７６ａ及びダミーゲート絶縁膜７５ａを選択
的に除去して、ゲート電極埋め込み用の溝８４を形成す
る。
ゲート電極７６ａ及びダミーゲート絶縁膜７５ａを選択
的に除去して、ゲート電極埋め込み用の溝８４を形成す
る。
【００１２】次に、図１４（ｃ）に示すように、溝８４
内底部および層間絶縁膜９５上に、タンタル酸化膜（Ｔ
ａ２Ｏ５）８５及び窒化タングステン（ＴｉＷ）また
は、タングステン（Ｗ）からなる金属膜８６を順次堆積
する。次に、図１４（ｄ）に示すように、Ｔａ２Ｏ５膜
８５及び金属膜８６における層間絶縁膜９５の上に露出
している部分をＣＭＰ法により除去して、Ｔａ２Ｏ５膜
８５からなるゲート絶縁膜８５及び金属膜８６からなる
ゲート電極８６ａを形成することで、ＭＯＳＦＥＴが形
成される。
内底部および層間絶縁膜９５上に、タンタル酸化膜（Ｔ
ａ２Ｏ５）８５及び窒化タングステン（ＴｉＷ）また
は、タングステン（Ｗ）からなる金属膜８６を順次堆積
する。次に、図１４（ｄ）に示すように、Ｔａ２Ｏ５膜
８５及び金属膜８６における層間絶縁膜９５の上に露出
している部分をＣＭＰ法により除去して、Ｔａ２Ｏ５膜
８５からなるゲート絶縁膜８５及び金属膜８６からなる
ゲート電極８６ａを形成することで、ＭＯＳＦＥＴが形
成される。
【００１３】上記の２つの従来技術では、ｐ型シリコン
基板上のゲート電極を形成する全領域において、ゲート
電極埋め込み用の溝が形成される。その後、ｐ型シリコ
ン基板上全面に、ゲート絶縁膜、ゲート電極埋め込み用
の金属膜を順次堆積して、ＣＭＰを行うことで、ゲート
電極を形成する。そのため、ｐ型シリコン基板上に形成
する全てのゲート電極を一度に形成することになり、出
来上がる全てのゲート電極、ゲート絶縁膜は同じ材料と
なり、膜厚も全て同じになってしまう。
基板上のゲート電極を形成する全領域において、ゲート
電極埋め込み用の溝が形成される。その後、ｐ型シリコ
ン基板上全面に、ゲート絶縁膜、ゲート電極埋め込み用
の金属膜を順次堆積して、ＣＭＰを行うことで、ゲート
電極を形成する。そのため、ｐ型シリコン基板上に形成
する全てのゲート電極を一度に形成することになり、出
来上がる全てのゲート電極、ゲート絶縁膜は同じ材料と
なり、膜厚も全て同じになってしまう。
【００１４】
【発明が解決しようとする課題】このため、従来のダマ
シンゲートプロセスを使用した半導体装置の製造方法を
用いると、ゲート絶縁膜の膜厚が異なるＭＯＳＦＥＴを
同一基板上に形成することが困難となる。また、ゲート
電極、ゲート絶縁膜の材料が異なるＭＯＳＦＥＴを同一
基板に形成できない。そのため、電源電圧やしきい値の
異なるＭＯＳＦＥＴを同一基板上に形成することが困難
となり、メタルゲートを有する相補型ＭＯＳＦＥＴ（Ｃ
ＭＯＳＦＥＴ）を形成する際には、しきい値電圧を高く
してリーク電流を低減することが困難となる。以下に、
これらの問題点について説明する。
シンゲートプロセスを使用した半導体装置の製造方法を
用いると、ゲート絶縁膜の膜厚が異なるＭＯＳＦＥＴを
同一基板上に形成することが困難となる。また、ゲート
電極、ゲート絶縁膜の材料が異なるＭＯＳＦＥＴを同一
基板に形成できない。そのため、電源電圧やしきい値の
異なるＭＯＳＦＥＴを同一基板上に形成することが困難
となり、メタルゲートを有する相補型ＭＯＳＦＥＴ（Ｃ
ＭＯＳＦＥＴ）を形成する際には、しきい値電圧を高く
してリーク電流を低減することが困難となる。以下に、
これらの問題点について説明する。
【００１５】現在の半導体製造装置においては、待機時
のリーク電流が小さくなるしきい値が高いＭＯＳＦＥＴ
と、動作速度が速くなるしきい値の低いＭＯＳＦＥＴが
あり、両者は、ゲート絶縁膜の膜厚も異なる。また、動
作時の電源電圧が異なるＭＯＳＦＥＴでも、ゲート絶縁
膜の膜厚が異なる。このため、これらのＭＯＳＦＥＴを
同一チップ内に混載させるためには、同一シリコン基板
上に膜厚の異なるゲート絶縁膜を形成する必要がある。
のリーク電流が小さくなるしきい値が高いＭＯＳＦＥＴ
と、動作速度が速くなるしきい値の低いＭＯＳＦＥＴが
あり、両者は、ゲート絶縁膜の膜厚も異なる。また、動
作時の電源電圧が異なるＭＯＳＦＥＴでも、ゲート絶縁
膜の膜厚が異なる。このため、これらのＭＯＳＦＥＴを
同一チップ内に混載させるためには、同一シリコン基板
上に膜厚の異なるゲート絶縁膜を形成する必要がある。
【００１６】また、従来のＭＯＳＦＥＴにおいて、シリ
コン酸化膜からなるゲート絶縁膜の薄膜化を進めると、
ゲート電極において、トンネル電流に起因して起きるリ
ーク電流が増大してくるという問題がある。そこで、こ
の問題を抑制するために、ゲート絶縁膜にＴａ 2Ｏ 5の
ような高誘電率材料を用いて、ゲート絶縁膜の実効的な
膜厚を大きくするという手法が研究されている。ＳＯＣ
のように、いくつかのＭＯＳＦＥＴを同一チップ内に混
載する際には、従来からゲート絶縁膜材料として使用さ
れているシリコン酸化膜を用いるＭＯＳＦＥＴと、高誘
電率材料を用いるＭＯＳＦＥＴを同一シリコン基板上に
形成する必要がある。しかし、従来技術では、シリコン
基板上に形成する全てのＭＯＳＦＥＴのゲート絶縁膜
を、一度に形成してしまう。このため、膜厚や膜種の異
なるゲート絶縁膜を使用したＭＯＳＦＥＴを同一チップ
内に混載させることが困難となっている。
コン酸化膜からなるゲート絶縁膜の薄膜化を進めると、
ゲート電極において、トンネル電流に起因して起きるリ
ーク電流が増大してくるという問題がある。そこで、こ
の問題を抑制するために、ゲート絶縁膜にＴａ 2Ｏ 5の
ような高誘電率材料を用いて、ゲート絶縁膜の実効的な
膜厚を大きくするという手法が研究されている。ＳＯＣ
のように、いくつかのＭＯＳＦＥＴを同一チップ内に混
載する際には、従来からゲート絶縁膜材料として使用さ
れているシリコン酸化膜を用いるＭＯＳＦＥＴと、高誘
電率材料を用いるＭＯＳＦＥＴを同一シリコン基板上に
形成する必要がある。しかし、従来技術では、シリコン
基板上に形成する全てのＭＯＳＦＥＴのゲート絶縁膜
を、一度に形成してしまう。このため、膜厚や膜種の異
なるゲート絶縁膜を使用したＭＯＳＦＥＴを同一チップ
内に混載させることが困難となっている。
【００１７】ところで、従来より使用されているポリシ
リコンゲートを有する相補型ＭＯＳＦＥＴ（ＣＭＯＳＦ
ＥＴ）においては、ｎ型ＭＯＳＦＥＴのゲート電極には
ｎ型の不純物をドーピングするとともに、ｐ型ＭＯＳＦ
ＥＴのゲート電極にはｐ型の不純物をドーピングするこ
とにより、各ゲート電極における仕事関数を小さくし
て、ｎ型およびｐ型のＭＯＳＦＥＴのしきい値を小さく
している。しかし、メタルゲートにおいては、ｎ型及び
ｐ型の不純物をドーピングすることができないため、従
来技術にメタルゲートを適用すると、ｎ型及びｐ型ＭＯ
ＳＦＥＴにおいて、同一の電極材料からなるゲート電極
が形成されてしまう。このため、ＣＭＯＳＦＥＴの高性
能の維持と低しきい値電圧の両立が困難になる。本発明
は、上記問題を解決すべくなされたものであり、ダマシ
ンゲートプロセスを使用しても、ゲート絶縁膜の膜厚、
材料およびゲート電極材料が異なるＭＯＳＦＥＴの混載
を可能にして、ＳＯＣの最適化、ＣＭＯＳＦＥＴの高性
能化を実現すること目的としている。
リコンゲートを有する相補型ＭＯＳＦＥＴ（ＣＭＯＳＦ
ＥＴ）においては、ｎ型ＭＯＳＦＥＴのゲート電極には
ｎ型の不純物をドーピングするとともに、ｐ型ＭＯＳＦ
ＥＴのゲート電極にはｐ型の不純物をドーピングするこ
とにより、各ゲート電極における仕事関数を小さくし
て、ｎ型およびｐ型のＭＯＳＦＥＴのしきい値を小さく
している。しかし、メタルゲートにおいては、ｎ型及び
ｐ型の不純物をドーピングすることができないため、従
来技術にメタルゲートを適用すると、ｎ型及びｐ型ＭＯ
ＳＦＥＴにおいて、同一の電極材料からなるゲート電極
が形成されてしまう。このため、ＣＭＯＳＦＥＴの高性
能の維持と低しきい値電圧の両立が困難になる。本発明
は、上記問題を解決すべくなされたものであり、ダマシ
ンゲートプロセスを使用しても、ゲート絶縁膜の膜厚、
材料およびゲート電極材料が異なるＭＯＳＦＥＴの混載
を可能にして、ＳＯＣの最適化、ＣＭＯＳＦＥＴの高性
能化を実現すること目的としている。
【００１８】
【課題を解決するための手段】本発明に係る第１の半導
体装置は、半導体基板と、前記半導体基板上に形成され
た絶縁膜に設けられたゲート電極形成用の第１の溝と、
前記第１の溝の底部に形成された第１のゲート絶縁膜
と、前記第１のゲート絶縁膜上に形成された第１のゲー
ト電極を有す第１のＭＯＳＦＥＴと、前記絶縁膜に設け
られたゲート電極形成用の第２の溝と、前記第２の溝の
底部に形成された第２のゲート絶縁膜と、前記第２のゲ
ート絶縁膜上に形成された第２のゲート電極を有する第
２のＭＯＳＦＥＴを備え、前記第１のゲート絶縁膜と前
記第２のゲート絶縁膜の膜厚が異なることを特徴とす
る。
体装置は、半導体基板と、前記半導体基板上に形成され
た絶縁膜に設けられたゲート電極形成用の第１の溝と、
前記第１の溝の底部に形成された第１のゲート絶縁膜
と、前記第１のゲート絶縁膜上に形成された第１のゲー
ト電極を有す第１のＭＯＳＦＥＴと、前記絶縁膜に設け
られたゲート電極形成用の第２の溝と、前記第２の溝の
底部に形成された第２のゲート絶縁膜と、前記第２のゲ
ート絶縁膜上に形成された第２のゲート電極を有する第
２のＭＯＳＦＥＴを備え、前記第１のゲート絶縁膜と前
記第２のゲート絶縁膜の膜厚が異なることを特徴とす
る。
【００１９】本発明に係る第２の半導体装置は、半導体
基板と、前記半導体基板上に形成された絶縁膜に設けら
れたゲート電極形成用の第１の溝と、前記第１の溝の底
部に形成された第１のゲート絶縁膜と、前記第１のゲー
ト絶縁膜上に形成された第１のゲート電極を有す第１の
ＭＯＳＦＥＴと、前記絶縁膜に設けられたゲート電極形
成用の第２の溝と、前記第２の溝の底部に形成された第
２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成
された第２のゲート電極を有する第２のＭＯＳＦＥＴ
と、前記絶縁膜に設けられたゲート電極形成用の第３の
溝と、前記第３の溝の底部に形成された第３のゲート絶
縁膜と、前記第３のゲート絶縁膜上に形成された第３の
ゲート電極を有する第３のＭＯＳＦＥＴとを備え、前記
第１及至３のゲート絶縁膜のうち、少なくとも２つ以上
の膜厚が異なることを特徴とする。本発明に係る第３の
半導体装置は、半導体基板と、この半導体基板上に形成
された絶縁膜に設けられたゲート電極形成用の第１の溝
と、前記第１の溝の底部に形成された第１のゲート絶縁
膜と、前記第１のゲート絶縁膜上に形成された第１のゲ
ート電極を有す第１のＭＯＳＦＥＴと、前記絶縁膜に設
けられたゲート電極形成用の第２の溝と、前記第２の溝
の底部に形成された第２のゲート絶縁膜と、前記第２の
ゲート絶縁膜上に形成された第２のゲート電極を有する
第２のＭＯＳＦＥＴを備え、前記第１のゲート絶縁膜と
前記第２のゲート絶縁膜の材料が異なることを特徴とす
る。
基板と、前記半導体基板上に形成された絶縁膜に設けら
れたゲート電極形成用の第１の溝と、前記第１の溝の底
部に形成された第１のゲート絶縁膜と、前記第１のゲー
ト絶縁膜上に形成された第１のゲート電極を有す第１の
ＭＯＳＦＥＴと、前記絶縁膜に設けられたゲート電極形
成用の第２の溝と、前記第２の溝の底部に形成された第
２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成
された第２のゲート電極を有する第２のＭＯＳＦＥＴ
と、前記絶縁膜に設けられたゲート電極形成用の第３の
溝と、前記第３の溝の底部に形成された第３のゲート絶
縁膜と、前記第３のゲート絶縁膜上に形成された第３の
ゲート電極を有する第３のＭＯＳＦＥＴとを備え、前記
第１及至３のゲート絶縁膜のうち、少なくとも２つ以上
の膜厚が異なることを特徴とする。本発明に係る第３の
半導体装置は、半導体基板と、この半導体基板上に形成
された絶縁膜に設けられたゲート電極形成用の第１の溝
と、前記第１の溝の底部に形成された第１のゲート絶縁
膜と、前記第１のゲート絶縁膜上に形成された第１のゲ
ート電極を有す第１のＭＯＳＦＥＴと、前記絶縁膜に設
けられたゲート電極形成用の第２の溝と、前記第２の溝
の底部に形成された第２のゲート絶縁膜と、前記第２の
ゲート絶縁膜上に形成された第２のゲート電極を有する
第２のＭＯＳＦＥＴを備え、前記第１のゲート絶縁膜と
前記第２のゲート絶縁膜の材料が異なることを特徴とす
る。
【００２０】また、本発明に係る第３の半導体装置にお
いては、前記第１のゲート絶縁膜と前記第２のゲート絶
縁膜の膜厚が異なることも特徴とする。
いては、前記第１のゲート絶縁膜と前記第２のゲート絶
縁膜の膜厚が異なることも特徴とする。
【００２１】本発明に係る第４の半導体装置は、半導体
基板と、この半導体基板上に形成された絶縁膜に設けら
れたゲート電極形成用の第１の溝と、前記第１の溝の底
部に形成された第１のゲート絶縁膜と、前記第１のゲー
ト絶縁膜上に形成された第１のゲート電極を有す第１の
ＭＯＳＦＥＴと、前記絶縁膜に設けられたゲート電極形
成用の第２の溝と、前記第２の溝の底部に形成された第
２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成
された第２のゲート電極を有する第２のＭＯＳＦＥＴ
と、前記絶縁膜に設けられたゲート電極形成用の第３の
溝と、前記第３の溝の底部に形成された第３のゲート絶
縁膜と、前記第３のゲート絶縁膜上に形成された第３の
ゲート電極を有する第３のＭＯＳＦＥＴを備え、前記第
１及至３のゲート絶縁膜のうち、少なくとも２つ以上に
おいて材料が異なることを特徴とする。
基板と、この半導体基板上に形成された絶縁膜に設けら
れたゲート電極形成用の第１の溝と、前記第１の溝の底
部に形成された第１のゲート絶縁膜と、前記第１のゲー
ト絶縁膜上に形成された第１のゲート電極を有す第１の
ＭＯＳＦＥＴと、前記絶縁膜に設けられたゲート電極形
成用の第２の溝と、前記第２の溝の底部に形成された第
２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成
された第２のゲート電極を有する第２のＭＯＳＦＥＴ
と、前記絶縁膜に設けられたゲート電極形成用の第３の
溝と、前記第３の溝の底部に形成された第３のゲート絶
縁膜と、前記第３のゲート絶縁膜上に形成された第３の
ゲート電極を有する第３のＭＯＳＦＥＴを備え、前記第
１及至３のゲート絶縁膜のうち、少なくとも２つ以上に
おいて材料が異なることを特徴とする。
【００２２】また、本発明に係る第４の半導体装置は、
前記第１及至３のゲート絶縁膜のうち、少なくとも２つ
以上において膜厚が異なることも特徴とする。
前記第１及至３のゲート絶縁膜のうち、少なくとも２つ
以上において膜厚が異なることも特徴とする。
【００２３】本発明に係る第１の半導体装置の製造方法
は、半導体基板上の第１のＭＯＳＦＥＴを形成する領域
と第２のＭＯＳＦＥＴを形成する領域のうち、前記第２
のＭＯＳＦＥＴを形成する領域を絶縁膜で覆う工程と、
前記絶縁膜をマスクとして前記第１のＭＯＳＦＥＴを形
成する領域にゲート電極形成用の第１の溝を形成する工
程と、前記第１の溝の底部に第１のゲート絶縁膜を形成
する工程と、前記第１の溝内に導電膜を埋設して第１の
ゲート電極を形成する工程と、前記第１のＭＯＳＦＥＴ
を形成する領域を絶縁膜で覆う工程と、前記第２のＭＯ
ＳＦＥＴを形成する領域にゲート電極形成用の第２の溝
を形成する工程と、前記第２の溝の底部に前記第１のゲ
ート絶縁膜と膜厚の異なる第２のゲート絶縁膜を形成す
る工程と、前記第２の溝内に導電膜を埋設して第２のゲ
ート電極を形成する工程と、を有することを特徴とす
る。
は、半導体基板上の第１のＭＯＳＦＥＴを形成する領域
と第２のＭＯＳＦＥＴを形成する領域のうち、前記第２
のＭＯＳＦＥＴを形成する領域を絶縁膜で覆う工程と、
前記絶縁膜をマスクとして前記第１のＭＯＳＦＥＴを形
成する領域にゲート電極形成用の第１の溝を形成する工
程と、前記第１の溝の底部に第１のゲート絶縁膜を形成
する工程と、前記第１の溝内に導電膜を埋設して第１の
ゲート電極を形成する工程と、前記第１のＭＯＳＦＥＴ
を形成する領域を絶縁膜で覆う工程と、前記第２のＭＯ
ＳＦＥＴを形成する領域にゲート電極形成用の第２の溝
を形成する工程と、前記第２の溝の底部に前記第１のゲ
ート絶縁膜と膜厚の異なる第２のゲート絶縁膜を形成す
る工程と、前記第２の溝内に導電膜を埋設して第２のゲ
ート電極を形成する工程と、を有することを特徴とす
る。
【００２４】本発明に係る第２の半導体装置の製造方法
は、半導体基板上の第１のＭＯＳＦＥＴを形成する領域
と第２のＭＯＳＦＥＴを形成する領域のうち、前記第２
のＭＯＳＦＥＴを形成する領域を絶縁膜で覆う工程と、
前記絶縁膜をマスクとして前記第１のＭＯＳＦＥＴを形
成する領域にゲート電極形成用の第１の溝を形成する工
程と、前記第１の溝の底部に第１のゲート絶縁膜を形成
する工程と、前記第１の溝内に導電膜を埋設して第１の
ゲート電極を形成する工程と、前記第１のＭＯＳＦＥＴ
を形成する領域を絶縁膜で覆う工程と、前記第２のＭＯ
ＳＦＥＴを形成する領域に、ゲート電極形成用の第２の
溝を形成する工程と、前記第２の溝の底部に前記第１の
ゲート絶縁膜と材料の異なる第２のゲート絶縁膜を形成
する工程と、前記第２の溝内に導電膜を埋設して、第２
のゲート電極を形成する工程と、を有することを特徴と
する。
は、半導体基板上の第１のＭＯＳＦＥＴを形成する領域
と第２のＭＯＳＦＥＴを形成する領域のうち、前記第２
のＭＯＳＦＥＴを形成する領域を絶縁膜で覆う工程と、
前記絶縁膜をマスクとして前記第１のＭＯＳＦＥＴを形
成する領域にゲート電極形成用の第１の溝を形成する工
程と、前記第１の溝の底部に第１のゲート絶縁膜を形成
する工程と、前記第１の溝内に導電膜を埋設して第１の
ゲート電極を形成する工程と、前記第１のＭＯＳＦＥＴ
を形成する領域を絶縁膜で覆う工程と、前記第２のＭＯ
ＳＦＥＴを形成する領域に、ゲート電極形成用の第２の
溝を形成する工程と、前記第２の溝の底部に前記第１の
ゲート絶縁膜と材料の異なる第２のゲート絶縁膜を形成
する工程と、前記第２の溝内に導電膜を埋設して、第２
のゲート電極を形成する工程と、を有することを特徴と
する。
【００２５】また、本発明に係る第２の半導体装置の製
造方法は、前記第２のゲート絶縁膜の膜厚が、前記第１
のゲート絶縁膜の膜厚と異なることも特徴とする。本発
明に係る第３の半導体装置の製造方法は、半導体基板上
の第１のＭＯＳＦＥＴを形成する領域と第２のＭＯＳＦ
ＥＴを形成する領域のうち、前記第２のＭＯＳＦＥＴを
形成する領域を絶縁膜で覆う工程と、前記第１のＭＯＳ
ＦＥＴを形成する領域にゲート電極形成用の第１の溝を
形成する工程と、前記第１の溝の底部に第１のゲート絶
縁膜を形成する工程と、前記第１の溝内に１つの層から
なる第１の導電膜を埋設して第１のゲート電極を形成す
る工程と、前記第１のＭＯＳＦＥＴを形成する領域を絶
縁膜で覆う工程と、前記第２のＭＯＳＦＥＴを形成する
領域にゲート電極形成用の第２の溝を形成する工程と、
前記第２の溝の底部に第２のゲート絶縁膜を形成する工
程と、前記第２の溝内に前記第１の導電膜と材料が異な
り、かつ１つの層からなる第２の導電膜を埋設して第２
のゲート電極を形成する工程と、を有することを特徴と
する。
造方法は、前記第２のゲート絶縁膜の膜厚が、前記第１
のゲート絶縁膜の膜厚と異なることも特徴とする。本発
明に係る第３の半導体装置の製造方法は、半導体基板上
の第１のＭＯＳＦＥＴを形成する領域と第２のＭＯＳＦ
ＥＴを形成する領域のうち、前記第２のＭＯＳＦＥＴを
形成する領域を絶縁膜で覆う工程と、前記第１のＭＯＳ
ＦＥＴを形成する領域にゲート電極形成用の第１の溝を
形成する工程と、前記第１の溝の底部に第１のゲート絶
縁膜を形成する工程と、前記第１の溝内に１つの層から
なる第１の導電膜を埋設して第１のゲート電極を形成す
る工程と、前記第１のＭＯＳＦＥＴを形成する領域を絶
縁膜で覆う工程と、前記第２のＭＯＳＦＥＴを形成する
領域にゲート電極形成用の第２の溝を形成する工程と、
前記第２の溝の底部に第２のゲート絶縁膜を形成する工
程と、前記第２の溝内に前記第１の導電膜と材料が異な
り、かつ１つの層からなる第２の導電膜を埋設して第２
のゲート電極を形成する工程と、を有することを特徴と
する。
【００２６】また、本発明に係る第３の半導体装置の製
造方法は、前記第１の導電膜と前記第２の導電膜をそれ
ぞれ少なくとも２つ以上の導電膜で形成することも特徴
とする。
造方法は、前記第１の導電膜と前記第２の導電膜をそれ
ぞれ少なくとも２つ以上の導電膜で形成することも特徴
とする。
【００２７】さらに、本発明に係る第３の半導体装置の
製造方法は、前記第２のゲート絶縁膜を前記第１のゲー
ト絶縁膜と材料が異なる膜で形成することを特徴とす
る。さらに、本発明に係る第３の半導体装置の製造方法
は、前記第２のゲート絶縁膜の膜厚が、前記第１のゲー
ト絶縁膜の膜厚と異なるように形成することも特徴とす
る。
製造方法は、前記第２のゲート絶縁膜を前記第１のゲー
ト絶縁膜と材料が異なる膜で形成することを特徴とす
る。さらに、本発明に係る第３の半導体装置の製造方法
は、前記第２のゲート絶縁膜の膜厚が、前記第１のゲー
ト絶縁膜の膜厚と異なるように形成することも特徴とす
る。
【００２８】本発明に係る第４の半導体装置の製造方法
は、半導体基板上の第１のＭＯＳＦＥＴを形成する領域
に、ゲート電極形成用の第１の溝を形成する工程と、前
記第１の溝の底部に第１のゲート絶縁膜を形成する工程
と、前記第１の溝内に導電膜を埋設して第１のゲート電
極を形成する工程と、前記第１のＭＯＳＦＥＴを形成す
る領域を絶縁膜で覆う工程と、前記第２のＭＯＳＦＥＴ
を形成する領域にゲート電極形成用の第２の溝を形成す
る工程と、前記第２の溝の底部に前記第１のゲート絶縁
膜と膜厚の異なる第２のゲート絶縁膜を形成する工程
と、前記第２の溝内に導電膜を埋設して第２のゲート電
極を形成する工程と、を有することを特徴とする。
は、半導体基板上の第１のＭＯＳＦＥＴを形成する領域
に、ゲート電極形成用の第１の溝を形成する工程と、前
記第１の溝の底部に第１のゲート絶縁膜を形成する工程
と、前記第１の溝内に導電膜を埋設して第１のゲート電
極を形成する工程と、前記第１のＭＯＳＦＥＴを形成す
る領域を絶縁膜で覆う工程と、前記第２のＭＯＳＦＥＴ
を形成する領域にゲート電極形成用の第２の溝を形成す
る工程と、前記第２の溝の底部に前記第１のゲート絶縁
膜と膜厚の異なる第２のゲート絶縁膜を形成する工程
と、前記第２の溝内に導電膜を埋設して第２のゲート電
極を形成する工程と、を有することを特徴とする。
【００２９】本発明に係る第５の半導体装置の製造方法
は、半導体基板上の第１のＭＯＳＦＥＴを形成する領域
に、ゲート電極形成用の第１の溝を形成する工程と、前
記第１の溝の底部に第１のゲート絶縁膜を形成する工程
と、前記第１の溝内に導電膜を埋設して、第１のゲート
電極を形成する工程と、前記半導体基板上全面に絶縁膜
を形成する工程と、前記第１のＭＯＳＦＥＴを形成する
領域を覆い第２のＭＯＳＦＥＴを形成する領域を覆わな
いレジストパターンを形成する工程と、前記レジストパ
ターンをマスクとして前記絶縁膜を除去する工程と、前
記第２のＭＯＳＦＥＴを形成する領域に、ゲート電極形
成用の第２の溝を形成する工程と、前記第２の溝の底部
に前記第１のゲート絶縁膜と材料の異なる第２のゲート
絶縁膜を形成する工程と、前記第２の溝内に導電膜を埋
設して、第２のゲート電極を形成する工程と、を有する
ことを特徴とする。
は、半導体基板上の第１のＭＯＳＦＥＴを形成する領域
に、ゲート電極形成用の第１の溝を形成する工程と、前
記第１の溝の底部に第１のゲート絶縁膜を形成する工程
と、前記第１の溝内に導電膜を埋設して、第１のゲート
電極を形成する工程と、前記半導体基板上全面に絶縁膜
を形成する工程と、前記第１のＭＯＳＦＥＴを形成する
領域を覆い第２のＭＯＳＦＥＴを形成する領域を覆わな
いレジストパターンを形成する工程と、前記レジストパ
ターンをマスクとして前記絶縁膜を除去する工程と、前
記第２のＭＯＳＦＥＴを形成する領域に、ゲート電極形
成用の第２の溝を形成する工程と、前記第２の溝の底部
に前記第１のゲート絶縁膜と材料の異なる第２のゲート
絶縁膜を形成する工程と、前記第２の溝内に導電膜を埋
設して、第２のゲート電極を形成する工程と、を有する
ことを特徴とする。
【００３０】また、本発明に係る第５の半導体装置の製
造方法は、前記第２のゲート絶縁膜の膜厚が、前記第１
のゲート絶縁膜の膜厚と異なることも特徴とする。
造方法は、前記第２のゲート絶縁膜の膜厚が、前記第１
のゲート絶縁膜の膜厚と異なることも特徴とする。
【００３１】本発明に係る第６の半導体装置の製造方法
は、半導体基板上の第１のＭＯＳＦＥＴを形成する領域
に、ゲート電極形成用の第１の溝を形成する工程と、前
記第１の溝の底部に第１のゲート絶縁膜を形成する工程
と、前記第１の溝内に１つの層からなる第１の導電膜を
埋設して第１のゲート電極を形成する工程と、前記半導
体基板上全面に絶縁膜を形成する工程と、前記第１のＭ
ＯＳＦＥＴを形成する領域を覆い第２のＭＯＳＦＥＴを
形成する領域を覆わないレジストパターンを形成する工
程と、前記レジストパターンをマスクとして前記第２の
絶縁膜を除去する工程と、前記第２のＭＯＳＦＥＴを形
成する領域にゲート電極形成用の第２の溝を形成する工
程と、前記第２の溝の底部に第２のゲート絶縁膜を形成
する工程と、前記第２の溝内に前記第１の導電膜と材料
が異なり、かつ１つの層からなる第２の導電膜を埋設し
て第２のゲート電極を形成する工程と、を有することを
特徴とする。
は、半導体基板上の第１のＭＯＳＦＥＴを形成する領域
に、ゲート電極形成用の第１の溝を形成する工程と、前
記第１の溝の底部に第１のゲート絶縁膜を形成する工程
と、前記第１の溝内に１つの層からなる第１の導電膜を
埋設して第１のゲート電極を形成する工程と、前記半導
体基板上全面に絶縁膜を形成する工程と、前記第１のＭ
ＯＳＦＥＴを形成する領域を覆い第２のＭＯＳＦＥＴを
形成する領域を覆わないレジストパターンを形成する工
程と、前記レジストパターンをマスクとして前記第２の
絶縁膜を除去する工程と、前記第２のＭＯＳＦＥＴを形
成する領域にゲート電極形成用の第２の溝を形成する工
程と、前記第２の溝の底部に第２のゲート絶縁膜を形成
する工程と、前記第２の溝内に前記第１の導電膜と材料
が異なり、かつ１つの層からなる第２の導電膜を埋設し
て第２のゲート電極を形成する工程と、を有することを
特徴とする。
【００３２】また、本発明に係る第６の半導体装置の製
造方法は、前記第１の導電膜と前記第２の導電膜をそれ
ぞれ少なくとも２つ以上の導電膜で形成することも特徴
とする。
造方法は、前記第１の導電膜と前記第２の導電膜をそれ
ぞれ少なくとも２つ以上の導電膜で形成することも特徴
とする。
【００３３】さらに、本発明に係る第６の半導体装置の
製造方法は、前記第２のゲート絶縁膜を前記第１のゲー
ト絶縁膜と材料が異なる膜で形成することも特徴とす
る。さらに、本発明に係る第６の半導体装置の製造方法
は、前記第２のゲート絶縁膜の膜厚が、前記第１のゲー
ト絶縁膜の膜厚と異なるように形成することも特徴とす
る。
製造方法は、前記第２のゲート絶縁膜を前記第１のゲー
ト絶縁膜と材料が異なる膜で形成することも特徴とす
る。さらに、本発明に係る第６の半導体装置の製造方法
は、前記第２のゲート絶縁膜の膜厚が、前記第１のゲー
ト絶縁膜の膜厚と異なるように形成することも特徴とす
る。
【００３４】
【発明の実施の形態】以下に、本発明の実施形態につい
て、図面を参照して詳細に説明する。まず、本発明の第
１の実施形態について説明する。
て、図面を参照して詳細に説明する。まず、本発明の第
１の実施形態について説明する。
【００３５】図１は、本実施形態に係るＭＯＳＦＥＴを
示す断面図である。図１に示すように、本実施形態のＭ
ＯＳＦＥＴにおいては、ｐ型シリコン（Ｓｉ）基板１０
１の表面に素子分離膜１０２が設けられている。素子分
離膜１０２は、プラズマ酸化膜等からなるＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によ
り形成されている。素子分離膜１０２は、Ｓｉ基板１０
１の表面における素子形成領域を区画しており、本実施
形態では、第１のＭＯＳＦＥＴ形成領域１０３、第２の
ＭＯＳＦＥＴ形成領域１０４に区画している。さらに、
Ｓｉ基板１０１上には、絶縁膜１６５を設けており、第
１のＭＯＳＦＥＴ形成領域には、ゲート電極形成のため
の溝１１４を設ける。このゲート電極形成のための溝１
１４内には、ゲート絶縁膜１１５とゲート電極１１６ａ
を設けている。ゲート絶縁膜１１５としては、ＳｉＯ
2、ＳｉＯＮ、ＺｒＯ 2、ＨｆＯ 2、Ｔａ 2Ｏ 5、Ａｌ
2Ｏ3、ＴｉＯ 2など、ゲート電極１１６ａを構成する
導電層としては、ＡＬ、Ｍｏ、ＴａＮ、Ｗ、Ｔｉ、Ｎ
ｉ、Ｃｏ、Ｖ、ＺｒおよびＳｉＧｅなどを用いる。この
例では、ゲート電極１１６ａは、１つの導電層において
形成しているが、２つ以上の導電層から形成していても
よい。そのときは、ゲート絶縁膜１１５とゲート電極１
１６ａが接する部分では、同一の導電層となるように設
ける。同様にして、第２のＭＯＳＦＥＴ形成領域１０４
にも、ゲート電極形成のための溝１１９を設けている。
この溝１１９内には、ゲート絶縁膜１２０とゲート電極
１２１ａを設ける。ゲート絶縁膜１２０は、第１のＭＯ
ＳＦＥＴ領域にあるゲート絶縁膜１１０と異なる材料を
使用することもできるし、同じ材料を使用することもで
きる。また、膜厚についても異なるものを設けることが
できる。さらに、ゲート電極１２１ａも、第１のＭＯＳ
ＦＥＴ領域にあるゲート電極１１６ａと異なる材料を使
用することができる。このように、Ｓｉ基板１０１上に
形成するトランジスタの種類に応じて、第１のＭＯＳＦ
ＥＴ形成領域１０３と第２のＭＯＳＦＥＴ形成領域１０
４に設けるゲート電極およびゲート絶縁膜の材料を選ぶ
ことができる。さらに、第１のゲート電極１１６ａ及び
第２のゲート電極１２１ａの側壁には、サイドウォール
１０９が設けられている。サイドウォール１０９は例え
ば、ＳｉＯ 2またはＳｉ 3Ｎ 4等の絶縁膜を単層また
は、複数層に積層して形成されている。さらに、サイド
ウォール１０９の下から素子分離領域１０２までのＳｉ
基板１０１表面には、Ｅｘｔｅｎｓｉｏｎ領域１１０が
設けられている。また、サイドウォール１０９端から素
子分離領域１０２までのＳｉ基板１０１表面には、拡散
層領域１１１が設けられている。Ｅｘｔｅｎｓｉｏｎ領
域１１０および拡散層領域１１１は、不純物が注入され
ており、Ｅｘｔｅｎｓｉｏｎ領域１１０は拡散層領域１
１１より接合深さが浅くなっている。また、Ｅｘｔｅｎ
ｓｉｏｎ領域１１０および拡散層領域１１１により第１
のゲート電極１１６ａ及び第２のゲート電極１２１ａの
両脇にソース・ドレイン領域が形成されている。拡散層
領域１１１上の一部には、Ｓｉ基板１０１がＴｉ、Ｃｏ
またはＮｉ等の高融点金属と反応することにより形成さ
れた、シリサイド１１２が設けられている。本実施形態
では、仕事関数が異なるゲート電極材料を必要とするＣ
ＭＯＳＦＥＴを形成すること、しきい値またはオフリー
ク電流の異なる２種類のＭＯＳＦＥＴを形成すること、
及び電源電圧が異なる２種類のＭＯＳＦＥＴを形成する
ことが可能となる。
示す断面図である。図１に示すように、本実施形態のＭ
ＯＳＦＥＴにおいては、ｐ型シリコン（Ｓｉ）基板１０
１の表面に素子分離膜１０２が設けられている。素子分
離膜１０２は、プラズマ酸化膜等からなるＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によ
り形成されている。素子分離膜１０２は、Ｓｉ基板１０
１の表面における素子形成領域を区画しており、本実施
形態では、第１のＭＯＳＦＥＴ形成領域１０３、第２の
ＭＯＳＦＥＴ形成領域１０４に区画している。さらに、
Ｓｉ基板１０１上には、絶縁膜１６５を設けており、第
１のＭＯＳＦＥＴ形成領域には、ゲート電極形成のため
の溝１１４を設ける。このゲート電極形成のための溝１
１４内には、ゲート絶縁膜１１５とゲート電極１１６ａ
を設けている。ゲート絶縁膜１１５としては、ＳｉＯ
2、ＳｉＯＮ、ＺｒＯ 2、ＨｆＯ 2、Ｔａ 2Ｏ 5、Ａｌ
2Ｏ3、ＴｉＯ 2など、ゲート電極１１６ａを構成する
導電層としては、ＡＬ、Ｍｏ、ＴａＮ、Ｗ、Ｔｉ、Ｎ
ｉ、Ｃｏ、Ｖ、ＺｒおよびＳｉＧｅなどを用いる。この
例では、ゲート電極１１６ａは、１つの導電層において
形成しているが、２つ以上の導電層から形成していても
よい。そのときは、ゲート絶縁膜１１５とゲート電極１
１６ａが接する部分では、同一の導電層となるように設
ける。同様にして、第２のＭＯＳＦＥＴ形成領域１０４
にも、ゲート電極形成のための溝１１９を設けている。
この溝１１９内には、ゲート絶縁膜１２０とゲート電極
１２１ａを設ける。ゲート絶縁膜１２０は、第１のＭＯ
ＳＦＥＴ領域にあるゲート絶縁膜１１０と異なる材料を
使用することもできるし、同じ材料を使用することもで
きる。また、膜厚についても異なるものを設けることが
できる。さらに、ゲート電極１２１ａも、第１のＭＯＳ
ＦＥＴ領域にあるゲート電極１１６ａと異なる材料を使
用することができる。このように、Ｓｉ基板１０１上に
形成するトランジスタの種類に応じて、第１のＭＯＳＦ
ＥＴ形成領域１０３と第２のＭＯＳＦＥＴ形成領域１０
４に設けるゲート電極およびゲート絶縁膜の材料を選ぶ
ことができる。さらに、第１のゲート電極１１６ａ及び
第２のゲート電極１２１ａの側壁には、サイドウォール
１０９が設けられている。サイドウォール１０９は例え
ば、ＳｉＯ 2またはＳｉ 3Ｎ 4等の絶縁膜を単層また
は、複数層に積層して形成されている。さらに、サイド
ウォール１０９の下から素子分離領域１０２までのＳｉ
基板１０１表面には、Ｅｘｔｅｎｓｉｏｎ領域１１０が
設けられている。また、サイドウォール１０９端から素
子分離領域１０２までのＳｉ基板１０１表面には、拡散
層領域１１１が設けられている。Ｅｘｔｅｎｓｉｏｎ領
域１１０および拡散層領域１１１は、不純物が注入され
ており、Ｅｘｔｅｎｓｉｏｎ領域１１０は拡散層領域１
１１より接合深さが浅くなっている。また、Ｅｘｔｅｎ
ｓｉｏｎ領域１１０および拡散層領域１１１により第１
のゲート電極１１６ａ及び第２のゲート電極１２１ａの
両脇にソース・ドレイン領域が形成されている。拡散層
領域１１１上の一部には、Ｓｉ基板１０１がＴｉ、Ｃｏ
またはＮｉ等の高融点金属と反応することにより形成さ
れた、シリサイド１１２が設けられている。本実施形態
では、仕事関数が異なるゲート電極材料を必要とするＣ
ＭＯＳＦＥＴを形成すること、しきい値またはオフリー
ク電流の異なる２種類のＭＯＳＦＥＴを形成すること、
及び電源電圧が異なる２種類のＭＯＳＦＥＴを形成する
ことが可能となる。
【００３６】次に、本第１実施形態に係るＭＯＳＦＥＴ
の製造方法について説明する。図２（ａ）及至（ｄ）、
図３（ａ）及至（ｄ）、図４（ａ）及至（ｄ）は、本実
施形態に係るＭＯＳＦＥＴの製造方法をその工程順に示
す断面図である。まず、図２（ａ）に示すように、ｐ型
Ｓｉ基板２０１の表面に素子分離膜２０２を形成し、第
１のＭＯＳＦＥＴ形成領域２０３、第２のＭＯＳＦＥＴ
形成領域２０４を区画する。この場合、素子分離膜２０
２は、プラズマ酸化膜等のＳＴＩにより形成する。そし
て、第１のＭＯＳＦＥＴ形成領域２０３、第２のＭＯＳ
ＦＥＴ形成領域２０４にウェル注入を行う。
の製造方法について説明する。図２（ａ）及至（ｄ）、
図３（ａ）及至（ｄ）、図４（ａ）及至（ｄ）は、本実
施形態に係るＭＯＳＦＥＴの製造方法をその工程順に示
す断面図である。まず、図２（ａ）に示すように、ｐ型
Ｓｉ基板２０１の表面に素子分離膜２０２を形成し、第
１のＭＯＳＦＥＴ形成領域２０３、第２のＭＯＳＦＥＴ
形成領域２０４を区画する。この場合、素子分離膜２０
２は、プラズマ酸化膜等のＳＴＩにより形成する。そし
て、第１のＭＯＳＦＥＴ形成領域２０３、第２のＭＯＳ
ＦＥＴ形成領域２０４にウェル注入を行う。
【００３７】次に、Ｓｉ基板２０１上に、３ｎｍ程度の
厚さのゲート絶縁膜および１５０ｎｍ程度の厚さを有す
る多結晶シリコン（Ｓｉ）膜を形成した後、該ゲート絶
縁膜及び多結晶Ｓｉ膜をパターニングする。ここで、該
ゲート絶縁膜は、ＳｉＯ 2、ＳｉＯＮ、ＺｒＯ 2、Ｈｆ
Ｏ 2、Ｔａ 2Ｏ 5、Ａｌ 2Ｏ 3、ＴｉＯ 2などを用いる
ことができる。これにより、第１のＭＯＳＦＥＴ形成領
域２０３に第１のダミーゲート絶縁膜２０５ａ、第１の
ダミーゲート電極２０６ａが、第２のＭＯＳＦＥＴ形成
領域２０４には第２のダミーゲート絶縁膜２０５ｂ、第
２のダミーゲート電極２０６ｂが形成される。
厚さのゲート絶縁膜および１５０ｎｍ程度の厚さを有す
る多結晶シリコン（Ｓｉ）膜を形成した後、該ゲート絶
縁膜及び多結晶Ｓｉ膜をパターニングする。ここで、該
ゲート絶縁膜は、ＳｉＯ 2、ＳｉＯＮ、ＺｒＯ 2、Ｈｆ
Ｏ 2、Ｔａ 2Ｏ 5、Ａｌ 2Ｏ 3、ＴｉＯ 2などを用いる
ことができる。これにより、第１のＭＯＳＦＥＴ形成領
域２０３に第１のダミーゲート絶縁膜２０５ａ、第１の
ダミーゲート電極２０６ａが、第２のＭＯＳＦＥＴ形成
領域２０４には第２のダミーゲート絶縁膜２０５ｂ、第
２のダミーゲート電極２０６ｂが形成される。
【００３８】次に、図２（ｂ）に示すように、第１およ
び第２のダミーゲート電極２０６ａ、２０６ｂをマスク
として、Ｓｉ基板２０１に不純物注入を行う。形成する
ＭＯＳＦＥＴがＮＭＯＳのときは、Ａｓ等のｎ型不純物
を、ＰＭＯＳのときは、Ｂ等のｐ型不純物を、それぞれ
５ｋｅＶ程度の注入エネルギーで、Ｓｉ基板２０１に対
して斜め３０度程度の角度で、イオン注入する。Ｓｉ基
板２０１上にＮＭＯＳ、ＰＭＯＳ両方を形成する場合
は、まず、ＮＭＯＳを形成する領域をレジストでマスク
して、ＰＭＯＳ領域のみにＢを注入する。その後、ＰＭ
ＯＳを形成する領域をレジストでマスクして、ＮＭＯＳ
領域のみにＡｓを注入する。ここで、注入する不純物の
順番は、逆になってもよい。これにより、Ｅｘｔｅｎｓ
ｉｏｎ領域２１０が形成される。この後必要に応じて、
パンチスルー防止のためのＰｏｃｋｅｔ注入を行っても
よい。
び第２のダミーゲート電極２０６ａ、２０６ｂをマスク
として、Ｓｉ基板２０１に不純物注入を行う。形成する
ＭＯＳＦＥＴがＮＭＯＳのときは、Ａｓ等のｎ型不純物
を、ＰＭＯＳのときは、Ｂ等のｐ型不純物を、それぞれ
５ｋｅＶ程度の注入エネルギーで、Ｓｉ基板２０１に対
して斜め３０度程度の角度で、イオン注入する。Ｓｉ基
板２０１上にＮＭＯＳ、ＰＭＯＳ両方を形成する場合
は、まず、ＮＭＯＳを形成する領域をレジストでマスク
して、ＰＭＯＳ領域のみにＢを注入する。その後、ＰＭ
ＯＳを形成する領域をレジストでマスクして、ＮＭＯＳ
領域のみにＡｓを注入する。ここで、注入する不純物の
順番は、逆になってもよい。これにより、Ｅｘｔｅｎｓ
ｉｏｎ領域２１０が形成される。この後必要に応じて、
パンチスルー防止のためのＰｏｃｋｅｔ注入を行っても
よい。
【００３９】次に、Ｓｉ基板２０１上全面に７００ｎｍ
程度の膜厚の絶縁膜を堆積した後、この絶縁膜に対して
異方性のエッチングを行い、サイドウォール２０９を形
成する。サイドウォール２０９を形成する絶縁膜は、Ｓ
ｉＯ 2またはＳｉ 3Ｎ 4等の絶縁膜を単層または、複数
層に積層にする。
程度の膜厚の絶縁膜を堆積した後、この絶縁膜に対して
異方性のエッチングを行い、サイドウォール２０９を形
成する。サイドウォール２０９を形成する絶縁膜は、Ｓ
ｉＯ 2またはＳｉ 3Ｎ 4等の絶縁膜を単層または、複数
層に積層にする。
【００４０】次に、ダミーゲート電極２０６ａ、２０６
ｂおよびサイドウォール２０９をマスクとして、Ｓｉ基
板２０１に不純物を注入する。このとき注入する不純物
は、ＮＭＯＳを形成する際は、Ａｓ等のｎ型不純物を３
ｋｅＶ程度の注入エネルギーで、ＰＭＯＳを形成する際
には、Ｂ等のｐ型不純物を３ｋｅＶ程度の注入エネルギ
ーでＳｉ基板２０１に垂直にイオン注入する。また、Ｓ
ｉ基板２０１上にＮＭＯＳ、ＰＭＯＳ両方を形成する場
合は、Ｅｘｔｅｎｓｉｏｎ領域２１０を形成する際と同
様に、レジストをマスクとして、不純物をイオン注入す
る領域を選択する。この後、アニール処理を行って、ソ
ースまたはドレイン領域となる拡散層領域２１１を形成
する。
ｂおよびサイドウォール２０９をマスクとして、Ｓｉ基
板２０１に不純物を注入する。このとき注入する不純物
は、ＮＭＯＳを形成する際は、Ａｓ等のｎ型不純物を３
ｋｅＶ程度の注入エネルギーで、ＰＭＯＳを形成する際
には、Ｂ等のｐ型不純物を３ｋｅＶ程度の注入エネルギ
ーでＳｉ基板２０１に垂直にイオン注入する。また、Ｓ
ｉ基板２０１上にＮＭＯＳ、ＰＭＯＳ両方を形成する場
合は、Ｅｘｔｅｎｓｉｏｎ領域２１０を形成する際と同
様に、レジストをマスクとして、不純物をイオン注入す
る領域を選択する。この後、アニール処理を行って、ソ
ースまたはドレイン領域となる拡散層領域２１１を形成
する。
【００４１】次に、Ｓｉ基板２０１上全面にＴｉ、Ｃｏ
あるいはＮｉなどの高融点金属を２０ｎｍ程度堆積し
て、熱処理を加えることで、拡散層領域２１１上とダミ
ーゲート電極２０６ａ、２０６ｂ上にシリサイド２１２
を形成する。
あるいはＮｉなどの高融点金属を２０ｎｍ程度堆積し
て、熱処理を加えることで、拡散層領域２１１上とダミ
ーゲート電極２０６ａ、２０６ｂ上にシリサイド２１２
を形成する。
【００４２】次に、図２（ｃ）に示すように、ＣＶＤ法
を用いて、Ｓｉ基板２０１上全面にＳｉＯ 2等からなる
層間絶縁膜２６５を８００ｎｍ程度堆積する。このとき
堆積する絶縁膜は、Ｓｉ 3Ｎ 4、ＳｉＯ 2等からなる積
層であってもよい。
を用いて、Ｓｉ基板２０１上全面にＳｉＯ 2等からなる
層間絶縁膜２６５を８００ｎｍ程度堆積する。このとき
堆積する絶縁膜は、Ｓｉ 3Ｎ 4、ＳｉＯ 2等からなる積
層であってもよい。
【００４３】次に、図２（ｄ）に示すように、ＣＭＰ法
を用いて、第１及び２のダミーゲート２０６ａ、２０６
ｂの上面が露出するまで、層間絶縁膜２６５を平坦化し
ながら除去する。
を用いて、第１及び２のダミーゲート２０６ａ、２０６
ｂの上面が露出するまで、層間絶縁膜２６５を平坦化し
ながら除去する。
【００４４】次に、図３（ａ）に示すように、Ｓｉ基板
２０１上全面にＣＶＤ法を用いて窒化膜等からなる第１
の絶縁膜２２２を２０ｎｍ程度堆積する。その後、第２
のＭＯＳＦＥＴ形成領域を覆うようにレジストパターン
２１３を形成し、このレジストパターン２１３をマスク
として、第１の絶縁膜２２２を燐酸などによりウエット
エッチングする。
２０１上全面にＣＶＤ法を用いて窒化膜等からなる第１
の絶縁膜２２２を２０ｎｍ程度堆積する。その後、第２
のＭＯＳＦＥＴ形成領域を覆うようにレジストパターン
２１３を形成し、このレジストパターン２１３をマスク
として、第１の絶縁膜２２２を燐酸などによりウエット
エッチングする。
【００４５】次に、図３（ｂ）に示すように、レジスト
２１３を除去した後、ＫＯＨ等のアルカリ溶液を用いて
ウエットエッチングを行うことで、第１のダミーゲート
２０６ａを除去する。その後、フッ酸等を用いて、第１
のダミーゲート２０５ａを除去することで、ゲート電極
形成用の第１の溝２１４を形成する。
２１３を除去した後、ＫＯＨ等のアルカリ溶液を用いて
ウエットエッチングを行うことで、第１のダミーゲート
２０６ａを除去する。その後、フッ酸等を用いて、第１
のダミーゲート２０５ａを除去することで、ゲート電極
形成用の第１の溝２１４を形成する。
【００４６】次に、図３（ｃ）に示すように、第１の溝
２１４の内部に３ｎｍ程度の膜厚となる第１のゲート絶
縁膜２１５を形成する。第１のゲート絶縁膜２１５は、
ＣＶＤ法を用いて、ＺｒＯ 2、ＨｆＯ 2、Ｔａ 2Ｏ 5、
Ａｌ 2Ｏ 3、ＴｉＯ 2などを堆積するときは、第１の溝
２１４の内部だけでなく、層間絶縁膜２６５、第１の絶
縁膜２２２上にも堆積することになる。一方、熱酸化法
を用いて、ＳｉＯ 2やＳｉＯＮなどを形成するときは、
第１の溝２１４の底部のみに第１のゲート絶縁膜２１５
を形成することになる。その後、スパッタ法またはＣＶ
Ｄ法により、第１の導電層２１６を全面に堆積する。こ
のとき、第１の導電層２１６は、ＡＬ、Ｍｏ、ＴａＮ、
Ｗ、Ｔｉ、Ｎｉ、Ｃｏ、Ｖ、ＺｒおよびＳｉＧｅなど単
層または積層で形成する。
２１４の内部に３ｎｍ程度の膜厚となる第１のゲート絶
縁膜２１５を形成する。第１のゲート絶縁膜２１５は、
ＣＶＤ法を用いて、ＺｒＯ 2、ＨｆＯ 2、Ｔａ 2Ｏ 5、
Ａｌ 2Ｏ 3、ＴｉＯ 2などを堆積するときは、第１の溝
２１４の内部だけでなく、層間絶縁膜２６５、第１の絶
縁膜２２２上にも堆積することになる。一方、熱酸化法
を用いて、ＳｉＯ 2やＳｉＯＮなどを形成するときは、
第１の溝２１４の底部のみに第１のゲート絶縁膜２１５
を形成することになる。その後、スパッタ法またはＣＶ
Ｄ法により、第１の導電層２１６を全面に堆積する。こ
のとき、第１の導電層２１６は、ＡＬ、Ｍｏ、ＴａＮ、
Ｗ、Ｔｉ、Ｎｉ、Ｃｏ、Ｖ、ＺｒおよびＳｉＧｅなど単
層または積層で形成する。
【００４７】次に、図３（ｄ）に示すように、ＣＭＰ法
を用いて、層間絶縁膜２６５の上にある第１の導電層２
１６、第１の絶縁膜２２２を除去して、第１のゲート電
極２１６ａを形成すると同時に、第１のダミーゲート２
０６ｂの上面を露出させる。
を用いて、層間絶縁膜２６５の上にある第１の導電層２
１６、第１の絶縁膜２２２を除去して、第１のゲート電
極２１６ａを形成すると同時に、第１のダミーゲート２
０６ｂの上面を露出させる。
【００４８】次に、図４（ａ）に示すように、Ｓｉ基板
２０１上全面にＣＶＤ法を用いて窒化膜等からなる第２
の絶縁膜２１７を２０ｎｍ程度堆積する。その後、第１
のＭＯＳＦＥＴ形成領域を覆うようにレジスト２１８を
パターニングし、このレジスト２１８をマスクとして、
第２の絶縁膜２１７を燐酸などによりウエットエッチン
グする。
２０１上全面にＣＶＤ法を用いて窒化膜等からなる第２
の絶縁膜２１７を２０ｎｍ程度堆積する。その後、第１
のＭＯＳＦＥＴ形成領域を覆うようにレジスト２１８を
パターニングし、このレジスト２１８をマスクとして、
第２の絶縁膜２１７を燐酸などによりウエットエッチン
グする。
【００４９】次に、図４（ｂ）に示すように、レジスト
２１８を除去した後、ＫＯＨ等のアルカリ溶液を用いて
ウエットエッチングを行うことで、第２のダミーゲート
２０６ｂを除去する。その後、フッ酸等を用いて、ダミ
ーゲート２０５ｂを除去することで、ゲート電極形成用
の第２の溝２１９を形成する。
２１８を除去した後、ＫＯＨ等のアルカリ溶液を用いて
ウエットエッチングを行うことで、第２のダミーゲート
２０６ｂを除去する。その後、フッ酸等を用いて、ダミ
ーゲート２０５ｂを除去することで、ゲート電極形成用
の第２の溝２１９を形成する。
【００５０】次に、図４（ｃ）に示すように、第２の溝
２１９の内部に第２のゲート絶縁膜２２０を形成する。
第２のゲート絶縁膜２２０は、第１のゲート絶縁膜２１
５と同様に形成するが、膜厚や材料が同じものを形成す
ることもできるし、ちがうものを形成することもでき
る。形成するＭＯＳＦＥＴにあわせて、変更することが
可能となる。この場合、たとえば１．５ｎｍ程度の膜厚
とする。その後、スパッタ法またはＣＶＤ法により、第
２の導電層２２１を全面に堆積する。このとき、第２の
導電層２２１は、第１の導電層２１６と同様の方法で形
成するが、材料が同じものを形成することもできるし、
ちがうものを形成することもできる。ゲート絶縁膜同
様、形成するＭＯＳＦＥＴにあわせて、変更することが
可能となる。次に、図４（ｄ）に示すように、ＣＭＰ法
を用いて、層間絶縁膜２６５の上にある第２の導電層２
２１、第２の絶縁膜２１７を除去して、第２のゲート電
極２２１ａを形成すると同時に、第１のゲート電極２１
６ａの上面を露出させることで、第１及び第２のＭＯＳ
ＦＥＴ形成領域２０３、２０４にゲート電極または、ゲ
ート絶縁膜の異なるＭＯＳＦＥＴを形成することができ
る。
２１９の内部に第２のゲート絶縁膜２２０を形成する。
第２のゲート絶縁膜２２０は、第１のゲート絶縁膜２１
５と同様に形成するが、膜厚や材料が同じものを形成す
ることもできるし、ちがうものを形成することもでき
る。形成するＭＯＳＦＥＴにあわせて、変更することが
可能となる。この場合、たとえば１．５ｎｍ程度の膜厚
とする。その後、スパッタ法またはＣＶＤ法により、第
２の導電層２２１を全面に堆積する。このとき、第２の
導電層２２１は、第１の導電層２１６と同様の方法で形
成するが、材料が同じものを形成することもできるし、
ちがうものを形成することもできる。ゲート絶縁膜同
様、形成するＭＯＳＦＥＴにあわせて、変更することが
可能となる。次に、図４（ｄ）に示すように、ＣＭＰ法
を用いて、層間絶縁膜２６５の上にある第２の導電層２
２１、第２の絶縁膜２１７を除去して、第２のゲート電
極２２１ａを形成すると同時に、第１のゲート電極２１
６ａの上面を露出させることで、第１及び第２のＭＯＳ
ＦＥＴ形成領域２０３、２０４にゲート電極または、ゲ
ート絶縁膜の異なるＭＯＳＦＥＴを形成することができ
る。
【００５１】次に、図１のＭＯＳＦＥＴに示される基本
的な構造を得るための第１実施形態の製造方法とは異な
る第２の製造方法について説明する。図５（ａ）及至
（ｅ）、図６（ａ）及至（ｅ）は、本実施形態に係るＭ
ＯＳＦＥＴの製造方法をその工程順に示す断面図であ
る。
的な構造を得るための第１実施形態の製造方法とは異な
る第２の製造方法について説明する。図５（ａ）及至
（ｅ）、図６（ａ）及至（ｅ）は、本実施形態に係るＭ
ＯＳＦＥＴの製造方法をその工程順に示す断面図であ
る。
【００５２】まず、図５（ａ）に示すように、ｐ型Ｓｉ
基板３０１の表面に素子分離膜３０２を形成し、第１の
ＭＯＳＦＥＴ形成領域３０３、第２のＭＯＳＦＥＴ形成
領域３０４を区画する。この場合、素子分離膜３０２
は、プラズマ酸化膜等のＳＴＩにより形成する。そし
て、第１のＭＯＳＦＥＴ形成領域３０３、第２のＭＯＳ
ＦＥＴ形成領域３０４にウェル注入を行う。その後、Ｓ
ｉ基板３０１上全面にＳｉＯ 2からなる層間絶縁膜３６
５を２００ｎｍ程度堆積する。
基板３０１の表面に素子分離膜３０２を形成し、第１の
ＭＯＳＦＥＴ形成領域３０３、第２のＭＯＳＦＥＴ形成
領域３０４を区画する。この場合、素子分離膜３０２
は、プラズマ酸化膜等のＳＴＩにより形成する。そし
て、第１のＭＯＳＦＥＴ形成領域３０３、第２のＭＯＳ
ＦＥＴ形成領域３０４にウェル注入を行う。その後、Ｓ
ｉ基板３０１上全面にＳｉＯ 2からなる層間絶縁膜３６
５を２００ｎｍ程度堆積する。
【００５３】次に、第１のＭＯＳＦＥＴ形成領域３０３
に、ゲート電極形成用の溝を形成するためのレジストパ
ターン３１３を形成する（図５（ａ））。
に、ゲート電極形成用の溝を形成するためのレジストパ
ターン３１３を形成する（図５（ａ））。
【００５４】次に、図５（ｂ）に示すように、このレジ
ストパターン３１３をマスクとして、層間絶縁膜３６５
を異方性エッチングすることで、Ｓｉ基板３０１を露出
させ、ゲート電極形成用の第１の溝３１４を形成する。
ストパターン３１３をマスクとして、層間絶縁膜３６５
を異方性エッチングすることで、Ｓｉ基板３０１を露出
させ、ゲート電極形成用の第１の溝３１４を形成する。
【００５５】次に、図５（ｃ）に示すように、第１の溝
３１４の内部に第１のゲート絶縁膜３１５を形成する。
第１のゲート絶縁膜３１５は例えば、熱酸化法を用い
て、ＳｉＯ 2やＳｉＯＮなどを形成する。このときは、
第１の溝３１４底部にのみ第１のゲート絶縁膜３１５が
形成される。また、第１のゲート絶縁膜３１５は、ＣＶ
Ｄ法を用いて形成することも可能であり、ＺｒＯ 2、Ｈ
ｆＯ 2、Ｔａ 2Ｏ 5、Ａｌ 2Ｏ 3、ＴｉＯ 2などを堆積
する。このときは、第１の溝３１４の内部だけでなく、
層間絶縁膜３６５上全面にも堆積することになる。この
場合例えば、第１のゲート絶縁膜３１５は３ｎｍ程度の
膜厚とする。その後、スパッタ法またはＣＶＤ法によ
り、第１の導電層３１６を全面に堆積する。このとき、
第１の導電層３１６は、ＡＬ、Ｍｏ、ＴａＮ、Ｗ、Ｔ
ｉ、Ｎｉ、Ｃｏ、Ｖ、ＺｒおよびＳｉＧｅなど単層また
は積層で形成する。
３１４の内部に第１のゲート絶縁膜３１５を形成する。
第１のゲート絶縁膜３１５は例えば、熱酸化法を用い
て、ＳｉＯ 2やＳｉＯＮなどを形成する。このときは、
第１の溝３１４底部にのみ第１のゲート絶縁膜３１５が
形成される。また、第１のゲート絶縁膜３１５は、ＣＶ
Ｄ法を用いて形成することも可能であり、ＺｒＯ 2、Ｈ
ｆＯ 2、Ｔａ 2Ｏ 5、Ａｌ 2Ｏ 3、ＴｉＯ 2などを堆積
する。このときは、第１の溝３１４の内部だけでなく、
層間絶縁膜３６５上全面にも堆積することになる。この
場合例えば、第１のゲート絶縁膜３１５は３ｎｍ程度の
膜厚とする。その後、スパッタ法またはＣＶＤ法によ
り、第１の導電層３１６を全面に堆積する。このとき、
第１の導電層３１６は、ＡＬ、Ｍｏ、ＴａＮ、Ｗ、Ｔ
ｉ、Ｎｉ、Ｃｏ、Ｖ、ＺｒおよびＳｉＧｅなど単層また
は積層で形成する。
【００５６】次に、図５（ｄ）に示すように、ＣＭＰ法
を用いて、層間絶縁膜３６５上にある第１の導電層３１
６を除去して、第１のゲート電極３１６ａを形成する。
を用いて、層間絶縁膜３６５上にある第１の導電層３１
６を除去して、第１のゲート電極３１６ａを形成する。
【００５７】次に、層間絶縁膜３６５上全面に、ＣＶＤ
法を用いてＳｉ 3Ｎ 4等の絶縁膜３１７を２０ｎｍ程度
堆積する。その後、第１のＭＯＳＦＥＴ形成領域３０３
を覆うように、レジスト３１８をパターニングする。そ
して、このレジスト３１８をマスクとして、絶縁膜３１
７を燐酸などによりウェットエッチングをおこない、第
２のＭＯＳＦＥＴ形成領域３０４において、層間絶縁膜
３６５を露出させる。次に、図６（ａ）に示すように、
レジスト３１８を除去した後、第２のＭＯＳＦＥＴ形成
領域３０４に、ゲート電極形成用の溝を形成するための
レジストパターン３２８を形成する。
法を用いてＳｉ 3Ｎ 4等の絶縁膜３１７を２０ｎｍ程度
堆積する。その後、第１のＭＯＳＦＥＴ形成領域３０３
を覆うように、レジスト３１８をパターニングする。そ
して、このレジスト３１８をマスクとして、絶縁膜３１
７を燐酸などによりウェットエッチングをおこない、第
２のＭＯＳＦＥＴ形成領域３０４において、層間絶縁膜
３６５を露出させる。次に、図６（ａ）に示すように、
レジスト３１８を除去した後、第２のＭＯＳＦＥＴ形成
領域３０４に、ゲート電極形成用の溝を形成するための
レジストパターン３２８を形成する。
【００５８】次に、図６（ｂ）に示すように、レジスト
パターン３２８をマスクとして、層間絶縁膜３６５を異
方性エッチングすることで、Ｓｉ基板３０１を露出さ
せ、ゲート電極形成用の第２の溝３１９を形成する。
パターン３２８をマスクとして、層間絶縁膜３６５を異
方性エッチングすることで、Ｓｉ基板３０１を露出さ
せ、ゲート電極形成用の第２の溝３１９を形成する。
【００５９】次に、図６（ｃ）に示すように、第２の溝
３１９の内部に第２のゲート絶縁膜３２０を形成する。
第２のゲート絶縁膜３２０は、第１のゲート絶縁膜３１
５と同様の方法で形成するが、材料や膜厚がちがうもの
を形成することもできるし、同じものを形成することも
できる。形成するＭＯＳＦＥＴにあわせて、材料および
膜厚を選択することができる。この場合の膜厚は、例え
ば、１．５ｎｍ程度とする。その後、スパッタ法または
ＣＶＤ法により、第２の導電層３２１を全面に堆積す
る。このとき、第２の導電層３２１は、第１の導電層３
１６と同様の方法で形成するが、材料が同じものを形成
することもできるし、ちがうものを形成することもでき
る。形成するＭＯＳＦＥＴにあわせて、変更することが
可能となる。次に、図６（ｄ）に示すように、ＣＭＰ法
を用いて、層間絶縁膜３６５上にある第２の導電層３２
１と絶縁膜３１７を除去して、第２のゲート電極３２１
ａを形成すると同時に、第１のゲート電極３１６ａの上
面を露出させる。
３１９の内部に第２のゲート絶縁膜３２０を形成する。
第２のゲート絶縁膜３２０は、第１のゲート絶縁膜３１
５と同様の方法で形成するが、材料や膜厚がちがうもの
を形成することもできるし、同じものを形成することも
できる。形成するＭＯＳＦＥＴにあわせて、材料および
膜厚を選択することができる。この場合の膜厚は、例え
ば、１．５ｎｍ程度とする。その後、スパッタ法または
ＣＶＤ法により、第２の導電層３２１を全面に堆積す
る。このとき、第２の導電層３２１は、第１の導電層３
１６と同様の方法で形成するが、材料が同じものを形成
することもできるし、ちがうものを形成することもでき
る。形成するＭＯＳＦＥＴにあわせて、変更することが
可能となる。次に、図６（ｄ）に示すように、ＣＭＰ法
を用いて、層間絶縁膜３６５上にある第２の導電層３２
１と絶縁膜３１７を除去して、第２のゲート電極３２１
ａを形成すると同時に、第１のゲート電極３１６ａの上
面を露出させる。
【００６０】次に、図６（ｅ）に示すように、層間絶縁
膜３６５を異方性エッチングまたは、フッ酸によるウェ
ットエッチングを行って除去することで、第１および第
２のＭＯＳＦＥＴ形成領域３０３、３０４にメタルゲー
ト電極を形成することができる。この後、通常のＭＯＳ
ＦＥＴを形成するのと同様に、拡散層領域を形成してい
くことで、第１及び第２のＭＯＳＦＥＴ形成領域３０
３、３０４にゲート電極または、ゲート絶縁膜の異なる
ＭＯＳＦＥＴを形成することができる。
膜３６５を異方性エッチングまたは、フッ酸によるウェ
ットエッチングを行って除去することで、第１および第
２のＭＯＳＦＥＴ形成領域３０３、３０４にメタルゲー
ト電極を形成することができる。この後、通常のＭＯＳ
ＦＥＴを形成するのと同様に、拡散層領域を形成してい
くことで、第１及び第２のＭＯＳＦＥＴ形成領域３０
３、３０４にゲート電極または、ゲート絶縁膜の異なる
ＭＯＳＦＥＴを形成することができる。
【００６１】次に、本発明の第２の実施形態について説
明する。図７は、本実施形態に係るＭＯＳＦＥＴを示す
断面図である。なお、本実施形態において、前述の第１
の実施形態と同一構成要素には、第１の実施形態の符号
の最上位桁の数字に代えて４を付した符号となってお
り、その詳細な説明を省略する。
明する。図７は、本実施形態に係るＭＯＳＦＥＴを示す
断面図である。なお、本実施形態において、前述の第１
の実施形態と同一構成要素には、第１の実施形態の符号
の最上位桁の数字に代えて４を付した符号となってお
り、その詳細な説明を省略する。
【００６２】図７に示すように、本実施形態に係るＭＯ
ＳＦＥＴにおいては、ｐ型Ｓｉ基板４０１の表面に素子
分離膜４０２が設けられており、第１及至３のＭＯＳＦ
ＥＴ形成領域４０３、４０４、４０６を区画している。
Ｓｉ基板４０１上には、絶縁膜４６５を設けており、第
１のＭＯＳＦＥＴ形成領域４０３には、ゲート電極形成
のための第１の溝４１４を設ける。この第１の溝４１４
内には、第１のゲート絶縁膜４１５と第１のゲート電極
４１６ａを設けている。第１のゲート絶縁膜４１５とし
ては、ＳｉＯ 2、ＳｉＯＮ、ＺｒＯ 2、ＨｆＯ 2、Ｔａ
2Ｏ 5、Ａｌ 2Ｏ 3、ＴｉＯ 2など、第１のゲート電極
４１６ａを構成する導電層としては、ＡＬ、Ｍｏ、Ｔａ
Ｎ、Ｗ、Ｔｉ、Ｎｉ、Ｃｏ、Ｖ、ＺｒおよびＳｉＧｅな
どを単層または積層で形成する。
ＳＦＥＴにおいては、ｐ型Ｓｉ基板４０１の表面に素子
分離膜４０２が設けられており、第１及至３のＭＯＳＦ
ＥＴ形成領域４０３、４０４、４０６を区画している。
Ｓｉ基板４０１上には、絶縁膜４６５を設けており、第
１のＭＯＳＦＥＴ形成領域４０３には、ゲート電極形成
のための第１の溝４１４を設ける。この第１の溝４１４
内には、第１のゲート絶縁膜４１５と第１のゲート電極
４１６ａを設けている。第１のゲート絶縁膜４１５とし
ては、ＳｉＯ 2、ＳｉＯＮ、ＺｒＯ 2、ＨｆＯ 2、Ｔａ
2Ｏ 5、Ａｌ 2Ｏ 3、ＴｉＯ 2など、第１のゲート電極
４１６ａを構成する導電層としては、ＡＬ、Ｍｏ、Ｔａ
Ｎ、Ｗ、Ｔｉ、Ｎｉ、Ｃｏ、Ｖ、ＺｒおよびＳｉＧｅな
どを単層または積層で形成する。
【００６３】同様にして、第２のＭＯＳＦＥＴ形成領域
４０４に、ゲート電極形成のための第２の溝４１９を設
け、この第２の溝４１９内には、第２のゲート絶縁膜４
２０と第２のゲート電極４２１ａを設けている。同様に
して、第３のＭＯＳＦＥＴ形成領域４０６に、ゲート電
極形成のための第３の溝４３４を設け、この第３の溝４
３４内には、第３のゲート絶縁膜４３５と第３のゲート
電極４３６ａを設けている。第１及至３のゲート絶縁膜
４１５、４２０、４３５は、少なくとも２つ以上で膜厚
または膜の種類が異なるように設けている。また、第１
及至３のゲート電極４１６ａ、４２１ａ、４３６ａも、
少なくとも２つ以上で導電膜の種類が異なるように設け
ている。第１及至３のゲート電極４１６ａ、４２１ａ、
４３６ａの側壁には、サイドウォール４０９が設けられ
ている。さらに、サイドウォール４０９の下から素子分
離領域４０２までのＳｉ基板４０１表面には、Ｅｘｔｅ
ｎｓｉｏｎ領域４１０が設けられている。また、サイド
ウォール４０９端から素子分離領域４０２までのＳｉ基
板４０１表面には、拡散層領域４１１が設けられてい
る。Ｅｘｔｅｎｓｉｏｎ領域４１０および拡散層領域４
１１は、不純物が注入されており、Ｅｘｔｅｎｓｉｏｎ
領域４１０は拡散層領域４１１より接合深さが浅くなっ
ている。また、Ｅｘｔｅｎｓｉｏｎ領域４１０および拡
散層領域４１１により第１及至３のゲート電極４１６
ａ、４２１ａ、４３６ａの両脇にソース・ドレイン領域
が形成されている。拡散層領域４１１上の一部には、Ｓ
ｉ基板４０１がＴｉ、ＣｏまたはＮｉ等の高融点金属と
反応することにより形成された、シリサイド４１２が設
けられている。
４０４に、ゲート電極形成のための第２の溝４１９を設
け、この第２の溝４１９内には、第２のゲート絶縁膜４
２０と第２のゲート電極４２１ａを設けている。同様に
して、第３のＭＯＳＦＥＴ形成領域４０６に、ゲート電
極形成のための第３の溝４３４を設け、この第３の溝４
３４内には、第３のゲート絶縁膜４３５と第３のゲート
電極４３６ａを設けている。第１及至３のゲート絶縁膜
４１５、４２０、４３５は、少なくとも２つ以上で膜厚
または膜の種類が異なるように設けている。また、第１
及至３のゲート電極４１６ａ、４２１ａ、４３６ａも、
少なくとも２つ以上で導電膜の種類が異なるように設け
ている。第１及至３のゲート電極４１６ａ、４２１ａ、
４３６ａの側壁には、サイドウォール４０９が設けられ
ている。さらに、サイドウォール４０９の下から素子分
離領域４０２までのＳｉ基板４０１表面には、Ｅｘｔｅ
ｎｓｉｏｎ領域４１０が設けられている。また、サイド
ウォール４０９端から素子分離領域４０２までのＳｉ基
板４０１表面には、拡散層領域４１１が設けられてい
る。Ｅｘｔｅｎｓｉｏｎ領域４１０および拡散層領域４
１１は、不純物が注入されており、Ｅｘｔｅｎｓｉｏｎ
領域４１０は拡散層領域４１１より接合深さが浅くなっ
ている。また、Ｅｘｔｅｎｓｉｏｎ領域４１０および拡
散層領域４１１により第１及至３のゲート電極４１６
ａ、４２１ａ、４３６ａの両脇にソース・ドレイン領域
が形成されている。拡散層領域４１１上の一部には、Ｓ
ｉ基板４０１がＴｉ、ＣｏまたはＮｉ等の高融点金属と
反応することにより形成された、シリサイド４１２が設
けられている。
【００６４】次に、本第２実施形態に係るＭＯＳＦＥＴ
の製造方法について説明する。第２の実施形態では、第
１の実施形態で混載可能なＭＯＳＦＥＴのほかに、電源
電圧、しきい値、オフリーク電流の異なるもう１種類の
ＭＯＳＦＥＴの混載を可能とする。図８（ａ）及至
（ｄ）、図９（ａ）及至（ｄ）、図１０（ａ）及至
（ｄ）、図１１（ａ）及至（ｃ）は、本実施形態に係る
ＭＯＳＦＥＴの製造方法をその工程順に示す断面図であ
る。
の製造方法について説明する。第２の実施形態では、第
１の実施形態で混載可能なＭＯＳＦＥＴのほかに、電源
電圧、しきい値、オフリーク電流の異なるもう１種類の
ＭＯＳＦＥＴの混載を可能とする。図８（ａ）及至
（ｄ）、図９（ａ）及至（ｄ）、図１０（ａ）及至
（ｄ）、図１１（ａ）及至（ｃ）は、本実施形態に係る
ＭＯＳＦＥＴの製造方法をその工程順に示す断面図であ
る。
【００６５】まず、図８（ａ）に示すように、ｐ型Ｓｉ
基板５０１の表面に素子分離膜５０２を形成し、第１の
ＭＯＳＦＥＴ形成領域５０３、第２のＭＯＳＦＥＴ形成
領域５０４および第３のＭＯＳＦＥＴ形成領域５０６を
区画する。この場合、素子分離膜５０２は、プラズマ酸
化膜等のＳＴＩにより形成する。そして、第１及至３の
ＭＯＳＦＥＴ形成領域５０３、５０４、５０６にウェル
注入を行う。
基板５０１の表面に素子分離膜５０２を形成し、第１の
ＭＯＳＦＥＴ形成領域５０３、第２のＭＯＳＦＥＴ形成
領域５０４および第３のＭＯＳＦＥＴ形成領域５０６を
区画する。この場合、素子分離膜５０２は、プラズマ酸
化膜等のＳＴＩにより形成する。そして、第１及至３の
ＭＯＳＦＥＴ形成領域５０３、５０４、５０６にウェル
注入を行う。
【００６６】次に、Ｓｉ基板５０１上に、３ｎｍ程度の
厚さのゲート絶縁膜および１５０ｎｍ程度の厚さを有す
る多結晶Ｓｉ膜を形成し、その後、該ゲート絶縁膜及び
多結晶Ｓｉ膜をパターニングする。ここで、該ゲート絶
縁膜は、ＳｉＯ 2、ＳｉＯＮ、ＺｒＯ 2、ＨｆＯ 2、Ｔ
ａ 2Ｏ 5、Ａｌ 2Ｏ 3、ＴｉＯ 2などを用いることがで
きる。これにより、第１のＭＯＳＦＥＴ形成領域５０３
に第１のダミーゲート絶縁膜５０５ａ、第１のダミーゲ
ート電極５０６ａが、第２のＭＯＳＦＥＴ形成領域５０
４には、第２のダミーゲート絶縁膜５０５ｂ、第２のダ
ミーゲート電極５０６ｂが、第３のＭＯＳＦＥＴ形成領
域５０６には、第３のダミーゲート絶縁膜５０５ｃ、第
３のダミーゲート電極５０６ｃが形成される。
厚さのゲート絶縁膜および１５０ｎｍ程度の厚さを有す
る多結晶Ｓｉ膜を形成し、その後、該ゲート絶縁膜及び
多結晶Ｓｉ膜をパターニングする。ここで、該ゲート絶
縁膜は、ＳｉＯ 2、ＳｉＯＮ、ＺｒＯ 2、ＨｆＯ 2、Ｔ
ａ 2Ｏ 5、Ａｌ 2Ｏ 3、ＴｉＯ 2などを用いることがで
きる。これにより、第１のＭＯＳＦＥＴ形成領域５０３
に第１のダミーゲート絶縁膜５０５ａ、第１のダミーゲ
ート電極５０６ａが、第２のＭＯＳＦＥＴ形成領域５０
４には、第２のダミーゲート絶縁膜５０５ｂ、第２のダ
ミーゲート電極５０６ｂが、第３のＭＯＳＦＥＴ形成領
域５０６には、第３のダミーゲート絶縁膜５０５ｃ、第
３のダミーゲート電極５０６ｃが形成される。
【００６７】次に、第１及至３のダミーゲート電極５０
６ａ、５０６ｂ、５０６ｃをマスクとして、Ｓｉ基板５
０１に不純物注入を行う。形成するＭＯＳＦＥＴがＮＭ
ＯＳのときは、Ａｓ等のｎ型不純物を、ＰＭＯＳのとき
は、Ｂ等のｐ型不純物を、それぞれ５ｋｅＶ程度の注入
エネルギーで、Ｓｉ基板５０１に対して斜め３０度程度
の角度で、イオン注入する。Ｓｉ基板５０１上にＮＭＯ
Ｓ、ＰＭＯＳ両方を形成する場合は、まず、ＮＭＯＳを
形成する領域をレジストでマスクして、ＰＭＯＳ領域の
みにＢを注入する。その後、ＰＭＯＳを形成する領域を
レジストでマスクして、ＮＭＯＳ領域のみにＡｓを注入
する。ここで、注入する不純物の順番は、逆になっても
よい。これにより、Ｅｘｔｅｎｓｉｏｎ領域５１０が形
成される。この後必要に応じて、パンチスルー防止のた
めのＰｏｃｋｅｔ注入を行ってもよい。
６ａ、５０６ｂ、５０６ｃをマスクとして、Ｓｉ基板５
０１に不純物注入を行う。形成するＭＯＳＦＥＴがＮＭ
ＯＳのときは、Ａｓ等のｎ型不純物を、ＰＭＯＳのとき
は、Ｂ等のｐ型不純物を、それぞれ５ｋｅＶ程度の注入
エネルギーで、Ｓｉ基板５０１に対して斜め３０度程度
の角度で、イオン注入する。Ｓｉ基板５０１上にＮＭＯ
Ｓ、ＰＭＯＳ両方を形成する場合は、まず、ＮＭＯＳを
形成する領域をレジストでマスクして、ＰＭＯＳ領域の
みにＢを注入する。その後、ＰＭＯＳを形成する領域を
レジストでマスクして、ＮＭＯＳ領域のみにＡｓを注入
する。ここで、注入する不純物の順番は、逆になっても
よい。これにより、Ｅｘｔｅｎｓｉｏｎ領域５１０が形
成される。この後必要に応じて、パンチスルー防止のた
めのＰｏｃｋｅｔ注入を行ってもよい。
【００６８】次に、Ｓｉ基板５０１上全面に７００ｎｍ
程度の膜厚の絶縁膜を堆積した後、この絶縁膜に対して
異方性のエッチングを行い、サイドウォール５０９を形
成する。サイドウォール５０９を形成する絶縁膜は、Ｓ
ｉＯ 2またはＳｉ 3Ｎ 4等の絶縁膜を単層または、複数
層に積層にする。
程度の膜厚の絶縁膜を堆積した後、この絶縁膜に対して
異方性のエッチングを行い、サイドウォール５０９を形
成する。サイドウォール５０９を形成する絶縁膜は、Ｓ
ｉＯ 2またはＳｉ 3Ｎ 4等の絶縁膜を単層または、複数
層に積層にする。
【００６９】次に、第１及至３のダミーゲート電極５０
６ａ、５０６ｂ、５０６ｃおよびサイドウォール５０９
をマスクとして、Ｓｉ基板５０１に不純物を注入する。
このとき注入する不純物は、ＮＭＯＳを形成する際は、
Ａｓ等のｎ型不純物を３ｋｅＶ程度の注入エネルギー
で、ＰＭＯＳを形成する際には、Ｂ等のｐ型不純物を３
ｋｅＶ程度の注入エネルギーで、Ｓｉ基板５０１に対し
て垂直にイオン注入する。また、Ｓｉ基板５０１上にＮ
ＭＯＳ、ＰＭＯＳ両方を形成する場合は、Ｅｘｔｅｎｓ
ｉｏｎ領域５１０を形成する際と同様に、レジストをマ
スクとして、不純物をイオン注入する領域を選択する。
この後、アニール処理を行って、ソースまたはドレイン
領域となる拡散層領域５１１を形成する。次に、Ｓｉ基
板５０１上全面にＴｉ、ＣｏあるいはＮｉなどの高融点
金属を２０ｎｍ程度堆積して、熱処理を加えることで、
拡散層領域５１１上と第１及至３のダミーゲート電極５
０６ａ、５０６ｂ、５０６ｃ上にシリサイド５１２を形
成する。
６ａ、５０６ｂ、５０６ｃおよびサイドウォール５０９
をマスクとして、Ｓｉ基板５０１に不純物を注入する。
このとき注入する不純物は、ＮＭＯＳを形成する際は、
Ａｓ等のｎ型不純物を３ｋｅＶ程度の注入エネルギー
で、ＰＭＯＳを形成する際には、Ｂ等のｐ型不純物を３
ｋｅＶ程度の注入エネルギーで、Ｓｉ基板５０１に対し
て垂直にイオン注入する。また、Ｓｉ基板５０１上にＮ
ＭＯＳ、ＰＭＯＳ両方を形成する場合は、Ｅｘｔｅｎｓ
ｉｏｎ領域５１０を形成する際と同様に、レジストをマ
スクとして、不純物をイオン注入する領域を選択する。
この後、アニール処理を行って、ソースまたはドレイン
領域となる拡散層領域５１１を形成する。次に、Ｓｉ基
板５０１上全面にＴｉ、ＣｏあるいはＮｉなどの高融点
金属を２０ｎｍ程度堆積して、熱処理を加えることで、
拡散層領域５１１上と第１及至３のダミーゲート電極５
０６ａ、５０６ｂ、５０６ｃ上にシリサイド５１２を形
成する。
【００７０】次に、図８（ｂ）に示すように、ＣＶＤ法
を用いて、Ｓｉ基板５０１上全面にＳｉＯ 2からなる層
間絶縁膜５６５を８００ｎｍ程度堆積した後、ＣＭＰ法
を用いて、第１及至３のダミーゲート電極５０６ａ、５
０６ｂ、５０６ｃの上面が露出するまで、層間絶縁膜を
平坦化しながら除去することで、層間絶縁膜５６５が形
成される。
を用いて、Ｓｉ基板５０１上全面にＳｉＯ 2からなる層
間絶縁膜５６５を８００ｎｍ程度堆積した後、ＣＭＰ法
を用いて、第１及至３のダミーゲート電極５０６ａ、５
０６ｂ、５０６ｃの上面が露出するまで、層間絶縁膜を
平坦化しながら除去することで、層間絶縁膜５６５が形
成される。
【００７１】次に、図８（ｃ）に示すように、Ｓｉ基板
５０１上全面にＣＶＤ法を用いて窒化膜等からなる第１
の絶縁膜５２２を２０ｎｍ程度堆積する。その後、第２
及び３のＭＯＳＦＥＴ形成領域５０４、５０６を覆うよ
うにレジスト５１３をパターニングし、このレジスト５
１３をマスクとして、第１の絶縁膜５２２を燐酸などに
よりウエットエッチングして、第１のダミーゲート電極
５０６ａの上面を露出させる。
５０１上全面にＣＶＤ法を用いて窒化膜等からなる第１
の絶縁膜５２２を２０ｎｍ程度堆積する。その後、第２
及び３のＭＯＳＦＥＴ形成領域５０４、５０６を覆うよ
うにレジスト５１３をパターニングし、このレジスト５
１３をマスクとして、第１の絶縁膜５２２を燐酸などに
よりウエットエッチングして、第１のダミーゲート電極
５０６ａの上面を露出させる。
【００７２】次に、図８（ｄ）に示すように、レジスト
５１３を除去した後、ＫＯＨ等のアルカリ溶液を用いて
ウエットエッチングを行うことで、第１のダミーゲート
電極５０６ａを除去する。その後、フッ酸等を用いて、
第１のダミーゲート絶縁膜５０５ａを除去することで、
ゲート電極形成用の第１の溝５１４を形成する。
５１３を除去した後、ＫＯＨ等のアルカリ溶液を用いて
ウエットエッチングを行うことで、第１のダミーゲート
電極５０６ａを除去する。その後、フッ酸等を用いて、
第１のダミーゲート絶縁膜５０５ａを除去することで、
ゲート電極形成用の第１の溝５１４を形成する。
【００７３】次に、図９（ａ）に示すように、溝５１４
の内部に３ｎｍ程度の膜厚の第１のゲート絶縁膜５１５
を形成する。第１のゲート絶縁膜５１５は、ＣＶＤ法を
用いて、ＺｒＯ 2、ＨｆＯ 2、Ｔａ 2Ｏ 5、Ａｌ 2Ｏ
3、ＴｉＯ 2などを堆積する。このときは、第１の溝５
１４の内部だけでなく、層間絶縁膜５６５、第１の絶縁
膜５２２上にも堆積することになる。一方、熱酸化法を
用いて、ＳｉＯ 2やＳｉＯＮなどを形成するときは、第
１の溝５１４の底部のみに第１のゲート絶縁膜５１５を
形成することになる。その後、スパッタ法またはＣＶＤ
法により、第１の導電層５１６を全面に堆積する。この
とき、第１の導電層５１６は、ＡＬ、Ｍｏ、ＴａＮ、
Ｗ、Ｔｉ、Ｎｉ、Ｃｏ、Ｖ、ＺｒおよびＳｉＧｅなど単
層または積層で形成する。
の内部に３ｎｍ程度の膜厚の第１のゲート絶縁膜５１５
を形成する。第１のゲート絶縁膜５１５は、ＣＶＤ法を
用いて、ＺｒＯ 2、ＨｆＯ 2、Ｔａ 2Ｏ 5、Ａｌ 2Ｏ
3、ＴｉＯ 2などを堆積する。このときは、第１の溝５
１４の内部だけでなく、層間絶縁膜５６５、第１の絶縁
膜５２２上にも堆積することになる。一方、熱酸化法を
用いて、ＳｉＯ 2やＳｉＯＮなどを形成するときは、第
１の溝５１４の底部のみに第１のゲート絶縁膜５１５を
形成することになる。その後、スパッタ法またはＣＶＤ
法により、第１の導電層５１６を全面に堆積する。この
とき、第１の導電層５１６は、ＡＬ、Ｍｏ、ＴａＮ、
Ｗ、Ｔｉ、Ｎｉ、Ｃｏ、Ｖ、ＺｒおよびＳｉＧｅなど単
層または積層で形成する。
【００７４】次に、図９（ｂ）に示すように、ＣＭＰ法
を用いて、層間絶縁膜５６５の上にある第１の導電層５
１６、第１の絶縁膜５１５を除去して、第１のゲート電
極５１６ａを形成すると同時に、第２及び３のダミーゲ
ート電極５０６ｂ、５０６ｃの上面を露出させる。
を用いて、層間絶縁膜５６５の上にある第１の導電層５
１６、第１の絶縁膜５１５を除去して、第１のゲート電
極５１６ａを形成すると同時に、第２及び３のダミーゲ
ート電極５０６ｂ、５０６ｃの上面を露出させる。
【００７５】次に、図９（ｃ）に示すように、ＣＶＤ法
を用いて、Ｓｉ基板５０１上全面にＣＶＤ法を用いて窒
化膜等からなる第２の絶縁膜５１７を２０ｎｍ程度堆積
する。その後、第１及び３のＭＯＳＦＥＴ形成領域５０
３、５０６を覆うようにレジスト５１８をパターニング
し、このレジスト５１８をマスクとして、第２の絶縁膜
５１７を燐酸などによりウエットエッチングして、第２
のダミーゲート電極５０６ｂの上面を露出させる。
を用いて、Ｓｉ基板５０１上全面にＣＶＤ法を用いて窒
化膜等からなる第２の絶縁膜５１７を２０ｎｍ程度堆積
する。その後、第１及び３のＭＯＳＦＥＴ形成領域５０
３、５０６を覆うようにレジスト５１８をパターニング
し、このレジスト５１８をマスクとして、第２の絶縁膜
５１７を燐酸などによりウエットエッチングして、第２
のダミーゲート電極５０６ｂの上面を露出させる。
【００７６】次に、図９（ｄ）に示すように、レジスト
５１８を除去した後、ＫＯＨ等のアルカリ溶液を用いて
ウエットエッチングを行うことで、第２のダミーゲート
電極５０６ｂを除去する。その後、フッ酸等を用いて、
第２のダミーゲート絶縁膜５０５ｂを除去することで、
第２のゲート電極形成用の第２の溝５１９を形成する。
次に、図１０（ａ）に示すように、第２の溝５１９の内
部に第２のゲート絶縁膜５２０を形成する。第２のゲー
ト絶縁膜５２０は、第１のゲート絶縁膜５１５と同様の
方法で形成するが、材料や膜厚がちがうものを形成する
こともできるし、同じものを形成することもできる。形
成するＭＯＳＦＥＴにあわせて、材料および膜厚を選択
する。この場合の膜厚は、例えば、２ｎｍ程度とする。
その後、スパッタ法またはＣＶＤ法により、第２の導電
層５２１を全面に堆積する。このとき、第２の導電層５
２１は、第１の導電層５１６と同様の方法で形成する
が、材料が同じものを形成することもできるし、ちがう
ものを形成することもできる。形成するＭＯＳＦＥＴに
あわせて、変更することが可能となる。
５１８を除去した後、ＫＯＨ等のアルカリ溶液を用いて
ウエットエッチングを行うことで、第２のダミーゲート
電極５０６ｂを除去する。その後、フッ酸等を用いて、
第２のダミーゲート絶縁膜５０５ｂを除去することで、
第２のゲート電極形成用の第２の溝５１９を形成する。
次に、図１０（ａ）に示すように、第２の溝５１９の内
部に第２のゲート絶縁膜５２０を形成する。第２のゲー
ト絶縁膜５２０は、第１のゲート絶縁膜５１５と同様の
方法で形成するが、材料や膜厚がちがうものを形成する
こともできるし、同じものを形成することもできる。形
成するＭＯＳＦＥＴにあわせて、材料および膜厚を選択
する。この場合の膜厚は、例えば、２ｎｍ程度とする。
その後、スパッタ法またはＣＶＤ法により、第２の導電
層５２１を全面に堆積する。このとき、第２の導電層５
２１は、第１の導電層５１６と同様の方法で形成する
が、材料が同じものを形成することもできるし、ちがう
ものを形成することもできる。形成するＭＯＳＦＥＴに
あわせて、変更することが可能となる。
【００７７】次に、図１０（ｂ）に示すように、ＣＭＰ
法を用いて、層間絶縁膜５６５の上にある第２の導電層
５２１、第２の絶縁膜５１７を除去して、第２のゲート
電極５２１ａを形成すると同時に、第１のゲート電極５
１６ａと第３のダミーゲート電極５０６ｃの上面を露出
させる。
法を用いて、層間絶縁膜５６５の上にある第２の導電層
５２１、第２の絶縁膜５１７を除去して、第２のゲート
電極５２１ａを形成すると同時に、第１のゲート電極５
１６ａと第３のダミーゲート電極５０６ｃの上面を露出
させる。
【００７８】次に、図１０（ｃ）に示すように、ＣＶＤ
法を用いて、Ｓｉ基板５０１上全面にＣＶＤ法を用いて
窒化膜等からなる第３の絶縁膜５４２を２０ｎｍ程度堆
積する。その後、第１及び２のＭＯＳＦＥＴ形成領域５
０３、５０４を覆うようにレジスト５３３をパターニン
グし、このレジスト５３３をマスクとして、第３の絶縁
膜５４２を燐酸などによりウエットエッチングして、第
３のダミーゲート電極５０６ｃの上面を露出させる。
法を用いて、Ｓｉ基板５０１上全面にＣＶＤ法を用いて
窒化膜等からなる第３の絶縁膜５４２を２０ｎｍ程度堆
積する。その後、第１及び２のＭＯＳＦＥＴ形成領域５
０３、５０４を覆うようにレジスト５３３をパターニン
グし、このレジスト５３３をマスクとして、第３の絶縁
膜５４２を燐酸などによりウエットエッチングして、第
３のダミーゲート電極５０６ｃの上面を露出させる。
【００７９】次に、図１１（ａ）に示すように、レジス
ト５３３を除去した後、ＫＯＨ等のアルカリ溶液を用い
てウエットエッチングを行うことで、第３のダミーゲー
ト電極５０６ｃを除去する。その後、フッ酸等を用い
て、第３のダミーゲート絶縁膜５０５ｃを除去すること
で、第３のゲート電極形成用の第３の溝５３４を形成す
る。
ト５３３を除去した後、ＫＯＨ等のアルカリ溶液を用い
てウエットエッチングを行うことで、第３のダミーゲー
ト電極５０６ｃを除去する。その後、フッ酸等を用い
て、第３のダミーゲート絶縁膜５０５ｃを除去すること
で、第３のゲート電極形成用の第３の溝５３４を形成す
る。
【００８０】次に、図１１（ｂ）に示すように、第３の
溝５３４の内部に第３のゲート絶縁膜５３５を形成す
る。第３のゲート絶縁膜５３５は、第１及び２のゲート
絶縁膜５１５、５２０と同様の方法で形成するが、材料
や膜厚がちがうものを形成することもできるし、同じも
のを形成することもできる。形成するＭＯＳＦＥＴにあ
わせて、材料および膜厚を選択する。この場合の膜厚
は、例えば、１．５ｎｍ程度とする。その後、スパッタ
法またはＣＶＤ法により、第３の導電層５３６を全面に
堆積する。このとき、第３の導電層５３６は、第１及び
２の導電層５１６、５２１と同様の方法で形成するが、
材料が同じものを形成することもできるし、ちがうもの
を形成することもできる。形成するＭＯＳＦＥＴにあわ
せて、変更することが可能となる。
溝５３４の内部に第３のゲート絶縁膜５３５を形成す
る。第３のゲート絶縁膜５３５は、第１及び２のゲート
絶縁膜５１５、５２０と同様の方法で形成するが、材料
や膜厚がちがうものを形成することもできるし、同じも
のを形成することもできる。形成するＭＯＳＦＥＴにあ
わせて、材料および膜厚を選択する。この場合の膜厚
は、例えば、１．５ｎｍ程度とする。その後、スパッタ
法またはＣＶＤ法により、第３の導電層５３６を全面に
堆積する。このとき、第３の導電層５３６は、第１及び
２の導電層５１６、５２１と同様の方法で形成するが、
材料が同じものを形成することもできるし、ちがうもの
を形成することもできる。形成するＭＯＳＦＥＴにあわ
せて、変更することが可能となる。
【００８１】次に、図１１（ｃ）に示すように、ＣＭＰ
法を用いて、層間絶縁膜５６５上にある第３の導電層５
３６、第３の絶縁膜５４２を除去して、第３のゲート電
極５３６ａを形成すると同時に、第１のゲート電極５１
６ａと第２のゲート電極５２１ａの上面を露出させるこ
とで、第１及至第３のＭＯＳＦＥＴ形成領域５０３、５
０４、５０６に少ゲート電極または、ゲート絶縁膜が少
なくとも２つ以上の異なるＭＯＳＦＥＴを形成すること
ができる。
法を用いて、層間絶縁膜５６５上にある第３の導電層５
３６、第３の絶縁膜５４２を除去して、第３のゲート電
極５３６ａを形成すると同時に、第１のゲート電極５１
６ａと第２のゲート電極５２１ａの上面を露出させるこ
とで、第１及至第３のＭＯＳＦＥＴ形成領域５０３、５
０４、５０６に少ゲート電極または、ゲート絶縁膜が少
なくとも２つ以上の異なるＭＯＳＦＥＴを形成すること
ができる。
【００８２】なお、本発明は上記各実施形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。
【００８３】
【発明の効果】以上説明したように本発明によれば、半
導体基板上に少なくとも２種類以上の異なるＭＯＳＦＥ
Ｔを構成するため、ＳＯＣの最適化、ＣＭＯＳＦＥＴの
高性能化を可能とする。また、本発明の半導体装置の製
造方法によれば、半導体基板上に少なくとも２種類以上
の異なるＭＯＳＦＥＴを形成する際に、先に形成したゲ
ート電極のＭＯＳＦＥＴ領域上に絶縁膜を形成する。こ
のため、これ以降にＭＯＳＦＥＴのゲート電極を形成す
る際は、この絶縁膜が保護膜となり、すでに形成済みの
ゲート電極に影響を与えることがない。さらに、種類の
異なるＭＯＳＦＥＴのゲート電極を順次形成していくた
め、ぞれぞれのＭＯＳＦＥＴにおいて、ゲート絶縁膜の
膜厚や材料が異なるものを形成することができる。
導体基板上に少なくとも２種類以上の異なるＭＯＳＦＥ
Ｔを構成するため、ＳＯＣの最適化、ＣＭＯＳＦＥＴの
高性能化を可能とする。また、本発明の半導体装置の製
造方法によれば、半導体基板上に少なくとも２種類以上
の異なるＭＯＳＦＥＴを形成する際に、先に形成したゲ
ート電極のＭＯＳＦＥＴ領域上に絶縁膜を形成する。こ
のため、これ以降にＭＯＳＦＥＴのゲート電極を形成す
る際は、この絶縁膜が保護膜となり、すでに形成済みの
ゲート電極に影響を与えることがない。さらに、種類の
異なるＭＯＳＦＥＴのゲート電極を順次形成していくた
め、ぞれぞれのＭＯＳＦＥＴにおいて、ゲート絶縁膜の
膜厚や材料が異なるものを形成することができる。
【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴの
模式断面図である。
模式断面図である。
【図２】本発明の第１の実施形態に係るＭＯＳＦＥＴの
第１の製造方法を示す模式断面図である。
第１の製造方法を示す模式断面図である。
【図３】図２に続く製造方法を示す模式断面図である。
【図４】図３に続く製造方法を示す模式断面図である。
【図５】本発明の第１の実施形態に係るＭＯＳＦＥＴの
第２の製造方法を示す模式断面図である。
第２の製造方法を示す模式断面図である。
【図６】図５に続く製造方法を示す模式断面図である。
【図７】本発明の第１の実施形態に係るＭＯＳＦＥＴの
模式断面図である。
模式断面図である。
【図８】本発明の第２の実施形態に係るＭＯＳＦＥＴの
第１の製造方法を示す模式断面図である
第１の製造方法を示す模式断面図である
【図９】図８に続く製造方法を示す模式断面図である。
【図１０】図９に続く製造方法を示す模式断面図であ
る。
る。
【図１１】図１０に続く製造方法を示す模式断面図であ
る。
る。
【図１２】従来の第１の半導体装置の製造工程を示す模
式断面図である。
式断面図である。
【図１３】図１２に続く製造方法を示す模式断面図であ
る。
る。
【図１４】従来の第２の半導体装置の製造工程を示す模
式断面図である。
式断面図である。
１、７１、１０１、２０１、３０１、４０１、５０１
シリコン基板 １０、８０、１１０、２１０、３１０、４１０、５１０
Ｅｘｔｅｎｓｉｏｎ領域 １１、８１、１１１、２１１、３１１、４１１、５１１
拡散層領域 １３、２１３、２１８、３１３、３１８、３２８、４１
３、５１３、５１８、５３３ レジストパターン １４、８４、１１４、１１９、２１４、２１９、３１
４、３１９、４１４、４１９、４３４、５１４、５１
９、５３４ 溝 １５、８５、１１５、１２０、２１５、２２０、３１
５、３２０、４１５、４２０、４３５、５１５、５２
０、５３５ ゲート絶縁膜 １６、１１６、２１６、３１６、４１６、５１６ 導
電層 １６ａ、８６ａ、１１６ａ、１２１ａ、２１６ａ、２２
１ａ、３１６ａ、３２１ａ、４１６ａ、４２１ａ、４３
６ａ、５１６ａ、５２１ａ、５３６ａゲート電極 ６５、９５、１６５、２６５、３１７、３６５、４６
５、５６５ 絶縁膜 ６６ａ スペーサ用ＰＳＧ膜 ７２、１０２、２０２、３０２、４０２、５０２ 素
子分離膜 ７５ａ、２０５ａ、５０５ａ 第１のダミーゲート絶
縁膜 ７６ａ、２０６ａ、５０６ａ 第１のダミーゲート電
極 ７９、１０９、２０９、４０９、５０９ サイドウォ
ール ８２、１１２、２１２、３１２、４１２、５１２ シ
リサイド １０３、２０３、３０３、４０３、５０３ 第１のＭ
ＯＳＦＥＴ形成領域 １０４、２０４、３０４、４０４、５０４ 第２のＭ
ＯＳＦＥＴ形成領域 ２０５ｂ、５０５ｂ 第２のダミーゲート絶縁膜 ２０６ｂ、５０６ｂ 第２のダミーゲート電極 ２１７、５１７ 第２の絶縁膜 ２２２、５２２ 第１の絶縁膜 ４０６、５０６ 第３のＭＯＳＦＥＴ形成領域 ５０５ｃ 第３のダミーゲート絶縁膜 ５０６ｃ 第３のダミーゲート電極 ５１６ 第１の導電層 ５２１ 第２の導電層 ５３６ 第３の導電層 ５４２ 第３の絶縁膜
シリコン基板 １０、８０、１１０、２１０、３１０、４１０、５１０
Ｅｘｔｅｎｓｉｏｎ領域 １１、８１、１１１、２１１、３１１、４１１、５１１
拡散層領域 １３、２１３、２１８、３１３、３１８、３２８、４１
３、５１３、５１８、５３３ レジストパターン １４、８４、１１４、１１９、２１４、２１９、３１
４、３１９、４１４、４１９、４３４、５１４、５１
９、５３４ 溝 １５、８５、１１５、１２０、２１５、２２０、３１
５、３２０、４１５、４２０、４３５、５１５、５２
０、５３５ ゲート絶縁膜 １６、１１６、２１６、３１６、４１６、５１６ 導
電層 １６ａ、８６ａ、１１６ａ、１２１ａ、２１６ａ、２２
１ａ、３１６ａ、３２１ａ、４１６ａ、４２１ａ、４３
６ａ、５１６ａ、５２１ａ、５３６ａゲート電極 ６５、９５、１６５、２６５、３１７、３６５、４６
５、５６５ 絶縁膜 ６６ａ スペーサ用ＰＳＧ膜 ７２、１０２、２０２、３０２、４０２、５０２ 素
子分離膜 ７５ａ、２０５ａ、５０５ａ 第１のダミーゲート絶
縁膜 ７６ａ、２０６ａ、５０６ａ 第１のダミーゲート電
極 ７９、１０９、２０９、４０９、５０９ サイドウォ
ール ８２、１１２、２１２、３１２、４１２、５１２ シ
リサイド １０３、２０３、３０３、４０３、５０３ 第１のＭ
ＯＳＦＥＴ形成領域 １０４、２０４、３０４、４０４、５０４ 第２のＭ
ＯＳＦＥＴ形成領域 ２０５ｂ、５０５ｂ 第２のダミーゲート絶縁膜 ２０６ｂ、５０６ｂ 第２のダミーゲート電極 ２１７、５１７ 第２の絶縁膜 ２２２、５２２ 第１の絶縁膜 ４０６、５０６ 第３のＭＯＳＦＥＴ形成領域 ５０５ｃ 第３のダミーゲート絶縁膜 ５０６ｃ 第３のダミーゲート電極 ５１６ 第１の導電層 ５２１ 第２の導電層 ５３６ 第３の導電層 ５４２ 第３の絶縁膜
フロントページの続き
Ｆターム(参考） 4M104 BB01 BB02 BB04 BB05 BB13
BB14 BB16 BB18 BB32 CC05
DD03 EE16 GG09 GG10 GG14
5F048 AA01 AA07 AC01 BA01 BB01
BB04 BB08 BB09 BB11 BB12
BB16 BB17 BC06 BF06 BG14
DA25 DA30
Claims (20)
- 【請求項１】半導体基板と、前記半導体基板上に形成さ
れた絶縁膜に設けられたゲート電極形成用の第１の溝
と、前記第１の溝の底部に形成された第１のゲート絶縁
膜と、前記第１のゲート絶縁膜上に形成された第１のゲ
ート電極を有す第１のＭＯＳＦＥＴと、前記絶縁膜に設
けられたゲート電極形成用の第２の溝と、前記第２の溝
の底部に形成された第２のゲート絶縁膜と、前記第２の
ゲート絶縁膜上に形成された第２のゲート電極を有する
第２のＭＯＳＦＥＴを備え、前記第１のゲート絶縁膜と
前記第２のゲート絶縁膜の膜厚が異なることを特徴とす
る半導体装置。 - 【請求項２】半導体基板と、前記半導体基板上に形成さ
れた絶縁膜に設けられたゲート電極形成用の第１の溝
と、前記第１の溝の底部に形成された第１のゲート絶縁
膜と、前記第１のゲート絶縁膜上に形成された第１のゲ
ート電極を有す第１のＭＯＳＦＥＴと、前記絶縁膜に設
けられたゲート電極形成用の第２の溝と、前記第２の溝
の底部に形成された第２のゲート絶縁膜と、前記第２の
ゲート絶縁膜上に形成された第２のゲート電極を有する
第２のＭＯＳＦＥＴと、前記絶縁膜に設けられたゲート
電極形成用の第３の溝と、前記第３の溝の底部に形成さ
れた第３のゲート絶縁膜と、前記第３のゲート絶縁膜上
に形成された第３のゲート電極を有する第３のＭＯＳＦ
ＥＴとを備え、前記第１及至３のゲート絶縁膜のうち、
少なくとも２つ以上の膜厚が異なることを特徴とする半
導体装置。 - 【請求項３】半導体基板と、前記半導体基板上に形成さ
れた絶縁膜に設けられたゲート電極形成用の第１の溝
と、前記第１の溝の底部に形成された第１のゲート絶縁
膜と、前記第１のゲート絶縁膜上に形成された第１のゲ
ート電極を有す第１のＭＯＳＦＥＴと、前記絶縁膜に設
けられたゲート電極形成用の第２の溝と、前記第２の溝
の底部に形成された第２のゲート絶縁膜と、前記第２の
ゲート絶縁膜上に形成された第２のゲート電極を有する
第２のＭＯＳＦＥＴを備え、前記第１のゲート絶縁膜と
前記第２のゲート絶縁膜の材料が異なることを特徴とす
る半導体装置。 - 【請求項４】前記第１のゲート絶縁膜と前記第２のゲー
ト絶縁膜の膜厚が異なることを特徴とする請求項３に記
載の半導体装置。 - 【請求項５】半導体基板と、前記半導体基板上に形成さ
れた絶縁膜に設けられたゲート電極形成用の第１の溝
と、前記第１の溝の底部に形成された第１のゲート絶縁
膜と、前記第１のゲート絶縁膜上に形成された第１のゲ
ート電極を有す第１のＭＯＳＦＥＴと、前記絶縁膜に設
けられたゲート電極形成用の第２の溝と、前記第２の溝
の底部に形成された第２のゲート絶縁膜と、前記第２の
ゲート絶縁膜上に形成された第２のゲート電極を有する
第２のＭＯＳＦＥＴと、前記絶縁膜に設けられたゲート
電極形成用の第３の溝と、前記第３の溝の底部に形成さ
れた第３のゲート絶縁膜と、前記第３のゲート絶縁膜上
に形成された第３のゲート電極を有する第３のＭＯＳＦ
ＥＴを備え、前記第１及至３のゲート絶縁膜のうち、少
なくとも２つ以上において材料が異なることを特徴とす
る半導体装置。 - 【請求項６】前記第１及至３のゲート絶縁膜のうち、少
なくとも２つ以上において膜厚が異なることを特徴とす
る請求項５に記載の半導体装置。 - 【請求項７】半導体基板上の第１のＭＯＳＦＥＴを形成
する領域と第２のＭＯＳＦＥＴを形成する領域のうち、
前記第２のＭＯＳＦＥＴを形成する領域を絶縁膜で覆う
工程と、前記絶縁膜をマスクとして前記第１のＭＯＳＦ
ＥＴを形成する領域にゲート電極形成用の第１の溝を形
成する工程と、前記第１の溝の底部に第１のゲート絶縁
膜を形成する工程と、前記第１の溝内に導電膜を埋設し
て第１のゲート電極を形成する工程と、前記第１のＭＯ
ＳＦＥＴを形成する領域を絶縁膜で覆う工程と、前記第
２のＭＯＳＦＥＴを形成する領域にゲート電極形成用の
第２の溝を形成する工程と、前記第２の溝の底部に前記
第１のゲート絶縁膜と膜厚の異なる第２のゲート絶縁膜
を形成する工程と、前記第２の溝内に導電膜を埋設して
第２のゲート電極を形成する工程と、を有することを特
徴とする半導体装置の形成方法。 - 【請求項８】半導体基板上の第１のＭＯＳＦＥＴを形成
する領域と第２のＭＯＳＦＥＴを形成する領域のうち、
前記第２のＭＯＳＦＥＴを形成する領域を絶縁膜で覆う
工程と、前記絶縁膜をマスクとして前記第１のＭＯＳＦ
ＥＴを形成する領域にゲート電極形成用の第１の溝を形
成する工程と、前記第１の溝の底部に第１のゲート絶縁
膜を形成する工程と、前記第１の溝内に導電膜を埋設し
て第１のゲート電極を形成する工程と、前記第１のＭＯ
ＳＦＥＴを形成する領域を絶縁膜で覆う工程と、前記第
２のＭＯＳＦＥＴを形成する領域に、ゲート電極形成用
の第２の溝を形成する工程と、前記第２の溝の底部に前
記第１のゲート絶縁膜と材料の異なる第２のゲート絶縁
膜を形成する工程と、前記第２の溝内に導電膜を埋設し
て、第２のゲート電極を形成する工程と、を有すること
を特徴とする半導体装置の形成方法。 - 【請求項９】前記第２のゲート絶縁膜の膜厚が、前記第
１のゲート絶縁膜の膜厚と異なることを特徴とする請求
項８に記載の半導体装置の製造方法。 - 【請求項１０】半導体基板上の第１のＭＯＳＦＥＴを形
成する領域と第２のＭＯＳＦＥＴを形成する領域のう
ち、前記第２のＭＯＳＦＥＴを形成する領域を絶縁膜で
覆う工程と、前記第１のＭＯＳＦＥＴを形成する領域に
ゲート電極形成用の第１の溝を形成する工程と、前記第
１の溝の底部に第１のゲート絶縁膜を形成する工程と、
前記第１の溝内に１つの層からなる第１の導電膜を埋設
して第１のゲート電極を形成する工程と、前記第１のＭ
ＯＳＦＥＴを形成する領域を絶縁膜で覆う工程と、前記
第２のＭＯＳＦＥＴを形成する領域にゲート電極形成用
の第２の溝を形成する工程と、前記第２の溝の底部に第
２のゲート絶縁膜を形成する工程と、前記第２の溝内に
前記第１の導電膜と材料が異なり、かつ１つの層からな
る第２の導電膜を埋設して第２のゲート電極を形成する
工程と、を有することを特徴とする半導体装置の形成方
法。 - 【請求項１１】前記第１の導電膜と前記第２の導電膜を
それぞれ少なくとも２つ以上の導電膜で形成することを
特徴とする請求項１０に記載の半導体装置の製造方法。 - 【請求項１２】前記第２のゲート絶縁膜を前記第１のゲ
ート絶縁膜と材料が異なる膜で形成することを特徴とす
る請求項１０又は１１に記載の半導体装置の製造方法。 - 【請求項１３】前記第２のゲート絶縁膜の膜厚が、前記
第１のゲート絶縁膜の膜厚と異なるように形成すること
を特徴とする請求項１０及至１２のいずれか一項に記載
の半導体装置の製造方法。 - 【請求項１４】半導体基板上の第１のＭＯＳＦＥＴを形
成する領域に、ゲート電極形成用の第１の溝を形成する
工程と、前記第１の溝の底部に第１のゲート絶縁膜を形
成する工程と、前記第１の溝内に導電膜を埋設して第１
のゲート電極を形成する工程と、前記半導体基板上全面
に絶縁膜を形成する工程と、前記第１のＭＯＳＦＥＴを
形成する領域を覆い第２のＭＯＳＦＥＴを形成する領域
を覆わないレジストパターンを形成する工程と、前記レ
ジストパターンをマスクとして前記第２の絶縁膜を除去
する工程と、前記第２のＭＯＳＦＥＴを形成する領域に
ゲート電極形成用の第２の溝を形成する工程と、前記第
２の溝の底部に前記第１のゲート絶縁膜と膜厚の異なる
第２のゲート絶縁膜を形成する工程と、前記第２の溝内
に導電膜を埋設して第２のゲート電極を形成する工程
と、を有することを特徴とする半導体装置の形成方法。 - 【請求項１５】半導体基板上の第１のＭＯＳＦＥＴを形
成する領域に、ゲート電極形成用の第１の溝を形成する
工程と、前記第１の溝の底部に第１のゲート絶縁膜を形
成する工程と、前記第１の溝内に導電膜を埋設して、第
１のゲート電極を形成する工程と、前記半導体基板上全
面に絶縁膜を形成する工程と、前記第１のＭＯＳＦＥＴ
を形成する領域を覆い第２のＭＯＳＦＥＴを形成する領
域を覆わないレジストパターンを形成する工程と、前記
レジストパターンをマスクとして前記絶縁膜を除去する
工程と、前記第２のＭＯＳＦＥＴを形成する領域に、ゲ
ート電極形成用の第２の溝を形成する工程と、前記第２
の溝の底部に前記第１のゲート絶縁膜と材料の異なる第
２のゲート絶縁膜を形成する工程と、前記第２の溝内に
導電膜を埋設して、第２のゲート電極を形成する工程
と、を有することを特徴とする半導体装置の形成方法。 - 【請求項１６】前記第２のゲート絶縁膜の膜厚が、前記
第１のゲート絶縁膜の膜厚と異なることを特徴とする請
求項１５に記載の半導体装置の製造方法。 - 【請求項１７】半導体基板上の第１のＭＯＳＦＥＴを形
成する領域に、ゲート電極形成用の第１の溝を形成する
工程と、前記第１の溝の底部に第１のゲート絶縁膜を形
成する工程と、前記第１の溝内に１つの層からなる第１
の導電膜を埋設して第１のゲート電極を形成する工程
と、前記半導体基板上全面に絶縁膜を形成する工程と、
前記第１のＭＯＳＦＥＴを形成する領域を覆い第２のＭ
ＯＳＦＥＴを形成する領域を覆わないレジストパターン
を形成する工程と、前記レジストパターンをマスクとし
て前記第２の絶縁膜を除去する工程と、前記第２のＭＯ
ＳＦＥＴを形成する領域にゲート電極形成用の第２の溝
を形成する工程と、前記第２の溝の底部に第２のゲート
絶縁膜を形成する工程と、前記第２の溝内に前記第１の
導電膜と材料が異なり、かつ１つの層からなる第２の導
電膜を埋設して第２のゲート電極を形成する工程と、を
有することを特徴とする半導体装置の形成方法。 - 【請求項１８】前記第１の導電膜と前記第２の導電膜を
それぞれ少なくとも２つ以上の導電膜で形成することを
特徴とする請求項１７に記載の半導体装置の製造方法。 - 【請求項１９】前記第２のゲート絶縁膜を前記第１のゲ
ート絶縁膜と材料が異なる膜で形成することを特徴とす
る請求項１７又は１８に記載の半導体装置の製造方法。 - 【請求項２０】前記第２のゲート絶縁膜の膜厚が、前記
第１のゲート絶縁膜の膜厚と異なるように形成すること
を特徴とする請求項１７及至１９のいずれか一項に記載
の半導体装置の製造方法。
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