JP2802263B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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-
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- H01—ELECTRIC ELEMENTS
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、特に超低接合を形成して超高集積素子に適す
るようにした半導体素子の製造方法に関する。
法に関し、特に超低接合を形成して超高集積素子に適す
るようにした半導体素子の製造方法に関する。
【０００２】
【従来の技術】一般に半導体素子を製造するにおいて、
半導体素子の集積度が増加するに従い必然的に表面チャ
ンネル型デュアル（dual）ゲート電極形成とソース／ド
レイン接合の接合深さの減少が要求されている。
半導体素子の集積度が増加するに従い必然的に表面チャ
ンネル型デュアル（dual）ゲート電極形成とソース／ド
レイン接合の接合深さの減少が要求されている。
【０００３】このような観点で、従来技術による半導体
素子の製造方法を図１を参照して説明すれば次の通りで
ある。
素子の製造方法を図１を参照して説明すれば次の通りで
ある。
【０００４】図１は、従来技術による半導体素子の断面
図である。
図である。
【０００５】先ず、図１に示すように、Ｐ型モス電界効
果トランジスタ及びＮ型モス電界効果トランジスタを形
成するために半導体基板の所定領域にＮ−ウェル１、Ｐ
−ウェル２及び素子分離膜３をそれぞれ形成する。
果トランジスタ及びＮ型モス電界効果トランジスタを形
成するために半導体基板の所定領域にＮ−ウェル１、Ｐ
−ウェル２及び素子分離膜３をそれぞれ形成する。
【０００６】その次に、Ｎ−ウェル１とＰ−ウェル２上
の表面上にゲート酸化膜４を形成する。
の表面上にゲート酸化膜４を形成する。
【０００７】次いで、ゲート酸化膜４上にドーピングさ
れないポリシリコンを蒸着した後、その上にＰｏｃｌ3
をドーピングしたりｎ型ドーパントがin−situでドーピ
ングされるポリシリコンを蒸着する。
れないポリシリコンを蒸着した後、その上にＰｏｃｌ3
をドーピングしたりｎ型ドーパントがin−situでドーピ
ングされるポリシリコンを蒸着する。
【０００８】その次に、ドーピング工程が進められたゲ
ート酸化膜４上にゲート電極５を形成する。
ート酸化膜４上にゲート電極５を形成する。
【０００９】次いで、ゲート電極５の両側にスペーサー
酸化膜６を形成する。
酸化膜６を形成する。
【００１０】その次に、素子分離膜３とゲート電極５及
びスペーサー酸化膜６をマスクとして、露出したＰ−ウ
ェル２上に砒素イオンを注入してＰ−ウェル２内にｎ+
ソース／ドレイン７を形成する。
びスペーサー酸化膜６をマスクとして、露出したＰ−ウ
ェル２上に砒素イオンを注入してＰ−ウェル２内にｎ+
ソース／ドレイン７を形成する。
【００１１】その次に、露出したＮ−ウェル１上に硼素
や弗化硼素をイオン注入してＮ−ウェル１内にｐ+ ソー
ス／ドレイン８を形成する。
や弗化硼素をイオン注入してＮ−ウェル１内にｐ+ ソー
ス／ドレイン８を形成する。
【００１２】
【発明が解決しようとする課題】このような従来技術に
よる半導体素子の製造方法においては次のような問題点
がある。
よる半導体素子の製造方法においては次のような問題点
がある。
【００１３】従来技術による半導体素子の製造方法にお
いては、ｐ型モス電界効果トランジスタのゲート電極が
ｎ型のため表面チャンネル型で動作できず素子の集積度
増加の阻害要因として作用する。
いては、ｐ型モス電界効果トランジスタのゲート電極が
ｎ型のため表面チャンネル型で動作できず素子の集積度
増加の阻害要因として作用する。
【００１４】さらに、従来技術による半導体素子の製造
方法においては、ｐ型ソース／ドレイン形成のため硼素
や弗化硼素を注入するため必然的にチャンネルリングと
イオン注入欠陥と関連した硼素の速やかな拡散により浅
い接合形成が非常に難しい。
方法においては、ｐ型ソース／ドレイン形成のため硼素
や弗化硼素を注入するため必然的にチャンネルリングと
イオン注入欠陥と関連した硼素の速やかな拡散により浅
い接合形成が非常に難しい。
【００１５】従って、従来技術による半導体素子の製造
方法においては、浅い接合を形成するために非常に低い
エネルギーイオン注入器を用いることはできるが、エネ
ルギーイオン注入器のような装備は今だ常用化されてい
ないため浅い接合を形成するには限界がある。
方法においては、浅い接合を形成するために非常に低い
エネルギーイオン注入器を用いることはできるが、エネ
ルギーイオン注入器のような装備は今だ常用化されてい
ないため浅い接合を形成するには限界がある。
【００１６】また、前記のようなイオン注入器によるイ
オン注入は必然的にシリコン内の欠陥を発生させる恐れ
がある。
オン注入は必然的にシリコン内の欠陥を発生させる恐れ
がある。
【００１７】そのため、従来技術による半導体素子の製
造方法は優秀な電気的特性を有する半導体素子製造には
適しない。
造方法は優秀な電気的特性を有する半導体素子製造には
適しない。
【００１８】ここに、本発明は従来の問題点を解決する
ため案出したものであり、ソース／ドレイン領域に欠陥
のない超低接合を形成することができる半導体素子の製
造方法を提供することにその目的がある。
ため案出したものであり、ソース／ドレイン領域に欠陥
のない超低接合を形成することができる半導体素子の製
造方法を提供することにその目的がある。
【００１９】さらに、本発明の他の目的は素子の超高集
積化に適するようにした半導体素子の製造方法を提供す
ることにある。
積化に適するようにした半導体素子の製造方法を提供す
ることにある。
【００２０】
【課題を解決するための手段】前記目的を達成するため
の本発明は、第１導電型ウェルと第２導電型ウェル及び
素子分離膜が形成された半導体基板を提供する工程と、
第１導電型ウェルと第２導電型ウェル上にゲート酸化膜
を形成する工程と、露出した全体上部に多結晶シリコン
膜を形成する工程と、第２導電型ウェル上側にある多結
晶シリコン膜部分上に第１導電型第１不純物をイオン注
入する工程と、第１導電型ウェル上側の多結晶シリコン
膜部分上に第２導電型第１不純物をイオン注入する工程
と、多結晶シリコン膜中のゲート電極として用いられる
部分を除いた部分に第２導電型第２不純物をイオン注入
する工程と、全体構造を熱処理し第１導電型ウェル内に
第２導電型第１不純物を拡散させて第２導電型ソース／
ドレインを形成する工程と、多結晶シリコン膜を選択的
に除去し第１及び２導電型ゲート電極を形成する工程
と、第２導電型ウェルの露出した表面に第１導電型第２
不純物を注入し、第１導電型ソース／ドレインを形成す
る工程とを含んでなることをその特徴とする。
の本発明は、第１導電型ウェルと第２導電型ウェル及び
素子分離膜が形成された半導体基板を提供する工程と、
第１導電型ウェルと第２導電型ウェル上にゲート酸化膜
を形成する工程と、露出した全体上部に多結晶シリコン
膜を形成する工程と、第２導電型ウェル上側にある多結
晶シリコン膜部分上に第１導電型第１不純物をイオン注
入する工程と、第１導電型ウェル上側の多結晶シリコン
膜部分上に第２導電型第１不純物をイオン注入する工程
と、多結晶シリコン膜中のゲート電極として用いられる
部分を除いた部分に第２導電型第２不純物をイオン注入
する工程と、全体構造を熱処理し第１導電型ウェル内に
第２導電型第１不純物を拡散させて第２導電型ソース／
ドレインを形成する工程と、多結晶シリコン膜を選択的
に除去し第１及び２導電型ゲート電極を形成する工程
と、第２導電型ウェルの露出した表面に第１導電型第２
不純物を注入し、第１導電型ソース／ドレインを形成す
る工程とを含んでなることをその特徴とする。
【００２１】さらに、本発明はｎ型ウェルとｐ型ウェル
及び素子分離膜が形成された半導体基板を提供する工程
と、ｎ型ウェルとｐ型ウェル上にゲート酸化膜を形成す
る工程と、露出した全体構造の上部に多結晶シリコン膜
を形成する工程と、ｎ型ウェル上側にある多結晶シリコ
ン膜部分上に第１感光膜パターンを形成する工程と、第
１感光膜パターンをマスクとしてｐ型ウェル上側の多結
晶シリコン膜部分上にｎ型第１不純物をイオン注入する
工程と、第１感光膜パターンを除去し、ｐ型ウェル上側
の多結晶シリコン膜部分上に第２感光膜パターンを形成
する工程と、第２感光膜パターンをマスクとしてｎ型ウ
ェル上側の多結晶シリコン膜部分上にｐ型第１不純物を
イオン注入する工程と、第２感光膜パターンを除去し、
ｎ型ウェルとｐ型ウェル上側の多結晶シリコン膜上に第
３感光膜パターンをそれぞれ形成する工程と、全体構造
上部にｐ型第２不純物をイオン注入する工程と、第３感
光膜パターンを除去し、熱処理してｎ型ウェル内にｐ+
ソース／ドレインを形成する工程と、多結晶シリコン膜
を選択的に除去しｎ型及びｐ型ゲート電極を形成する工
程と、ｎ型ウェル上側にある構造の露出した表面上に第
４感光膜パターンを形成する工程と、ｐ型ウェルの露出
した表面にｎ型第２不純物を注入しｎ+ 型ソース／ドレ
インを形成する工程を含んでなることを特徴とする。
及び素子分離膜が形成された半導体基板を提供する工程
と、ｎ型ウェルとｐ型ウェル上にゲート酸化膜を形成す
る工程と、露出した全体構造の上部に多結晶シリコン膜
を形成する工程と、ｎ型ウェル上側にある多結晶シリコ
ン膜部分上に第１感光膜パターンを形成する工程と、第
１感光膜パターンをマスクとしてｐ型ウェル上側の多結
晶シリコン膜部分上にｎ型第１不純物をイオン注入する
工程と、第１感光膜パターンを除去し、ｐ型ウェル上側
の多結晶シリコン膜部分上に第２感光膜パターンを形成
する工程と、第２感光膜パターンをマスクとしてｎ型ウ
ェル上側の多結晶シリコン膜部分上にｐ型第１不純物を
イオン注入する工程と、第２感光膜パターンを除去し、
ｎ型ウェルとｐ型ウェル上側の多結晶シリコン膜上に第
３感光膜パターンをそれぞれ形成する工程と、全体構造
上部にｐ型第２不純物をイオン注入する工程と、第３感
光膜パターンを除去し、熱処理してｎ型ウェル内にｐ+
ソース／ドレインを形成する工程と、多結晶シリコン膜
を選択的に除去しｎ型及びｐ型ゲート電極を形成する工
程と、ｎ型ウェル上側にある構造の露出した表面上に第
４感光膜パターンを形成する工程と、ｐ型ウェルの露出
した表面にｎ型第２不純物を注入しｎ+ 型ソース／ドレ
インを形成する工程を含んでなることを特徴とする。
【００２２】
【発明の実施の形態】以下、本発明の一実施形態を添付
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２３】図２乃至図８は、本発明による半導体素子
の製造工程断面図である。
の製造工程断面図である。
【００２４】先ず、図２に示すように、シリコン基板上
の所定領域にｎ−ウェル１１とｐ−ウェル１２をそれぞ
れ形成する。
の所定領域にｎ−ウェル１１とｐ−ウェル１２をそれぞ
れ形成する。
【００２５】次いで、シリコン基板上に素子領域を区分
する素子分離膜１３を形成する。
する素子分離膜１３を形成する。
【００２６】その次に、全体構造の上部にゲート酸化膜
１４を形成する。
１４を形成する。
【００２７】この際、ゲート酸化膜１４は３０〜６０オ
ングストローム厚さに形成する。
ングストローム厚さに形成する。
【００２８】次いで、ゲート酸化膜１４上に低圧化学気
相蒸着法によりポリシリコン膜１５を１５００〜２５０
０オングストローム厚さで蒸着する。
相蒸着法によりポリシリコン膜１５を１５００〜２５０
０オングストローム厚さで蒸着する。
【００２９】この際、ポリシリコン膜１５に代えて非晶
質シリコンを蒸着し用いることができる。
質シリコンを蒸着し用いることができる。
【００３０】その次に、ポリシリコン膜１５上に第１感
光膜を塗布し、ｎ−ウェル１１上側部分に位置するポリ
シリコン膜１５部分にのみ残るよう、第１感光膜を選択
的に除去して第１感光膜パターン１６を形成する。
光膜を塗布し、ｎ−ウェル１１上側部分に位置するポリ
シリコン膜１５部分にのみ残るよう、第１感光膜を選択
的に除去して第１感光膜パターン１６を形成する。
【００３１】次いで、ｐ型モス電界効果トランジスタ上
段に位置する第１感光膜パターン１６をマスクに、ｎ型
モス電界効果トランジスタ上段に位置するポリシリコン
膜１５部分に燐（Phosphorous ）イオンを注入する。
段に位置する第１感光膜パターン１６をマスクに、ｎ型
モス電界効果トランジスタ上段に位置するポリシリコン
膜１５部分に燐（Phosphorous ）イオンを注入する。
【００３２】この際、燐イオンは約４０〜６０ＫｅＶの
エネルギーと約３×１０15〜１×１０16／ｃｍ2 の注入
量で注入する。
エネルギーと約３×１０15〜１×１０16／ｃｍ2 の注入
量で注入する。
【００３３】その次に、図３に示すように、第１感光膜
パターン１６を除去し、ポリシリコン膜１５上に第２感
光膜を塗布する。
パターン１６を除去し、ポリシリコン膜１５上に第２感
光膜を塗布する。
【００３４】次いで、ｐ−ウェル１２上側部分に位置す
るポリシリコン膜１５部分にのみ残るよう、第２感光膜
を選択的に除去して第２感光膜パターン１７を形成す
る。
るポリシリコン膜１５部分にのみ残るよう、第２感光膜
を選択的に除去して第２感光膜パターン１７を形成す
る。
【００３５】その次に、ｎ型モス電界効果トランジスタ
上段に位置する第２感光膜パターン１７をマスクに、ｐ
型モス電界効果トランジスタ上段に位置するポリシリコ
ン膜１５部分に硼素（Ｂ）イオンを注入する。
上段に位置する第２感光膜パターン１７をマスクに、ｐ
型モス電界効果トランジスタ上段に位置するポリシリコ
ン膜１５部分に硼素（Ｂ）イオンを注入する。
【００３６】この際、硼素（Ｂ）イオンは約１０ＫｅＶ
以下のエネルギーと約３×１０15〜１×１０16／ｃｍ2
の注入量で注入する。
以下のエネルギーと約３×１０15〜１×１０16／ｃｍ2
の注入量で注入する。
【００３７】次いで、図４に示すように、第２感光膜パ
ターン１７を除去し、全体構造の上部に第３感光膜を塗
布する。
ターン１７を除去し、全体構造の上部に第３感光膜を塗
布する。
【００３８】その次に、ｐ型ゲート電極が形成される部
位とｎ型ゲートが形成される部位上段にのみ残るよう、
第３感光膜を選択的に除去して第３感光膜パターン１８
を形成する。
位とｎ型ゲートが形成される部位上段にのみ残るよう、
第３感光膜を選択的に除去して第３感光膜パターン１８
を形成する。
【００３９】次いで、第３感光膜パターン１８をマスク
にポリシリコン膜１５上に弗化硼素（ＢＦ2 ）を注入す
る。
にポリシリコン膜１５上に弗化硼素（ＢＦ2 ）を注入す
る。
【００４０】この際、弗化硼素は約１５〜３０ＫｅＶ以
下のエネルギーと約３×１０15〜１×１０16／ｃｍ2 の
注入量で注入する。
下のエネルギーと約３×１０15〜１×１０16／ｃｍ2 の
注入量で注入する。
【００４１】このようにしてｎ型ゲート電極が形成され
る部位は、第３感光膜パターン１８により弗化硼素イオ
ンの注入が遮断される。
る部位は、第３感光膜パターン１８により弗化硼素イオ
ンの注入が遮断される。
【００４２】さらに、ｐ型ウェル１２内のｎ+ ソース／
ドレイン領域が形成される部位上段のポリシリコン膜１
５部分は、前工程で注入された燐により非晶質化される
ため弗化硼素イオンのｐ−ウェル領域への浸透を防ぐ遮
断層役割を果す。
ドレイン領域が形成される部位上段のポリシリコン膜１
５部分は、前工程で注入された燐により非晶質化される
ため弗化硼素イオンのｐ−ウェル領域への浸透を防ぐ遮
断層役割を果す。
【００４３】一方、ｐ型ゲート電極が形成される部位も
第３感光膜パターン１８により弗化硼素イオンの注入が
遮断される。
第３感光膜パターン１８により弗化硼素イオンの注入が
遮断される。
【００４４】なお、それ以外の硼素がドーピングされた
ポリシリコン膜１５部分には、弗化硼素イオンが注入さ
れるため硼素や弗化硼素が混合されたポリシリコン層が
形成される。
ポリシリコン膜１５部分には、弗化硼素イオンが注入さ
れるため硼素や弗化硼素が混合されたポリシリコン層が
形成される。
【００４５】その次に、図５に示すように、第３感光膜
パターン１８を除去し、全体構造を約８５０〜９００℃
温度の窒素雰囲気下で約３０〜６０分の間熱処理するこ
とにより、ｎ型ウェル１１内にｐ+ ソース／ドレイン１
９を形成する。
パターン１８を除去し、全体構造を約８５０〜９００℃
温度の窒素雰囲気下で約３０〜６０分の間熱処理するこ
とにより、ｎ型ウェル１１内にｐ+ ソース／ドレイン１
９を形成する。
【００４６】この際、ｎ型ゲート電極が形成される部位
に注入された燐は電気的に活性化されながらｐ型ゲート
電極が形成される部位に注入された硼素イオンはポリシ
リコン１５内で拡散する。
に注入された燐は電気的に活性化されながらｐ型ゲート
電極が形成される部位に注入された硼素イオンはポリシ
リコン１５内で拡散する。
【００４７】さらに、硼素イオンは電気的に活性化され
るが窒素雰囲気下で熱処理されるため、ゲート酸化膜１
４を介してシリコン内に拡散され難い。
るが窒素雰囲気下で熱処理されるため、ゲート酸化膜１
４を介してシリコン内に拡散され難い。
【００４８】反面、ｐ+ソース／ドレイン１９にはソー
ス／ドレインが形成される部分上段のポリシリコン膜１
５部分内にある弗素と弗化硼素が、窒素雰囲気下での熱
処理工程の間にゲート酸化膜１４を介してシリコン内に
拡散される。なお、弗素は、弗化硼素をポリシリコン膜
１５に注入する際に、弗化硼素の一部が弗素と硼素に分
離することにより生成されたものである。
ス／ドレインが形成される部分上段のポリシリコン膜１
５部分内にある弗素と弗化硼素が、窒素雰囲気下での熱
処理工程の間にゲート酸化膜１４を介してシリコン内に
拡散される。なお、弗素は、弗化硼素をポリシリコン膜
１５に注入する際に、弗化硼素の一部が弗素と硼素に分
離することにより生成されたものである。
【００４９】これは、酸化膜厚さが薄いだけでなく弗素
が酸化膜内での硼素拡散係数を増加させるためゲート酸
化膜を介したシリコン内への硼素拡散が可能になる。
が酸化膜内での硼素拡散係数を増加させるためゲート酸
化膜を介したシリコン内への硼素拡散が可能になる。
【００５０】一方、熱処理工程は窒素雰囲気下で約１０
００〜１１００℃の温度で約１０〜３０秒間行うことも
できる。
００〜１１００℃の温度で約１０〜３０秒間行うことも
できる。
【００５１】なお、図５のようにポリシリコン膜１５内
のポリシリコンには初期に硼素が約３×１０15〜１×１
０16／ｃｍ2 、弗化硼素が約３×１０15〜１×１０16／
ｃｍ2 注入されている。
のポリシリコンには初期に硼素が約３×１０15〜１×１
０16／ｃｍ2 、弗化硼素が約３×１０15〜１×１０16／
ｃｍ2 注入されている。
【００５２】結局、前記のように硼素が総約６×１０15
〜２×１０16／ｃｍ2 ほど注入されているため、シリコ
ン酸化膜を介してシリコン基板に拡散される硼素の量は
ソース／ドレインとしての役割を果すのに充分な量とな
る。
〜２×１０16／ｃｍ2 ほど注入されているため、シリコ
ン酸化膜を介してシリコン基板に拡散される硼素の量は
ソース／ドレインとしての役割を果すのに充分な量とな
る。
【００５３】次いで、図６に示すように、全体構造の上
部に第４感光膜を形成する。
部に第４感光膜を形成する。
【００５４】その次に、第４感光膜をｎ型ゲート電極と
ｐ型ゲート電極が形成されるポリシリコン膜１５部分に
のみ残るよう選択的に除去して第４感光膜パターン２０
を形成する。
ｐ型ゲート電極が形成されるポリシリコン膜１５部分に
のみ残るよう選択的に除去して第４感光膜パターン２０
を形成する。
【００５５】次いで、第４感光膜パターン２０をマスク
にポリシリコン膜１５を選択的に除去し、ｎ型及びｐ型
ゲート電極１５ａ，１５ｂをそれぞれ形成する。
にポリシリコン膜１５を選択的に除去し、ｎ型及びｐ型
ゲート電極１５ａ，１５ｂをそれぞれ形成する。
【００５６】その次に、図７に示すように、第４感光膜
パターン２０を除去し、ｎ型及びｐ型ゲート電極１５
ａ，１５ｂ両側の側壁にスペーサー酸化膜２１を形成す
る。
パターン２０を除去し、ｎ型及びｐ型ゲート電極１５
ａ，１５ｂ両側の側壁にスペーサー酸化膜２１を形成す
る。
【００５７】次いで、全体構造の露出した表面上に第５
感光膜を塗布し、ｎ−ウェル１１上側にのみ残るよう第
５感光膜を選択的に除去して第５感光膜パターン２２を
形成する。
感光膜を塗布し、ｎ−ウェル１１上側にのみ残るよう第
５感光膜を選択的に除去して第５感光膜パターン２２を
形成する。
【００５８】その次に、第５感光膜パターン２２をマス
クにｐ型ウェル１２内に砒素を注入してｎ+ ソース／ド
レイン２３を形成する。
クにｐ型ウェル１２内に砒素を注入してｎ+ ソース／ド
レイン２３を形成する。
【００５９】次いで、図８に示すように、全体構造の露
出した上部に第１層間絶縁膜２４と第１層間絶縁膜２４
上に平坦化用第２層間絶縁膜２５を形成する。
出した上部に第１層間絶縁膜２４と第１層間絶縁膜２４
上に平坦化用第２層間絶縁膜２５を形成する。
【００６０】その次に、絶縁膜の平坦化のため約８００
〜８５０℃温度の窒素雰囲気下で約３０〜６０分間熱処
理する。
〜８５０℃温度の窒素雰囲気下で約３０〜６０分間熱処
理する。
【００６１】この際、前工程での拡散により形成された
ｐ+ ソース／ドレイン１９形成はイオン注入器を用いな
かったため欠陥がなく、熱処理の間拡散がよくできなく
て浅い接合状態に残るようになる。
ｐ+ ソース／ドレイン１９形成はイオン注入器を用いな
かったため欠陥がなく、熱処理の間拡散がよくできなく
て浅い接合状態に残るようになる。
【００６２】さらに、ｎ+ ソース／ドレイン２３はイオ
ン注入器使用を介して形成したが、砒素の拡散係数が小
さいため浅い接合が形成される。
ン注入器使用を介して形成したが、砒素の拡散係数が小
さいため浅い接合が形成される。
【００６３】
【発明の効果】前記で説明したように、本発明による半
導体素子の製造方法においては次のような効果がある。
導体素子の製造方法においては次のような効果がある。
【００６４】本発明による半導体素子の製造方法におい
ては、弗素が酸化膜内で硼素の拡散を増加させる特性を
利用し硼素及び弗化硼素が注入されたポリシリコンを拡
散源にすることにより浅い接合を形成することができ
る。
ては、弗素が酸化膜内で硼素の拡散を増加させる特性を
利用し硼素及び弗化硼素が注入されたポリシリコンを拡
散源にすることにより浅い接合を形成することができ
る。
【００６５】なお、本発明による半導体素子の製造方法
においては熱処理時間を適宜に調節することにより接合
深さを容易に調節することができる。
においては熱処理時間を適宜に調節することにより接合
深さを容易に調節することができる。
【００６６】そして、本発明による半導体素子の製造方
法においては、拡散方法を用いてｐ+ ソース／ドレイン
接合を形成することができる。従って、本発明による半
導体素子の製造方法においては、浅い接合形成が可能な
ことにより欠陥発生が低下するため接合漏洩電流値等の
素子の電気的特性を向上させることができる。
法においては、拡散方法を用いてｐ+ ソース／ドレイン
接合を形成することができる。従って、本発明による半
導体素子の製造方法においては、浅い接合形成が可能な
ことにより欠陥発生が低下するため接合漏洩電流値等の
素子の電気的特性を向上させることができる。
【００６７】そのため、本発明による半導体素子の製造
方法は素子の超高集積化に適する。
方法は素子の超高集積化に適する。
【図１】従来技術による半導体素子の断面図。
【図２】本発明による半導体素子の製造工程断面図。
【図３】本発明による半導体素子の製造工程断面図。
【図４】本発明による半導体素子の製造工程断面図。
【図５】本発明による半導体素子の製造工程断面図。
【図６】本発明による半導体素子の製造工程断面図。
【図７】本発明による半導体素子の製造工程断面図。
【図８】本発明による半導体素子の製造工程断面図。
１１…ｎ−ウェル １２…ｐ−ウェ
ル １３…素子分離膜 １４…ゲート酸
化膜 １５…多結晶シリコン膜 １５ａ…ｎ型ゲ
ート電極 １５ｂ…ｐ型ゲート電極 １６…第１感光
膜パターン １７…第２感光膜パターン １８…第３感光
膜パターン １９…ｐ+ ソース／ドレイン ２０…第４感光
膜パターン ２１…スペース酸化膜 ２２…第５感光
膜パターン ２３…ｎ+ ソース／ドレイン ２４…第１層間
絶縁膜 ２５…第２層間絶縁膜
ル １３…素子分離膜 １４…ゲート酸
化膜 １５…多結晶シリコン膜 １５ａ…ｎ型ゲ
ート電極 １５ｂ…ｐ型ゲート電極 １６…第１感光
膜パターン １７…第２感光膜パターン １８…第３感光
膜パターン １９…ｐ+ ソース／ドレイン ２０…第４感光
膜パターン ２１…スペース酸化膜 ２２…第５感光
膜パターン ２３…ｎ+ ソース／ドレイン ２４…第１層間
絶縁膜 ２５…第２層間絶縁膜
Claims (20)
- 【請求項１】 第１導電型ウェルと第２導電型ウェル及
び素子分離膜が形成された半導体基板を提供する工程； 前記第１導電型ウェルと第２導電型ウェル上にゲート酸
化膜を形成する工程； 前記露出した全体上部に多結晶シリコン膜を形成する工
程； 前記第２導電型ウェル上側にある前記多結晶シリコン膜
部分上に第１導電型第１不純物をイオン注入する工程； 前記第１導電型ウェル上側の前記多結晶シリコン膜部分
上に第２導電型第１不純物をイオン注入する工程；前記第１および第２導電型ウェル上側の 前記多結晶シリ
コン膜中のゲート電極として用いられる部分を除いた部
分に第２導電型第２不純物をイオン注入する工程； 前記全体構造を熱処理し前記第１導電型ウェル内に第２
導電型第１不純物を拡散させて第２導電型ソース／ドレ
インを形成する工程；前記第１および第２導電型ウェル上側の 前記多結晶シリ
コン膜を選択的に除去し第１及び２導電型ゲート電極を
形成する工程； 前記第２導電型ウェルの露出した表面に第１導電型第２
不純物を注入し、第１導電型ソース／ドレインを形成す
る工程を含んでなることを特徴とする半導体素子の製造
方法。 - 【請求項２】 前記ゲート酸化膜は、約３０〜６０オン
グストローム厚さで形成することを特徴とする請求項１
記載の半導体素子の製造方法。 - 【請求項３】 前記ゲート酸化膜は、熱酸化工程により
形成することを特徴とする請求項１記載の半導体素子の
製造方法。 - 【請求項４】 前記多結晶シリコン膜は、約１５００〜
２５００オングストローム厚さで形成することを特徴と
する請求項１記載の半導体素子の製造方法。 - 【請求項５】 前記多結晶シリコン膜の代りに、非晶質
シリコン膜を用いることを特徴とする請求項１記載の半
導体素子の製造方法。 - 【請求項６】 前記第１導電型不純物は、燐（phosphor
ous ）を含むことを特徴とする請求項１記載の半導体素
子の製造方法。 - 【請求項７】 前記燐不純物は、約４０〜６０ＫｅＶの
エネルギーと約３×１０15〜１×１０16／ｃｍ2 の注入
量で注入することを特徴とする請求項６記載の半導体素
子の製造方法。 - 【請求項８】 前記第２導電型第１不純物は、硼素
（Ｂ）を含むことを特徴とする請求項１記載の半導体素
子の製造方法。 - 【請求項９】 前記硼素不純物は約１０ＫｅＶ以下のエ
ネルギーと、約３×１０15〜１×１０16／ｃｍ2 の注入
量で注入することを特徴とする請求項８記載の半導体素
子の製造方法。 - 【請求項１０】 前記第２導電型第２不純物は、弗化硼
素を含むことを特徴とする請求項１記載の半導体素子の
製造方法。 - 【請求項１１】 前記弗化硼素不純物は約１５〜３０Ｋ
ｅＶのエネルギーと、約３×１０15〜１×１０16／ｃｍ
2 注入量で注入することを特徴とする請求項１０記載の
半導体素子の製造方法。 - 【請求項１２】 前記熱処理工程は、約８５０〜９００
℃の温度で窒素雰囲気下で約３０〜６０分間行うことを
特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項１３】 前記熱処理工程は、約１０００〜１１
００℃温度で約１０〜３０秒間急速熱処理することを特
徴とする請求項１記載の半導体素子の製造方法。 - 【請求項１４】 前記第１及び２導電型ゲート電極は前
記多結晶シリコン膜上に感光膜パターンを形成し、前記
感光膜パターンをマスクに前記多結晶シリコン膜を選択
的に除去して形成することを特徴とする請求項１記載の
半導体素子の製造方法。 - 【請求項１５】 前記第１導電型第２不純物は、Ａｓを
含むことを特徴とする請求項１記載の半導体素子の製造
方法。 - 【請求項１６】 前記第１及び２導電型ゲート電極両側
壁に、側壁酸化膜を形成することを特徴とする請求項１
記載の半導体素子の製造方法。 - 【請求項１７】 前記第１導電型ウェルはｎ型ウェルで
あり、第２導電型ウェルはｐ型ウェルであることを特徴
とする請求項１記載の半導体素子の製造方法。 - 【請求項１８】 前記第１導電型第２不純物を注入工程
後の全体構造の露出した表面上に、第１及び第２層間絶
縁膜を順次形成する工程をさらに含むことを特徴とする
請求項１記載の半導体素子の製造方法。 - 【請求項１９】 前記全体構造を、約８００〜８５０℃
温度の窒素雰囲気下で約３０〜６０分間熱処理する工程
をさらに含むことを特徴とする請求項１８記載の半導体
素子の製造方法。 - 【請求項２０】 ｎ型ウェルとｐ型ウェル及び素子分離
膜が形成された半導体基板を提供する工程； 前記ｎ型ウェルとｐ型ウェル上にゲート酸化膜を形成す
る工程； 前記露出した全体構造の上部に多結晶シリコン膜を形成
する工程； 前記ｎ型ウェル上側にある前記多結晶シリコン膜部分上
に第１感光膜パターンを形成する工程； 前記第１感光膜パターンをマスクとしてｐ型ウェル上側
の前記多結晶シリコン膜部分上にｎ型第１不純物をイオ
ン注入する工程； 前記第１感光膜パターンを除去し、前記ｐ型ウェル上側
の多結晶シリコン膜部分上に第２感光膜パターンを形成
する工程； 前記第２感光膜パターンをマスクとしてｎ型ウェル上側
の前記多結晶シリコン膜部分上にｐ型第１不純物をイオ
ン注入する工程； 前記第２感光膜パターンを除去し、前記ｎ型ウェルとｐ
型ウェル上側の前記多結晶シリコン膜上に第３感光膜パ
ターンをそれぞれ形成する工程； 前記全体構造上部にｐ型第２不純物をイオン注入する工
程； 前記第３感光膜パターンを除去し、熱処理して前記ｎ型
ウェル内にｐ+ ソース／ドレインを形成する工程； 前記多結晶シリコン膜を選択的に除去しｎ型及びｐ型ゲ
ート電極を形成する工程； 前記ｎ型ウェル上側にある構造の露出した表面上に第４
感光膜パターンを形成する工程； 前記ｐ型ウェルの露出した表面にｎ型第２不純物を注入
しｎ+ 型ソース／ドレインを形成する工程；を含んでな
ることを特徴とする半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-66007 | 1995-12-29 | ||
| KR1019950066007A KR0172788B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체 소자의 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186245A JPH09186245A (ja) | 1997-07-15 |
| JP2802263B2 true JP2802263B2 (ja) | 1998-09-24 |
Family
ID=19447186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8343886A Expired - Fee Related JP2802263B2 (ja) | 1995-12-29 | 1996-12-24 | 半導体素子の製造方法 |
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| Country | Link |
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| JP (1) | JP2802263B2 (ja) |
| KR (1) | KR0172788B1 (ja) |
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| US6153456A (en) * | 1998-01-14 | 2000-11-28 | Vlsi Technology, Inc. | Method of selectively applying dopants to an integrated circuit semiconductor device without using a mask |
| KR100498607B1 (ko) * | 1998-06-30 | 2005-09-14 | 주식회사 하이닉스반도체 | 반도체 소자의 폴리실리콘층 형성방법 |
| KR100308133B1 (ko) * | 1999-01-12 | 2001-09-26 | 김영환 | 듀얼 게이트 모스 트랜지스터 제조방법 |
| US6022771A (en) * | 1999-01-25 | 2000-02-08 | International Business Machines Corporation | Fabrication of semiconductor device having shallow junctions and sidewall spacers creating taper-shaped isolation where the source and drain regions meet the gate regions |
| US6025242A (en) * | 1999-01-25 | 2000-02-15 | International Business Machines Corporation | Fabrication of semiconductor device having shallow junctions including an insulating spacer by thermal oxidation creating taper-shaped isolation |
| US5998248A (en) * | 1999-01-25 | 1999-12-07 | International Business Machines Corporation | Fabrication of semiconductor device having shallow junctions with tapered spacer in isolation region |
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| JP2001210726A (ja) * | 2000-01-24 | 2001-08-03 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR100505068B1 (ko) * | 2003-07-05 | 2005-07-29 | 삼성전자주식회사 | 반도체 소자의 다중 게이트 산화막 및 이를 포함하는게이트 전극 형성방법 |
| KR100783283B1 (ko) * | 2006-12-05 | 2007-12-06 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101012180B1 (ko) * | 2008-09-03 | 2011-02-07 | 주식회사 동부하이텍 | 반도체 소자의 층간 절연막 형성 방법 |
| CN112748640A (zh) * | 2019-10-31 | 2021-05-04 | 浙江大学 | 一种场效应细胞培养皿的制备流程 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1996
- 1996-12-18 US US08/768,940 patent/US5683920A/en not_active Expired - Lifetime
- 1996-12-24 JP JP8343886A patent/JP2802263B2/ja not_active Expired - Fee Related
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