JP2887108B2 - ２ステージラッチ回路を利用したページモードマスクロム及びその制御方法 - Google Patents
２ステージラッチ回路を利用したページモードマスクロム及びその制御方法Info
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は２ステージラッチ
（2stagelatch）回路を利用したページモードマスクロ
ム（Pagemode MASK ROM）及びその制御方法に関するも
ので、特にランダムアクセス及びページアクセスが可能
なページモードマスクロム及びその制御方法に関するも
のである。
（2stagelatch）回路を利用したページモードマスクロ
ム（Pagemode MASK ROM）及びその制御方法に関するも
ので、特にランダムアクセス及びページアクセスが可能
なページモードマスクロム及びその制御方法に関するも
のである。
【０００２】
【従来の技術】一般に、ページモードマスクロムは使用
時ランダムアクセスとページアクセスをすべて必要とす
る。ページモードマスクロムではデータを短い時間内に
読むために１回に多い量のデータを読んでラッチ回路に
貯蔵して置く。
時ランダムアクセスとページアクセスをすべて必要とす
る。ページモードマスクロムではデータを短い時間内に
読むために１回に多い量のデータを読んでラッチ回路に
貯蔵して置く。
【０００３】一例は、チップの動作が１回に１６個のデ
ータ（ひとつのワード(Word)に該当する）を読める場
合、ページモードマスクロムのラッチ回路を通じて残り
の読まないデータを読める用に待機状態にあるようにし
て、ページモードアドレス調整してラッチ回路にラッチ
されたデータを容易にアクセスできるようにする。これ
はマスクロムのデータ処理速度と外部回路のデータ処理
速度の差異を緩衝する役割をし、従って全体のシステム
の速度を向上させることができる。
ータ（ひとつのワード(Word)に該当する）を読める場
合、ページモードマスクロムのラッチ回路を通じて残り
の読まないデータを読める用に待機状態にあるようにし
て、ページモードアドレス調整してラッチ回路にラッチ
されたデータを容易にアクセスできるようにする。これ
はマスクロムのデータ処理速度と外部回路のデータ処理
速度の差異を緩衝する役割をし、従って全体のシステム
の速度を向上させることができる。
【０００４】従来のページモードマスクロムは×１６，
８ワードのページモード動作の場合、感知増幅器を１２
８個（１６データ×８ワード＝１２８）具備することが
一般の形態で、×１６，４ワードページモード動作の場
合、感知増幅器を６４個具備することが一般の形態であ
る。
８ワードのページモード動作の場合、感知増幅器を１２
８個（１６データ×８ワード＝１２８）具備することが
一般の形態で、×１６，４ワードページモード動作の場
合、感知増幅器を６４個具備することが一般の形態であ
る。
【０００５】これは、ページモードマスクロムの制御方
法が１回に１２８個のデータを読んでラッチ回路にラッ
チさせるために不可避であった。
法が１回に１２８個のデータを読んでラッチ回路にラッ
チさせるために不可避であった。
【０００６】
【発明が解決しようとする課題】しかし、上記のような
従来技術は感知増幅器を総データの数と同一に具備しな
ければならないからチップが大きくて、多い数の感知増
幅器が同時に動作されるから瞬間の電力消費が多いとい
う問題点を有している。
従来技術は感知増幅器を総データの数と同一に具備しな
ければならないからチップが大きくて、多い数の感知増
幅器が同時に動作されるから瞬間の電力消費が多いとい
う問題点を有している。
【０００７】従って、上記問題点を解決するためになさ
れた本発明は２ステージラッチ回路を利用してデータを
２部分に分けてラッチすることにより具備しなければな
らない感知増幅器の数を１／２に減少させられるページ
モードマスクロム及びその制御方法を提供することを目
的とするものである。
れた本発明は２ステージラッチ回路を利用してデータを
２部分に分けてラッチすることにより具備しなければな
らない感知増幅器の数を１／２に減少させられるページ
モードマスクロム及びその制御方法を提供することを目
的とするものである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明は、所定データを貯蔵するメモリセルアレーを
具備するメモリ素子において、アドレス遷移により形成
されるイネーブル信号の制御を受けてＹアドレスをプレ
デコーディングするためのＹプレデコーダ；上記Ｙプレ
デコーダの出力により上記メモリセルアレーに貯蔵され
た予定されたデータを読み出すためのＹデコーダ；上記
イネーブル信号により上記Ｙデコーダにより読まれたデ
ータを感知／増幅する感知増幅手段；上記感知増幅手段
の出力をラッチする第１ラッチ手段とアドレス遷移パル
スにより上記第１ラッチ手段にラッチされたデータを第
２ラッチ手段に伝達するためのスイッチング素子で構成
された２ステージラッチ手段；及びアドレスの遷移によ
り上記イネーブル信号及びラッチ信号を発生させて、上
記Ｙプレデコーダ、及び感知増幅手段が少なくとも２回
以上にまたがって動作されるようにする制御信号発生手
段を具備することを特徴とする。
に本発明は、所定データを貯蔵するメモリセルアレーを
具備するメモリ素子において、アドレス遷移により形成
されるイネーブル信号の制御を受けてＹアドレスをプレ
デコーディングするためのＹプレデコーダ；上記Ｙプレ
デコーダの出力により上記メモリセルアレーに貯蔵され
た予定されたデータを読み出すためのＹデコーダ；上記
イネーブル信号により上記Ｙデコーダにより読まれたデ
ータを感知／増幅する感知増幅手段；上記感知増幅手段
の出力をラッチする第１ラッチ手段とアドレス遷移パル
スにより上記第１ラッチ手段にラッチされたデータを第
２ラッチ手段に伝達するためのスイッチング素子で構成
された２ステージラッチ手段；及びアドレスの遷移によ
り上記イネーブル信号及びラッチ信号を発生させて、上
記Ｙプレデコーダ、及び感知増幅手段が少なくとも２回
以上にまたがって動作されるようにする制御信号発生手
段を具備することを特徴とする。
【０００９】上記目的を達成するための方法は、２ステ
ージラッチ回路を利用したページモードマスクロムの制
御方法において、所定クロックを発生させる第１段階；
少なくとも最上位ページアドレスが遷移する一クロック
の前にイネーブル信号を発生させてＹデコーダがメモリ
セルアレーで予定されたデータを読み出されるように
し、Ｙデコーダを通じて読まれるデータを感知増幅手段
が感知／増幅するようにする第２段階；及び上記最上位
ページアドレスが遷移する時ラッチ信号を発生させて２
ステージラッチ手段が上記感知増幅手段の出力を第１ス
テージ及び第２ステージにラッチするようにする第３段
階を具備することを特徴とする。
ージラッチ回路を利用したページモードマスクロムの制
御方法において、所定クロックを発生させる第１段階；
少なくとも最上位ページアドレスが遷移する一クロック
の前にイネーブル信号を発生させてＹデコーダがメモリ
セルアレーで予定されたデータを読み出されるように
し、Ｙデコーダを通じて読まれるデータを感知増幅手段
が感知／増幅するようにする第２段階；及び上記最上位
ページアドレスが遷移する時ラッチ信号を発生させて２
ステージラッチ手段が上記感知増幅手段の出力を第１ス
テージ及び第２ステージにラッチするようにする第３段
階を具備することを特徴とする。
【００１０】そして、２ステージラッチ回路を利用した
ページモードマスクロムの制御方法において、所定クロ
ックを発生させる第１段階；少なくとも最上位ページア
ドレスが遷移する一クロック前にイネーブル信号を発生
させてＹデコーダがメモリセルアレーで予定されたデー
タを読み出されるようにして、Ｙデコーダを通じて読ま
れるデータを感知増幅手段が感知／増幅するようにする
第２段階；及びページアドレスを除外した別のアドレス
が遷移される時ラッチ信号を発生させて２ステージラッ
チ手段が上記感知増幅手段の出力を第１ステージ及び第
２ステージにラッチするようにする第３段階を具備する
ことを特徴とする。
ページモードマスクロムの制御方法において、所定クロ
ックを発生させる第１段階；少なくとも最上位ページア
ドレスが遷移する一クロック前にイネーブル信号を発生
させてＹデコーダがメモリセルアレーで予定されたデー
タを読み出されるようにして、Ｙデコーダを通じて読ま
れるデータを感知増幅手段が感知／増幅するようにする
第２段階；及びページアドレスを除外した別のアドレス
が遷移される時ラッチ信号を発生させて２ステージラッ
チ手段が上記感知増幅手段の出力を第１ステージ及び第
２ステージにラッチするようにする第３段階を具備する
ことを特徴とする。
【００１１】
【発明の実施の形態】以下、添付された図面図１乃至図
７を参照して本発明の一実施例を詳細に説明する。
７を参照して本発明の一実施例を詳細に説明する。
【００１２】先に、本発明の技術的の原理について説明
する。
する。
【００１３】×１６，８ワードページモード動作時必要
なデータは合計１２８個である。しかし、ページモード
マスクロムでは１回に１２８個のデータが同時に処理さ
れることではなくて、１６個のデータずつ順に速く処理
されることが重要である。従って、本発明では感知増幅
器の数を６４個に減らして第１サイクルの間必要なデー
タを読むようにして、第２サイクルの間残りの別の６４
個のデータを読むようにする。この時、各サイクル間読
んだデータを６４個の２ステージラッチ回路の各ステー
ジに貯蔵することにより、実際１２８個の感知増幅器が
動作するような効果を有する。これのための本発明のマ
スクロムが図１に図示されている。
なデータは合計１２８個である。しかし、ページモード
マスクロムでは１回に１２８個のデータが同時に処理さ
れることではなくて、１６個のデータずつ順に速く処理
されることが重要である。従って、本発明では感知増幅
器の数を６４個に減らして第１サイクルの間必要なデー
タを読むようにして、第２サイクルの間残りの別の６４
個のデータを読むようにする。この時、各サイクル間読
んだデータを６４個の２ステージラッチ回路の各ステー
ジに貯蔵することにより、実際１２８個の感知増幅器が
動作するような効果を有する。これのための本発明のマ
スクロムが図１に図示されている。
【００１４】図１は本発明の一実施例によるページモー
ドマスクロムの主要ブロック図で、図面のように本マス
クロムは、基本的にメモリセルアレー（１）、Ｙプレデ
コーダ（２）、Ｙデコーダ（３）、感知増幅部（４）、
２ステージラッチ部（５）、制御信号発生部（６）を具
備する。
ドマスクロムの主要ブロック図で、図面のように本マス
クロムは、基本的にメモリセルアレー（１）、Ｙプレデ
コーダ（２）、Ｙデコーダ（３）、感知増幅部（４）、
２ステージラッチ部（５）、制御信号発生部（６）を具
備する。
【００１５】Ｙプレデコーダ（２）は制御信号発生部
（６）で発生されるイネーブル信号により入力するＹア
ドレスをプレデコーディングして、Ｙデコーダ（３）は
Ｙプレデコーダ（２）の出力によりメモリセルアレー
（１）に貯蔵された予定されたデータを読む。
（６）で発生されるイネーブル信号により入力するＹア
ドレスをプレデコーディングして、Ｙデコーダ（３）は
Ｙプレデコーダ（２）の出力によりメモリセルアレー
（１）に貯蔵された予定されたデータを読む。
【００１６】Ｙデコーダ（３）が読むデータと同一の数
の感知増幅器で構成される感知増幅部（４）も制御信号
発生部（６）から発生されるイネーブル信号によりＹデ
コーダ（３）により読まれたデータを感知／増幅して、
２ステージラッチ部（５）は制御信号発生部（６）から
発生されるラッチ信号により感知増幅部（４）の出力を
順に１番目ステージ及び２番目ステージにラッチする。
の感知増幅器で構成される感知増幅部（４）も制御信号
発生部（６）から発生されるイネーブル信号によりＹデ
コーダ（３）により読まれたデータを感知／増幅して、
２ステージラッチ部（５）は制御信号発生部（６）から
発生されるラッチ信号により感知増幅部（４）の出力を
順に１番目ステージ及び２番目ステージにラッチする。
【００１７】制御信号発生部（６）は最上位ページアド
レスの遷移によりイネーブル信号及びラッチ信号を発生
させることにより、全体ページモード動作時Ｙプレデコ
ーダ（２）、Ｙデコーダ（３）、感知増幅部（４）が２
回にまたがって動作されるようにして、また、このよう
に２回にまたがって読まれるデータを２ステージラッチ
部（５）が順に１番目ステージ及び２番目ステージにラ
ッチするようにする。×１６，８ワードページモード動
作のための制御信号発生部（６）を一例として本発明を
詳細に説明する。
レスの遷移によりイネーブル信号及びラッチ信号を発生
させることにより、全体ページモード動作時Ｙプレデコ
ーダ（２）、Ｙデコーダ（３）、感知増幅部（４）が２
回にまたがって動作されるようにして、また、このよう
に２回にまたがって読まれるデータを２ステージラッチ
部（５）が順に１番目ステージ及び２番目ステージにラ
ッチするようにする。×１６，８ワードページモード動
作のための制御信号発生部（６）を一例として本発明を
詳細に説明する。
【００１８】図２は制御信号発生部（６）の１つの構成
要素のイネーブル信号発生部の一例示回路図で、図３は
イネーブル信号発生部に使用されるクロックを発生させ
るためのクロック発生部の一例示回路図で、図面のよう
に本イネーブル信号発生部は基本にＤフリップフロップ
（１１、１２）、ＡＮＤゲート（１３）、リセット信号
発生部（２０）を具備する。
要素のイネーブル信号発生部の一例示回路図で、図３は
イネーブル信号発生部に使用されるクロックを発生させ
るためのクロック発生部の一例示回路図で、図面のよう
に本イネーブル信号発生部は基本にＤフリップフロップ
（１１、１２）、ＡＮＤゲート（１３）、リセット信号
発生部（２０）を具備する。
【００１９】本発明の説明を簡略化するためにページモ
ードアドレスをＡφ，Ａ１，Ａ２といい、ノーマルモー
ドアドレスをＡ３乃至Ａ１９という。
ードアドレスをＡφ，Ａ１，Ａ２といい、ノーマルモー
ドアドレスをＡ３乃至Ａ１９という。
【００２０】図３のクロック発生部は最下位ページアド
レス（Ａφ，Ａ１）が遷移する時毎にクロックを発生さ
せるように構成される。すなわち、クロック発生部は最
下位ページアドレスを一定時間遅延させる遅延部（４
１）と、遅延部（４１）の出力と最下位ページアドレス
を入力してクロックを出力するＸＯＲゲート（４２）を
具備する。
レス（Ａφ，Ａ１）が遷移する時毎にクロックを発生さ
せるように構成される。すなわち、クロック発生部は最
下位ページアドレスを一定時間遅延させる遅延部（４
１）と、遅延部（４１）の出力と最下位ページアドレス
を入力してクロックを出力するＸＯＲゲート（４２）を
具備する。
【００２１】このようにして発生されるクロックはカウ
ンタ回路に入力される。すなわち、クロック信号はＤフ
リップフロップ（１１）のクロック端（ＣＬ）に入力さ
れて、Ｄフリップフロップ（１１）は自分の反転出力値
（ＱＢ）を入力端（ＤＡＴＡ）にフィードバックさせて
再入力する。
ンタ回路に入力される。すなわち、クロック信号はＤフ
リップフロップ（１１）のクロック端（ＣＬ）に入力さ
れて、Ｄフリップフロップ（１１）は自分の反転出力値
（ＱＢ）を入力端（ＤＡＴＡ）にフィードバックさせて
再入力する。
【００２２】また、Ｄフリップフロップ（１２）は、Ｄ
フリップフロップ（１１）の反転出力値（ＱＢ）をクロ
ック端（ＣＬ）に入力して、自分の反転出力値を入力端
にフィードバックさせて再入力する。
フリップフロップ（１１）の反転出力値（ＱＢ）をクロ
ック端（ＣＬ）に入力して、自分の反転出力値を入力端
にフィードバックさせて再入力する。
【００２３】ＡＮＤゲート（１３）はＤフリップフロッ
プ（１１、１２）各々の出力を入力してイネーブル信号
（se_enl）を出力する。一方、リセット信号発生部（２
０）はＤフリップフロップ（１１、１２）がリセット後
４番目（または８番目）クロックが入力される時リセッ
トされるように構成する。
プ（１１、１２）各々の出力を入力してイネーブル信号
（se_enl）を出力する。一方、リセット信号発生部（２
０）はＤフリップフロップ（１１、１２）がリセット後
４番目（または８番目）クロックが入力される時リセッ
トされるように構成する。
【００２４】従って、Ｄフリップフロップ（１１、１
２）はリセット後３番目（または７番目）クロックが入
力されると全てハイ（high）を出力して、４番目（また
は８番目）クロックが入力される時再びリセットされ
る。
２）はリセット後３番目（または７番目）クロックが入
力されると全てハイ（high）を出力して、４番目（また
は８番目）クロックが入力される時再びリセットされ
る。
【００２５】リセット信号発生部（２０）の構成を説明
する。
する。
【００２６】リセット信号発生部（２０）は図面のよう
に、クロックをゲート信号でＤフリップフロップ（１
１、１２）の反転出力値を各々伝送するトランジスタ
（２１、２２）と；ＮＡＮＤゲート（２３）は上記トラ
ンジスタ（２１、２２）を通じて伝送された値を入力し
て、上記ＮＡＮＤゲート（２３）の出力端にゲート端が
連結されたＰＭＯＳトランジスタ（２５）と；ゲート端
が駆動電圧（Ｖｃｃ）の印加端に連結されて、ソース端
が接地されているし、ドレイン端がＰＭＯＳトランジス
タ（２５）のドレイン端に連結されたＮＭＯＳトランジ
スタ（２６）と；ゲート端がＮＭＯＳトランジスタ（２
６）のドレイン端に連結されて、ドレイン端及びソース
端が接地されたＮＭＯＳトランジスタ（２７）と；ＮＭ
ＯＳトランジスタ（２６）のドレイン値を一定時間遅延
させる遅延部（２８）と；遅延部（２８）の出力をゲー
ト信号でソース端が駆動電圧（Ｖｃｃ）の印加端に連結
されて、ドレイン端がＰＭＯＳトランジスタ（２５）の
ソース端に連結されたＰＭＯＳトランジスタ（２４）
と；ＮＭＯＳトランジスタ（２６）のドレイン値を一定
時間遅延させる遅延部（２９）と；最上位ページアドレ
ス（Ａ２）、またページアドレスを除外したＹアドレス
（Ａ３−Ａ１９）が遷移する時ごとに内部のアドレス遷
移パルス発生器により発生させたパルス及び遅延部（２
９）の出力値を入力してリセット信号を出力するＯＲゲ
ート（３０）を具備する。
に、クロックをゲート信号でＤフリップフロップ（１
１、１２）の反転出力値を各々伝送するトランジスタ
（２１、２２）と；ＮＡＮＤゲート（２３）は上記トラ
ンジスタ（２１、２２）を通じて伝送された値を入力し
て、上記ＮＡＮＤゲート（２３）の出力端にゲート端が
連結されたＰＭＯＳトランジスタ（２５）と；ゲート端
が駆動電圧（Ｖｃｃ）の印加端に連結されて、ソース端
が接地されているし、ドレイン端がＰＭＯＳトランジス
タ（２５）のドレイン端に連結されたＮＭＯＳトランジ
スタ（２６）と；ゲート端がＮＭＯＳトランジスタ（２
６）のドレイン端に連結されて、ドレイン端及びソース
端が接地されたＮＭＯＳトランジスタ（２７）と；ＮＭ
ＯＳトランジスタ（２６）のドレイン値を一定時間遅延
させる遅延部（２８）と；遅延部（２８）の出力をゲー
ト信号でソース端が駆動電圧（Ｖｃｃ）の印加端に連結
されて、ドレイン端がＰＭＯＳトランジスタ（２５）の
ソース端に連結されたＰＭＯＳトランジスタ（２４）
と；ＮＭＯＳトランジスタ（２６）のドレイン値を一定
時間遅延させる遅延部（２９）と；最上位ページアドレ
ス（Ａ２）、またページアドレスを除外したＹアドレス
（Ａ３−Ａ１９）が遷移する時ごとに内部のアドレス遷
移パルス発生器により発生させたパルス及び遅延部（２
９）の出力値を入力してリセット信号を出力するＯＲゲ
ート（３０）を具備する。
【００２７】図２及び図３のようになるイネーブル信号
（se_enl）発生部の主要内部信号の波形図が図４Ａ及び
図４Ｂに図示されており、図面を見ると３番目クロック
でイネーブル信号がハイに遷移して、４番目クロックで
ロー（Ｌｏｗ）に遷移することがわかる。ここで、図４
Ａは最下位ページアドレスが５０nsecの周期の場合での
信号波形図で、図４Ｂは最下位ページアドレスが１２０
nsecの周期の場合での信号波形図を各々示す。
（se_enl）発生部の主要内部信号の波形図が図４Ａ及び
図４Ｂに図示されており、図面を見ると３番目クロック
でイネーブル信号がハイに遷移して、４番目クロックで
ロー（Ｌｏｗ）に遷移することがわかる。ここで、図４
Ａは最下位ページアドレスが５０nsecの周期の場合での
信号波形図で、図４Ｂは最下位ページアドレスが１２０
nsecの周期の場合での信号波形図を各々示す。
【００２８】Ｙプレデコーダの詳細回路図が図５Ａ及び
図５Ｂに図示されており、これを参照してＹプレデコー
ダについて詳細に説明する。
図５Ｂに図示されており、これを参照してＹプレデコー
ダについて詳細に説明する。
【００２９】図５ＡはＹプレデコーダの構成要素のＹａ
プレデコーダの一例示回路図で、図５ＢはＹｂプレデコ
ーダの一例示回路図で、図面でＡ２乃至Ａ６はアドレス
を示す。
プレデコーダの一例示回路図で、図５ＢはＹｂプレデコ
ーダの一例示回路図で、図面でＡ２乃至Ａ６はアドレス
を示す。
【００３０】Ｙａプレデコーダは図５Ａのように、ＡＮ
Ｄゲート（５１）は最上位ページアドレスのＡ２の反転
値（Ａ２ｂ）とイネーブル信号を入力して、ＡＮＤゲー
ト（５２）はＡ３、Ａ４及び上記ＡＮＤゲート（５１）
の出力値を入力して、ＡＮＤゲート（５３）はＡ２、Ａ
３、Ａ４を入力する。
Ｄゲート（５１）は最上位ページアドレスのＡ２の反転
値（Ａ２ｂ）とイネーブル信号を入力して、ＡＮＤゲー
ト（５２）はＡ３、Ａ４及び上記ＡＮＤゲート（５１）
の出力値を入力して、ＡＮＤゲート（５３）はＡ２、Ａ
３、Ａ４を入力する。
【００３１】そして、ＮＭＯＳトランジスタ（５７）は
イネーブル信号をゲート信号にドレイン端が上記ＡＮＤ
ゲート（５３）の出力端に連結されて、ソース端が接地
されて、低域通過フィルタ（５４）は上記ＡＮＤゲート
（５３）の出力値を入力する。 ＯＲゲート（５５）は
上記低域通過フィルタ（５４）の出力値及びＡＮＤゲー
ト（５２）の出力値を入力して、低域通過フィルタ（５
６）は上記ＯＲゲート（５５）の出力値を入力する。
イネーブル信号をゲート信号にドレイン端が上記ＡＮＤ
ゲート（５３）の出力端に連結されて、ソース端が接地
されて、低域通過フィルタ（５４）は上記ＡＮＤゲート
（５３）の出力値を入力する。 ＯＲゲート（５５）は
上記低域通過フィルタ（５４）の出力値及びＡＮＤゲー
ト（５２）の出力値を入力して、低域通過フィルタ（５
６）は上記ＯＲゲート（５５）の出力値を入力する。
【００３２】そして、Ｙｂプレデコーダは図５Ｂのよう
にＮＡＮＤゲート（６１）とＡ５、Ａ６を入力するＮＡ
ＮＤゲート（６１）と遅延部（６２）を具備するが、Ｎ
ＡＮＤゲート（６１）はインバータ４個が直列に連結さ
れており、遅延部（６２）で上記ＮＡＮＤゲート（６
１）の出力値を遅延させる。
にＮＡＮＤゲート（６１）とＡ５、Ａ６を入力するＮＡ
ＮＤゲート（６１）と遅延部（６２）を具備するが、Ｎ
ＡＮＤゲート（６１）はインバータ４個が直列に連結さ
れており、遅延部（６２）で上記ＮＡＮＤゲート（６
１）の出力値を遅延させる。
【００３３】なお、図５ＢのようなＹｂプレデコーダは
従来の技術と同一の構成を有する。図６は図５Ａ及び図
５ＢのようにＹプレデコーダの主要の出力信号のタイミ
ング図で、以下それを詳細に説明する。
従来の技術と同一の構成を有する。図６は図５Ａ及び図
５ＢのようにＹプレデコーダの主要の出力信号のタイミ
ング図で、以下それを詳細に説明する。
【００３４】図７は本発明に適用される２ステージラッ
チ部の一例示回路図で、図面で７１、７２はラッチ回
路、７３はＣスイッチを各々示す。
チ部の一例示回路図で、図面で７１、７２はラッチ回
路、７３はＣスイッチを各々示す。
【００３５】図面のように、ラッチ回路（７１）は感知
増幅部の一出力をラッチして、Ｃスイッチ（７３）はラ
ッチ信号により上記ラッチ回路（７１）にラッチされた
データを伝送する。そして、ラッチ回路（７２）は上記
Ｃスイッチ（７３）を通じて伝送されたデータをラッチ
する。
増幅部の一出力をラッチして、Ｃスイッチ（７３）はラ
ッチ信号により上記ラッチ回路（７１）にラッチされた
データを伝送する。そして、ラッチ回路（７２）は上記
Ｃスイッチ（７３）を通じて伝送されたデータをラッチ
する。
【００３６】上記のようになるページモードマスクロム
に適用される本発明の一例示制御方法を説明する。
に適用される本発明の一例示制御方法を説明する。
【００３７】先に、本発明は最下位ページアドレスが遷
移する時毎にクロックを発生させる。次に、本発明は最
上位ページアドレスが遷移するためのクロックの前にイ
ネーブル信号を発生させてＹプレデコーダ（２）及び感
知増幅部（４）に供給するように制御信号発生部（６）
を制御してＹデコーダ（３）がメモリセルアレー（１）
で予定されたデータを読むようにして、Ｙデコーダ
（３）を通じて読まれるデータを感知増幅部（４）が感
知／増幅するようにする。
移する時毎にクロックを発生させる。次に、本発明は最
上位ページアドレスが遷移するためのクロックの前にイ
ネーブル信号を発生させてＹプレデコーダ（２）及び感
知増幅部（４）に供給するように制御信号発生部（６）
を制御してＹデコーダ（３）がメモリセルアレー（１）
で予定されたデータを読むようにして、Ｙデコーダ
（３）を通じて読まれるデータを感知増幅部（４）が感
知／増幅するようにする。
【００３８】おわりに、最上位ページアドレス（Ａ２）
またノーマルアドレス（Ａ３−Ａ１９）が遷移する時上
記アドレス遷移パルス発生器でラッチ信号を発生させて
２スイッチステージラッチ部（５）に供給するように制
御信号発生部（６）を制御するが、２ステージラッチ部
（５）が感知増幅部（４）の出力を１番目ステージ及び
２番目ステージにラッチするようにする。
またノーマルアドレス（Ａ３−Ａ１９）が遷移する時上
記アドレス遷移パルス発生器でラッチ信号を発生させて
２スイッチステージラッチ部（５）に供給するように制
御信号発生部（６）を制御するが、２ステージラッチ部
（５）が感知増幅部（４）の出力を１番目ステージ及び
２番目ステージにラッチするようにする。
【００３９】上記スイッチ（７３）をターンオンさせる
ラッチ信号はイネーブル信号が生成された後一クロック
周期後ラッチ回路（７１）に印加されてラッチされてい
たデータがラッチ回路（７２）に伝達されるようにす
る。
ラッチ信号はイネーブル信号が生成された後一クロック
周期後ラッチ回路（７１）に印加されてラッチされてい
たデータがラッチ回路（７２）に伝達されるようにす
る。
【００４０】なお、ラッチ信号はページアドレスを除外
した他のアドレスが遷移される時発生されるように制御
してもよいし、またクロックは最上位ページアドレスを
除外したページアドレスがその中の１つでも遷移する時
発生されるように制御してもよい。
した他のアドレスが遷移される時発生されるように制御
してもよいし、またクロックは最上位ページアドレスを
除外したページアドレスがその中の１つでも遷移する時
発生されるように制御してもよい。
【００４１】次に、上記のようになる本発明の動作を添
付した図面を参照して説明する。
付した図面を参照して説明する。
【００４２】以下、６４個の感知増幅器を具備して×１
６，８ワードに動作するページモードマスクロムについ
て説明する。
６，８ワードに動作するページモードマスクロムについ
て説明する。
【００４３】図３でクロックは最下位ページアドレスが
遷移する時毎に発生されて、この時図２の回路を経なが
ら発生されるse_enl信号によりＹプレデコーダ（２）及
び感知増幅部（４）を構成する６４個の感知増幅器が動
作される。Ｙプレデコーダの出力波形は図６で示し、図
面により次のような動作がわかる。
遷移する時毎に発生されて、この時図２の回路を経なが
ら発生されるse_enl信号によりＹプレデコーダ（２）及
び感知増幅部（４）を構成する６４個の感知増幅器が動
作される。Ｙプレデコーダの出力波形は図６で示し、図
面により次のような動作がわかる。
【００４４】すなわち、隣接するｙａ＿０７ドライバが
オン状態の時６４個の感知増幅器が動作されてラッチさ
れて、その以後ページアクセス動作時にはse_enlが発生
してｙａ＿０６ドライバをオンさせる。従って別の６４
個のデータを感知増幅部（４）が持つことになり、２ス
テージラッチ部（５）にその値をラッチするようにな
る。 前述のようにse_enl信号はＡφ、Ａ１アドレスが
遷移される３、７番目位置で発生して、４、８番目位置
でオフされる信号である。すなわち、se_enl信号は×１
６，８ワードの動作をするページモードマスクロムで内
部的に最下位アドレス（Ａφ、Ａ１）の遷移が感知され
る時に発生される。
オン状態の時６４個の感知増幅器が動作されてラッチさ
れて、その以後ページアクセス動作時にはse_enlが発生
してｙａ＿０６ドライバをオンさせる。従って別の６４
個のデータを感知増幅部（４）が持つことになり、２ス
テージラッチ部（５）にその値をラッチするようにな
る。 前述のようにse_enl信号はＡφ、Ａ１アドレスが
遷移される３、７番目位置で発生して、４、８番目位置
でオフされる信号である。すなわち、se_enl信号は×１
６，８ワードの動作をするページモードマスクロムで内
部的に最下位アドレス（Ａφ、Ａ１）の遷移が感知され
る時に発生される。
【００４５】本発明はこれを利用して各々４ワードのデ
ータ値、すなわち先の６４個のデータを読み、次に別の
６４個のデータをラッチするようになる。
ータ値、すなわち先の６４個のデータを読み、次に別の
６４個のデータをラッチするようになる。
【００４６】本発明ではＹａ、Ｙｂプレデコーダを経て
６４個のデータが感知増幅部を通じて出力され、これら
の値を各々ラッチ信号により２ステージラッチ部（５）
にラッチする。ここで、ラッチ信号は実際の最上位ペー
ジアドレスＡ２が遷移される時発生したり、またはペー
ジアドレスを除外したアドレスＡ３乃至Ａ１９が遷移さ
れる時発生したりする。
６４個のデータが感知増幅部を通じて出力され、これら
の値を各々ラッチ信号により２ステージラッチ部（５）
にラッチする。ここで、ラッチ信号は実際の最上位ペー
ジアドレスＡ２が遷移される時発生したり、またはペー
ジアドレスを除外したアドレスＡ３乃至Ａ１９が遷移さ
れる時発生したりする。
【００４７】
【発明の効果】上記のようになる本発明は具備しなけれ
ばならない感知増幅器の数を減少させて、チップの大き
さ及び消費電力を減少させられる特有の効果がある。
ばならない感知増幅器の数を減少させて、チップの大き
さ及び消費電力を減少させられる特有の効果がある。
【図１】本発明によるページモードマスクロムの主要ブ
ロック図
ロック図
【図２】本発明に適用されるイネーブル信号発生部の一
例示回路図
例示回路図
【図３】クロック発生部の一例示回路図
【図４Ａ及び図４Ｂ】図２の主要内部信号のタイミング
図
図
【図５Ａ及び図５Ｂ】本発明に適用されるＹプレデコー
ダの一例示回路図
ダの一例示回路図
【図６】Ｙプレデコーダの主要出力信号のタイミング図
【図７】本発明に適用される２ステージラッチ部の一例
示回路図
示回路図
１ メモリセルアレー ２ Ｙプレデコーダ ３ Ｙデコーダ ４ 感知増幅部 ５ ２ステージラッチ部 ６ 制御信号発生部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−260995（ＪＰ，Ａ) 特開 昭61−117795（ＪＰ，Ａ) 特公 昭64−12040（ＪＰ，Ｂ２)
Claims (17)
- 【請求項１】 所定データを貯蔵するメモリセルアレー
を具備するメモリ素子において、 アドレス遷移により形成されるイネーブル信号の制御を
受けてＹアドレスをプレデコーディングするためのＹプ
レデコーダ； 上記Ｙプレデコーダの出力により上記メモリセルアレー
に貯蔵された予定されたデータを読み出すためのＹデコ
ーダ； 上記イネーブル信号により上記Ｙデコーダにより読まれ
たデータを感知／増幅する感知増幅手段； ２ステージラッチ手段；及び例えばページモードのような複数のデータを連続的に出
力するための動作モード時に、上記Ｙプレデコーダ、及
び感知増幅手段が少なくとも２回以上にまたがって動作
するように制御する上記イネーブル信号と、上記感知増
幅手段の出力を順に上記２ステージラッチ手段の各ステ
ージにラッチさせるためのラッチ信号とを、それぞれア
ドレスの遷移により発生させる 制御信号発生手段を具備
することを特徴とするページモードマスクロム。 - 【請求項２】 上記制御信号発生手段が、 上記イネーブル信号がラッチ信号よりクロックの一周期
前に出力されるように構成されていることを特徴とする
請求項１記載のページモードマスクロム。 - 【請求項３】 上記メモリ素子はページアクセスモード
で動作されていることを特徴とする請求項１記載のペー
ジモードマスクロム。 - 【請求項４】 上記制御信号発生手段が、 最上位ページアドレスが遷移される時上記ラッチ信号を
発生するように構成されていることを特徴とする請求項
３記載のページモードマスクロム。 - 【請求項５】 上記制御信号発生手段が、 ページアドレスを除外した別のアドレスが遷移される時
上記ラッチ信号を発生するように構成されていることを
特徴とする請求項３記載のページモードマスクロム。 - 【請求項６】 上記制御信号発生手段が、 最下位ページアドレスが遷移する時毎にクロックを発生
させるクロック発生部； 上記クロックにより自分の反転出力値を入力端にフィー
ドバックさせて再入力する第１Ｄフリップフロップ； 上記第１Ｄフリップフロップの反転出力値により自分の
反転出力値を入力端にフィードバックさせて再入力する
第２Ｄフリップフロップ；及び 上記第１及び第２Ｄフリップフロップ各々の出力を入力
する第１ＡＮＤゲート；及び 予定されたクロックが入力される時上記第１及び第２Ｄ
フリップフロップをリセットさせるためにリセット信号
を発生させるリセット信号発生部を具備することを特徴
とする請求項２記載のページモードマスクロム。 - 【請求項７】 上記リセット信号発生部が、 上記クロックをゲート信号として上記第１及び第２Ｄフ
リップフロップの反転出力値を各々伝送するトランジス
タ； 上記トランジスタを通じて伝送された値を入力するＮＡ
ＮＤゲート； 上記ＮＡＮＤゲートの出力端にゲート端が連結された第
１ＰＭＯＳトランジスタ； ゲート端が駆動電圧（Ｖｃｃ）の印加端に連結され、ソ
ース端が接地されており、ドレイン端が上記第１ＰＭＯ
Ｓトランジスタのドレイン端に連結された第１ＮＭＯＳ
トランジスタ； ゲート端が上記第１ＮＭＯＳトランジスタのドレイン端
に連結されてドレイン端及びソース端が接地された第２
ＮＭＯＳトランジスタ； 上記第１ＮＭＯＳトランジスタのドレイン値を一定時間
遅延させる第１遅延部； 上記第１遅延部の出力をゲート信号に、ソース端が駆動
電圧（Ｖｃｃ）の印加端に連結されて、ドレイン端が上
記第１ＰＭＯＳトランジスタのソース端が連結された第
２ＰＭＯＳトランジスタ； 上記第１ＮＭＯＳトランジスタのドレイン値を一定時間
遅延させる第２遅延部；及び 最上位ページアドレスまたページアドレスを除外したＹ
アドレス中のいずれかの１つの信号が遷移する時毎に発
生させたパルス及び上記第２遅延部の出力値を入力する
第１ＯＲゲートを具備することを特徴とする請求項６記
載のページモードマスクロム。 - 【請求項８】 上記クロック発生部が、 最下位ページアドレスを一定時間遅延させる第３遅延
部； 上記第３遅延部の出力と上記最下位ページアドレスを入
力するＸＯＲゲートを具備することを特徴とする請求項
６記載のページモードマスクロム。 - 【請求項９】 上記Ｙプレデコーダが、 上記イネーブル信号により動作するＹａプレデコーダを
具備することを特徴とする請求項１記載のページモード
マスクロム。 - 【請求項１０】 上記Ｙａプレデコーダが、 最上位ページアドレスの反転値と上記イネーブル信号を
入力する第２ＡＮＤゲート； 予定されたＹアドレス及び上記第２ＡＮＤゲートの出力
値を入力する第３ＡＮＤゲート； 予定されたＹアドレスを入力する第４ＡＮＤゲート； 上記イネーブル信号をゲート信号としてドレイン端が上
記第４ＡＮＤゲートの出力端に連結されて、ソース端が
接地された第３ＮＭＯＳトランジスタ； 上記第４ＡＮＤゲートの出力値を入力する第１低域通過
フィルタ； 上記第１低域通過フィルタの出力値及び上記第３ＡＮＤ
ゲートの出力値を入力する第２ＯＲゲート；及び 上記第２ＯＲゲートの出力値を入力する第２低域通過フ
ィルタを具備することを特徴とする請求項９記載のペー
ジモードマスクロム。 - 【請求項１１】 上記２ステージラッチ手段は、 上記感知増幅手段の出力をラッチする第１ラッチ回路； 上記アドレスの遷移により上記第１ラッチ回路にラッチ
されたデータを伝送するスイッチ；及び 上記スイッチを通じて伝送されたデータをラッチする第
２ラッチ回路を具備することを特徴とする請求項１記載
のページモードマスクロム。 - 【請求項１２】 ２ステージラッチ回路を利用したペー
ジモードマスクロムの制御方法において、 所定クロックを発生させる第１段階； 少なくとも最上位ページアドレスが遷移する一クロック
の前にイネーブル信号を発生させてＹデコーダがメモリ
セルアレーで予定されたデータを読み出されるように
し、Ｙデコーダを通じて読まれるデータを感知増幅手段
が感知／増幅するようにする第２段階；及び 上記最上位ページアドレスが遷移する時ラッチ信号を発
生させて２ステージラッチ手段が上記感知増幅手段の出
力を第１ステージ及び第２ステージにラッチするように
する第３段階を具備することを特徴とする２ステージラ
ッチ回路を利用したページモードマスクロムの制御方
法。 - 【請求項１３】 上記クロックが、 最下位ページアドレスが遷移する時毎に発生させるよう
にすることを特徴とする請求項１２記載の２ステージラ
ッチ回路を利用したページモードマスクロムの制御方
法。 - 【請求項１４】 上記クロックが、 上記最上位ページアドレスを除外したページアドレスが
いずれかの１つでも遷移するとき発生させるようにする
ことを特徴とする請求項１２記載の２ステージラッチ回
路を利用したページモードマスクロムの制御方法。 - 【請求項１５】 ２ステージラッチ回路を利用したペー
ジモードマスクロムの制御方法において、所定クロック
を発生させる第１段階； 少なくとも最上位ページアドレスが遷移する一クロック
前にイネーブル信号を発生させてＹデコーダがメモリセ
ルアレーで予定されたデータを読み出されるようにし
て、Ｙデコーダを通じて読まれるデータを感知増幅手段
が感知／増幅するようにする第２段階；及び ページアドレスを除外した別のアドレスが遷移される時
ラッチ信号を発生させて２ステージラッチ手段が上記感
知増幅手段の出力を第１ステージ及び第２ステージにラ
ッチするようにする第３段階を具備することを特徴とす
る２ステージラッチ回路を利用したページモードマスク
ロムの制御方法。 - 【請求項１６】 上記クロックが、 最下位ページアドレスが遷移する時毎に発生させるよう
にすることを特徴とする請求項１５記載の２ステージラ
ッチ回路を利用したページモードマスクロムの制御方
法。 - 【請求項１７】 上記クロックが、 上記最上位ページアドレスを除外したページアドレスが
いずれかの１つでも遷移する時発生させるようにするこ
とを特徴とする請求項１５記載の２ステージラッチ回路
を利用したページモードマスクロムの制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950014967A KR100190385B1 (ko) | 1995-06-07 | 1995-06-07 | 2스테이지 래치회로를 이용한 페이지 모드 마스크롬 및 그 제어방법 |
| KR1995-14967 | 1995-06-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129824A JPH09129824A (ja) | 1997-05-16 |
| JP2887108B2 true JP2887108B2 (ja) | 1999-04-26 |
Family
ID=19416613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14612996A Expired - Fee Related JP2887108B2 (ja) | 1995-06-07 | 1996-06-07 | ２ステージラッチ回路を利用したページモードマスクロム及びその制御方法 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP2887108B2 (ja) |
| KR (1) | KR100190385B1 (ja) |
| GB (1) | GB2301917B (ja) |
| TW (1) | TW300998B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644538A (en) * | 1996-03-01 | 1997-07-01 | Micron Technology, Inc. | Circuit and method for controllng the duration of pulses in a control signal from an electronic system |
| KR100247064B1 (ko) * | 1997-04-10 | 2000-03-15 | 윤종용 | 콤팩트디스크-롬 드라이브의 디코딩장치에서 에러정정을 위한 메모리 리드회로 |
| EP0913829A1 (en) * | 1997-10-31 | 1999-05-06 | STMicroelectronics S.r.l. | Memory circuit with improved address signal generator |
| US6065066A (en) * | 1998-06-02 | 2000-05-16 | Adaptec, Inc. | System for data stream packer and unpacker integrated circuit which align data stored in a two level latch |
| US6873707B1 (en) * | 2000-09-28 | 2005-03-29 | Cisco Technology, Inc. | Hardware-based encryption/decryption employing cycle stealing |
| US7006634B1 (en) * | 2000-09-28 | 2006-02-28 | Cisco Technology, Inc. | Hardware-based encryption/decryption employing dual ported key storage |
| KR100431331B1 (ko) * | 2002-08-21 | 2004-05-12 | 삼성전자주식회사 | 반도체 메모리장치의 입출력 센스 앰프 구동방법 및 그구동제어회로 |
| KR100498186B1 (ko) * | 2003-03-11 | 2005-07-01 | 주식회사 엑셀반도체 | 데이터 리드의 오동작을 방지하기 위한페이지액티브회로를 구비한 의사 에스램 |
| CN103177767B (zh) * | 2013-04-08 | 2015-09-23 | 中国兵器工业集团第二一四研究所苏州研发中心 | 一种用于一次编程存储器的简化存储方法 |
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| EP0505653A1 (en) * | 1991-03-29 | 1992-09-30 | International Business Machines Corporation | Combined sense amplifier and latching circuit for high speed ROMs |
| JP2696026B2 (ja) * | 1991-11-21 | 1998-01-14 | 株式会社東芝 | 半導体記憶装置 |
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- 1995-06-07 KR KR1019950014967A patent/KR100190385B1/ko not_active IP Right Cessation
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1996
- 1996-06-06 GB GB9611798A patent/GB2301917B/en not_active Expired - Fee Related
- 1996-06-07 US US08/659,837 patent/US5691943A/en not_active Expired - Fee Related
- 1996-06-07 TW TW085106862A patent/TW300998B/zh active
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| GB9611798D0 (en) | 1996-08-07 |
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| GB2301917A (en) | 1996-12-18 |
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