JPH03220814A - パルス位相差符号化回路 - Google Patents
パルス位相差符号化回路Info
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Abstract
め要約のデータは記録されません。
Description
相差の検出を行う回路であって、特に広範囲にわたる非
常に高い精度の検出を可能にするところのパルス位相差
符号化回路に関する。そして、このパルス位相差符号化
回路は、例えば2つのパルスの位相差の正確な測定から
圧力等の物理量の正確な測定を行う測定回路や、レーザ
ー光線の反射波から対象物までの距離を測定する回路等
に使用できるものである。
い場合に、パルスの位相差を複数ビットのデジタル信号
に符号化することにより、二つのパルスPAとPAの位
相の正負両方向のずれ(位相差)を検出できる。この方
式によると、デジタル信号のビット数を増やすことによ
り、位相のズレの検出範囲を検出精度を低下させずに拡
大することが可能である。
てしまう。また、回路規模を変えずに検出範囲を拡大し
ようとすると、検出精度か低下してじまう。
PAの位相が変化するとした場合、その位相差を検出す
ることにより、物理量の変化をキャフチするセンサーを
考えることができる。このようなセンサーでは、大きな
位相変化をもたらすセンシング素子を用いた場合や、セ
ンシング素子の特性のバラツキ等により大きな位相差が
生した場合等に対応するために、検出精度を低下するこ
となく検出範囲を拡大する必要がある。この際、システ
ムの小型化、低コスト化を図るためにも、検出回路規模
の拡大を招いてはならない。
パルス位相差符号化回路において、回路規模の拡大と検
出精度との低下なしに、検出範囲を拡大することを目的
とする。
遅延回路をリング状に連結し、任意のタイミングで入力
される1つのパルスPAを前記リング状の信号遅延回路
内にて周回させ、このパルスPAが通過した個々の信号
遅延回路の遅延時間だけ順々に遅れた複数の遅延パルス
を操り返し発生するリング遅延パルス発生回路(1)、
前記リング遅延パルス発生回路(1)を前記パルスPa
が周回する周回回数をカウントするカウンター(2,2
1,22)、 前記リング遅延パルス発生回路(1)の前記遅延パルス
が入力される複数の入力ラインと、前記遅延パルスに対
応する複数の出力ラインを持ったものであって、 前記パルスP^に対して任意の位相差を持つ別のパルス
PAの入カタイ旦ングに対し、特定の時間的関係にある
前記リング遅延パルス発生回路(1)からの前記遅延パ
ルスの1つを選択し、この選択された1つの遅延パルス
である選択遅延パルスに対応する、前記出力ラインの中
の一本の出力ラインの電圧を前記選択遅延パルスに応じ
て変えるパルスセレクター(3)、および 前記パルスセレクター(3)の前記出力ラインからの出
力を入力とし、前記パルスセレクター(3)で選グ出さ
れた前記選択遅延パルスに対応する前記一本の出力ライ
ンからの入力信号に対応する二進数デジタル信号を出力
するエンコーダー(4)を備え、 前記パルスPA入力時の前記パルスPAの前記リング遅
延パルス発生回路の前記周回回数で上位ビットを表わし
、かつ前記エンコーダー(4)の前記二進数デジタル信
号の出力で下位ビットを表わし、前記両パルスPAとP
Aの位相差を表わす前記上位ビットと前記下位ビットと
から成る複数ビットのデジタル信号を得るようにしたも
のである。
が周回するようにしているので、信号遅延回路の総数が
少なくても、つまり回路規模が比較的少なくても、その
周回回数をカウンター(2)でカウントし、この周回回
数に応じて位相差を表わすデジタル信号の上位ビットを
形成できるので、結果として分解能の高いデジタル信号
が得られる。
より、二つのパルスの位相差を二進数デジタル信号とし
て表現できる。この二進数デジタル信号の時間分解能は
、リング遅延パルス発生回路の遅延パルス−段あたりの
遅延時間によって決まり、それを短くすることにより、
非常に高い分解能で位相差を検出できる(例えばインバ
ーター−段の場合、数(nsec)以下となる)。
化の広範囲化とは相反するものであり、例えば分解能を
二倍にすれば符号化可能範囲は半分になってしまう、し
かし、本発明のパルス位相差符号化回路は、カウンター
出力により上位ビットの符号化を行っているため、カウ
ンター出力のヒント数を増やすことにより、回路の大面
積化を招くことなく符号化可能範囲を拡大できる。
る。この第1図;よ、主に多数の信号遅延回路(以下ゲ
ートデイレイともいう)を持ったリング遅延パルス発生
回路l、カウンター2、パルスセレクター3、エンコー
ダー4の各ブロックから戒っており、端子6に入力パル
スの1つPaが与えあれる。リング遅延パルス発生回路
lの途中から、そのパルスPAが通過したゲートデイレ
イの段数によって遅延時間が決まるところの複数の遅延
パルスが出力され、パルスセレクター3に入力される。
て別のパルスP1が入力される。
る段のリング遅延パルス回路lからの入力だけをパルス
セレクター3が選択し、この選択された入力に対応する
信号をエンコーダー4に入力する。すると、そのエンコ
ーダー入力に対応する二進数デジタル信号がエンコーダ
ー4から出力される。また、リング遅延パルス発生回路
lのゲートデイレイの最終端5がOR回路1aに戻るよ
うに接続され、その結果、ゲートデイレイがリング状に
つながっているため、全デー1フイレイ分の遅延時間を
伴って、操り返しパルスP^がリング遅延パルス発生回
路1の左端に現れる。そして、最終端5の出力をカウン
ター2のクロック端子に入力し、更に分周すれば、ゲー
トデイレイを何周したかをカウンター2の出力として知
ることができる。つまり、カウンター2の出力lOは、
エンコーダー4の出力9の上位ビットとなる。よって、
エンコーダー4の出力9からカウンター2の出力10へ
の二進数の桁上げを連続的に行うためには、エンコーダ
ー4の出力9を2″本にする必要がある。また、この回
路においては、リング遅延パルス発生回路1のリセット
は、NAND入カフを0にすることにより行う。
ター3との機能は、既に特許願済の°“パルス位相差検
出回路及びこの検出回路を備える物理量検出装置′”
(特願平1−264319号)の遅延パルス発生回路と
同期パルス検出回路にそれぞれ対応する。
路1では、ゲートデイレイのR終段5を帰還させ、ゲー
トデイレイを何度も使用しているため、回路規模の著し
い増大を招くことなく検出範囲の拡大を実現している。
さらに検出回路を拡大することができる。また、この回
路の検出精度はゲートデイレイ1段の遅延時間だけで決
定されるため、検出範囲の拡大によっても検出精度の低
下を招くことはない。
手段を備えたものである。
列回路の一端に第1のパルスを入力し、該第1のパルス
が夫々の前記遅延素子8通過していく過程で複数の遅延
パルスを発生させる手段、第1のパルスよりも時間的に
遅れて発生した第2のパルスの到来した時期に前記遅延
パルスのうち最も新しく発生した遅延パルスを遺沢し、
この選択された遅延パルスが選択されなかった池の遅延
パルスジこ対しで、どのような位置に存在するのかを表
わす位置信号を発生する手段、 前記位置信号を受けて前記第1のパルスの入力時から前
記第2のパルスの到来時までの時間を表わ丁デジタル信
号を出力する出力手段、前記直列回路の前記一端と他端
とを接続:、前記一端から入力された前記第1のパルス
に基づくパルス信号が前記一端か与前記他端に向けて前
記遅延素子内を一巡した後に、再び前記一端から前記他
端に向けて前記パルス信号を周回させる手段、前記周回
させる手段によって、操り返し前記直列回路を周回する
回数を計測し、この計測された周回回数に応じて前記出
力手段から出力させるデの間の位参目差に対応させる手
段を備えたパルス位相差符号化回路である。
fil 、E示す。この回路は、パルスPAとそれに続
いて入力されるパルスPAの立ち上がり時刻の差を二進
数デジタル信号に符号化5て出力する回路である。第3
図にこの回路で使用する信号のタイミングチャートを示
す。以下、これらの第2図及ブ第3図二こ基づいて説明
する。第2図の1はリング遅延パルス発生回路で、パル
スPAの入力に続いて、そのパルスPAが通過したイン
バーター(インバーターの1つを符号101で代表して
示す)の個数分の遅延時間を伴って遅延パルスP00〜
P31が操り返し出力される。遅延パルス−設計の遅延
時間がパルス位相差検出の分解能となり、遅延パルス−
設計の遅延時間を短くすることにより、パルス位相差検
出の分解能を向上させることができる。この実施例では
検出の分解能を上するため、遅延パルス−段の遅延時間
をインバーター101の一個の遅延時間て設定している
。
31は、それぞれ前段(Pol4こ対して1よPOOが
前段)の遅延パルスに対して反転して、なおかつ・イン
バーター−個の遅延時間を伴ったものとなる。ただし、
本実施例においてはリング遅延パルス発生回路1周のイ
ンバーター個数は奇数個であるから、第2図のP31か
らPOOの間の遅延パルスの一区間のみはインバーター
1011とナンド102によってインバーター2段分に
相当する遅延時間となる。最初にパルスPAの立ち上が
りが入力されると、POOにNAND I O2−個と
インバーター101−個の遅延時間を伴ってPolにパ
ルスの立ち下がりが出力される。その後、PO2,PO
3・・・・・・と立ち上がりと立ち下がりとが交互に遅
延して出力される。遅延パルスの出力がP31まで達す
ると、続いて二回目の遅延パルスPOO〜P31の出力
が始まる。このリング遅延パルス発生回路1の一周中に
は、奇数個のインバーターが存在するため、次の回の遅
延パルスP00〜P31の出力には、遅延パルス回路−
周分の遅延時間を伴って、前回の反転パルスが出力され
る。例え二I、第3図においてPOOは時刻t。
L4にぢいて二回目の出力として立ち下がりを出力する
。このようにリング遅延パルス回路1の周回ごとに、遅
延パルスPOO〜P315こは各々立ち上がりと立ち下
がりが交互に出力される。
パルス発生回路lから出力された遅延パルスPOO〜P
31か、それぞれDタイブフリンプフロンプ(そのうち
の1つを符号301で代表して示す)(Dff)のデー
タとして入力されている。そして、パルスP8をそれら
のDffのクロメノとして用いている。これらのDタイ
プフリップフロノブは、POO〜P31のうちパルスP
sが立ち上がったときパルスPAが達している遅延パル
スを選び出し、それに対応する一つの出力をパルスセレ
クター出力EROO〜ER31の中から選び出す機能を
持つ。例えば、第3図において時刻L2のタイミングで
パルスP8が立ち上がったとすると、パルスPAが到達
している遅延パルスを選C゛出し、遅延パルスPQ2と
PO2に対応するDタイプフリップフロノブの出力だけ
が同時に0になる。すると、POIとPO2に対応する
信号をEXOR(排他的OR回路のことであり、その1
つを符号302で代表して示す)の入力として持つパル
スセレクター3の出力であるところのERO2だけがO
を出力する。なお、第2図の実施例では、リング遅延パ
ルス発生回路1からの出力P00〜P31が偶数本であ
るため、インバーター105を挿入している。もし、そ
のインバーターがなければパルスPAがP31に達した
時以外にもEROO出力が0になってしまう。
本の出力EROO〜ER31を入力としている。そして
、32本の出力EROO〜ER31のうち、ある出力だ
けがOになると、それに対応する5桁の二進数デジタル
信号ECI〜5を出力する。例えば、第3図において時
刻t3のタイミングでパルスpHが立ち上がったとする
と、リング遅延パルス発生回路の出力POO〜P31の
うち、遅延パルスP17とP 1’ 8とに対応するD
り・fプフリノブフロノプの出力が共にOとなり、パル
スセレクター出力EROO〜ER31のうちP1?、’
P18に対応する信号をEXOR入力として持つER1
8のみが0になる。出力ER1,8:よE RO’ O
を0番とすると18番目のパルスセレクター出力で、エ
ンコーダー4からは18番に対応する5桁の二進数デジ
タル信号10010が出力される。このように゛Jソン
グ延パルス発生回路1、パルスセレクター3、エンコー
ダー4によって、パルスpHが入力された時刻にリング
遅延パルス発生回路中のパルスPAが達している位置を
、5桁の二進数デジタル信号co o o o o〜1
1111)として表わすことができる。
PAが周回した回数をカウントして二進数デジタル信号
として出力するカウンターである。
ルス発生回路1の遅延パルスP15の出力点103に接
続されており、カウンター22のクロシフ入力221は
遅延パルスP31の出力点104に接続している。そし
て、前記両出力点103.104をパルスPAが通過す
る回数を前記両カウンター21,22がカウントする。
ルスの立ち上がりと立ち下がりとが交互に現れ、またカ
ウンター21と22とはパルス立ち上がりをカウントす
るカウンターである。そのため、カウンター21及び2
2のパルス立ち上がり発生回路23.24によって、パ
ルス立ち下がり信号をパルス立ち上がり信号に変換して
いる。それによって、出力点103,104をパルスP
Aがパルスの立ち上がりとして通過しても、立ち下がり
として通過しても、その周回回数をカウンター2122
でカウントすることができる。25及び26はカウンタ
ー21.22の出力C11〜14およびC21〜24を
、パルスPAの入力と同時に取り込んで出力するカウン
タ一周Dタイプフリ、プフロンプである。27はマルチ
プレクサ−で、エンコーダー4の出力のMSB (最上
位ビット)のEC5が0のときはカウンター21側から
の出力DIl〜D14を出力し、EC5が1のときはカ
ウンター22側かあの出力D21〜D24を出力する。
PAがPOO−PI3のいずれかの出力まで達している
ときにパルスPAが入力されると、それに対応するER
OO〜ER15までの、ある1つのパルスセレクター3
の出力だけが0になる。すると、エンコーダー4の出力
は15以下、つまり二進数デジタル出力では01111
以下となり、エンコーダー4の出力MSBのEC5は0
となる。そして、リング遅延パルス発生回路lの出力点
103からの信号によって、パルスPAの周回回数をカ
ウントしているカウンター21の出力がマルチプレクサ
−27の出力COI〜4に出力される。同様に、リング
遅延パルス発生回路1において、パルスPAがP16〜
P31のいずれかまで達しているときにパルスPAが入
力されると、エンコーダー4の出力のMSB (最上位
ビット)であるEC5は1となり、リング遅延パルス発
生回路1の出力点104の信号によって、パルスPAの
周回回数をカウントしているカウンター22の出力がマ
ルチプレクサ−27の出力COI〜4に出力される。
の周回回数を既にカウントし終わっているので、正確に
カウンターの出力を把握することができる。例えば第3
図において、パルスPAが時刻L3で立ち上がった場合
には、第2図のマルチプレクサ−27は「PAがPI3
を通過した後において、既にカウントを開始しているカ
ウンター216Jの出力CIl〜14を出力せずに、ま
だカウントを行なっていないカウンター22の出力C2
1〜24を出力する。また、PAが時刻t。
パルス発生回路lの次の周回に入っており、マルチプレ
クサ−27は周回回数を既にカウントし終わっているカ
ウンター21の出力C11〜14を出力する。
プ(F/F)で、エンコーダー4の出力ECI〜5を1
〜5ビツト目のデータとして入力じており、かつマルチ
プレクサ−27かあの出力COl〜4を6〜9ビツト目
のデータとして入力している。そして、二つの入力を合
わせて9ビットの゛′パルス位相差符号化回路′°の二
進数デジタル信号DO〜D8を、クロック信号DCKの
入力に応じて出力する。以上の方法でリング遅延パルス
発生回路1の遅延パルス0〜31段分のrパルスPAと
PAの位相差、を5ビットデジタル信号のエンコーダー
出力として表わしている。そして、このエンコーダー出
力の上側4ビツトをリング遅延パルス発生回路1内をP
Aが周回した回数をカウントしたカウンターの出力とし
て表わすことができる。
終段の出力用Dタイプフリップフロップ11のクロック
入力である。パルスPIlの入力後にξ出力用Dタイプ
フリップフロップ11への入力データが安定するため十
分時間をとって前述のクロ、り入力DCKを出力用Dタ
イプフリップフロップ11に入力する必要がある。また
、第2図上端のROCRは、カウンター23.24のり
セントパルスであり、パルスPAによってカウンター出
力をラッチした後、次のパルスPAが入力される前に、
カウンター出力をすべてOにリセットするためのもので
ある。
は、リング遅延パルス発生回路1からの出力とカウンタ
ー出力とを連続的に結合するために、リング遅延パルス
発生回路lからの出力の本数を2+1本にしなければな
らない。しかし、リング遅延パルス発生回路1からの遅
延パルス出力を二回目以後も順番に変化させていくため
には、リング遅延パルス発生回路1の一周を構成するイ
ンバータ101の個数は奇数段でなければならない。
ある遅延パルス間の遅延時間をインバーター段によって
設定しなけれ:よならない。よって、第2図においては
、遅延パルスP31〜POO間はインバーター2段の遅
延時間となっている。インバーターの動作速度に十分余
裕がある場合には、インバーターが二段ある遅延パルス
間の遅延時間とその他のインバーター段の遅延時間とが
同しになるように、各インバーターの動作速度を設定し
、検出精度の低下を防く二とも可能である。しかし、こ
の方法により、検出精度の低下を招くことなく実現でき
る検出の分解能は、インバーター二段の遅延時間によっ
て決まってしまう。
となく、検出回路の分解能をインバーターが一段の遅延
時間に設定できる回路の一例を示す。
進数デジタル信号として表わすパルス位相差符号化回路
の実施例の一つである。この回路は、第2図の第1実施
例と同しように、リング遅延パルス発生回路、パルスセ
レクター、およびエンコーダーの出力で下位5ヒ゛ノド
を表わし、カウンターからの出力で上位4ビツトを表わ
す。
パルスセレクター、4はエンコーダー2はカウンター、
256はカウンター出力を読み込むカウンタmmりタイ
プフ′ノツプフロップ、11はエンコーダー4の出力E
CI〜5とカウンター側の出力C1〜4とを合わせて読
み込む出力用Dタイプフリップフロップである。パルス
Pa。
同しものである。
、リング遅延パルス発生回路1の出力P00〜P30が
31本しかないことである。遅延パルスPOO〜P30
−段の遅延時間をインバーター−個で設定する場合、出
力の本数が奇数であるためリング状に連結するインバー
ターは奇数個となり、ある遅延パルス間の遅延時間をイ
ンバーター二個で設定する必要がない。よって、位相差
の検出精度を低下することなく、検出の分解能をインバ
ーター−個の遅延時間に設定することができる。ただし
、リング遅延パルス発生回路1の出力本数が2n1本に
なっていないので、リング遅延パルス発生回路lからの
出力とカウンター2からの出力とを連続的に結合してデ
ジタル信号とするための演算が必要である。
第2図のリング遅延パルス発生回路lから゛の出力に基
づくエンコーダー出力ECI〜5は、出力用Dタイプフ
リップフロップ11の出力り。
OI〜4はD5〜8に相当する。つまり、リング遅延パ
ルス発生回路lからの出力EC1〜5を十進数でn(O
から31までの正の整数)と表わし、カウンターからの
出力Cot〜4を十進数でN(Oから15までの正の整
数)と表わすとすれば、出力用Dタイプフリップフロッ
プ11の出力Do〜8は、十進数でn+32Nとなる。
延パルス発生回路1の出力はPOO−P2Oの31本し
かなく、それを十進数で表わすと0〜30までの正の整
数(nに相当する)になり、出力用Dタイプフリップフ
ロップ11の出力は、カウンター2側からの出力Nと合
わせて十進数でn+31Nにならなければならない。と
ころが、単に出力用Dタイプフリップフロップ11によ
ってECI〜5を下位5ビツト、C1〜4を上位4ビツ
トとして読み込むだけでは、第4図のDO〜8は十進数
でn+32Nとなってしまう。そこで、減算器12によ
って、出力用Dタイプフリップフロップ11の出力DO
〜8からNを減算することにより(n+32N−N)
、正しい出力n+31Nを得ることができる。
なく分解能を向上させることができる。
レクターと同し方式のパルスセレクターを用いる場合、
リング遅延パルス発生回路からの出力POO〜P30は
奇数本であるため、第2図の105のようCインバータ
ーは挿入しなくとも、パルスPAがP2Oに達した時以
外にEROOが0を出力することはない。
遅延パルス−段当たりの遅延時間をインバーターの−・
段て設定すれ二i、インバーターの動作速度を上′、′
fることにより、位相差検出の分解能を向上させること
ができる。例え二よ゛、現在−船釣に用いられているン
リコン′CMOSインバー、7−の代りシこ、高速で作
動する化合物半導体のトランジスタで作製したインバー
ターによりリング遅延パルス発生回路を構成すれ;よ゛
、さらに位相差検出の分解能を向上させることかできる
。また、リング遅延パルス発生回路以外の回路の動作ス
ピードは検出分解能↓こは関係しないため、ウェハーイ
ンテグレーノヨン、選択エピタキシャル成長などの古注
により、シリコンICチップ上のリング遅延パルス発生
回路だけ動作速度の速いデバイスで作製するとにより、
コストダウンも図れる。
符号化回路を実現丁れば、次のような装置ないしシステ
ムにも応用できる。第1の応用例として述べるものは、
レーザー光線を発射して、ある対象物からの反射波を検
知し、発射のタイミングのパルスと反射波を検知したタ
イミングのパルスの位相差を検出して、その対象物との
距離を測定するようなシステムである。このようなンス
テニニこ、上述のごとき高分解能のパルス位相差検出回
路を用いると、非常に高い分解能て距離を測定てきる。
たとすると、15CCm:の分解能て距離を検出できる
。
用した第2の応用例について述べる。
抗変化検出回路の回路ブロック図を示す。
例えばこの抵抗素子に磁気抵抗素子(MRE)を用いれ
ば、この回路を磁気を検出するセンサ回路として用いる
ことができるし、また、この抵抗素子二こ歪テ゛−ジ抵
抗線を用いれシI、この回路を圧力を検出するセンサー
回路とじて用いることができる。その池にも、この回路
はある物理量の変化によって抵抗変化を生じる、種々の
抵抗素子を用いたセンサー回路として用いることかでき
る。
の差の変化を検出するもので、ある物理量の変化二こよ
って2つの抵抗素子の抵抗値の差が発生すれ↓よ、その
物理量変化を検出することができる。
とき最大の感度が得られる。
2’:’2の抵抗変化に応じて発振周波数が変化するも
のである。この発振器203,204は、さらに波形整
形回路を有しており、かつ抵抗素子201.202の抵
抗値によって決定される発振周波数に等しい周波数のパ
ルス信号CKB、CKAを第6図に示すように出力する
。205及び206は公知のカウンターであり、発振器
203゜204から出力されるパルス信号CKB、CK
Aを計数5、第5図及グ第6図に示すようにカウント信
号C0B−C3B、C0A−C3Aを出力する。207
.208はデコーダであり、デコーダ207はカウンタ
ー205の計数値が所定値(本実施例において8より)
に達したとき、第6図に示すように各々のカウンター2
05.206に対してリセット信号R3TB、R3TA
を出力し、かつカウンター205.206による次回の
計数の開始の同期を取るために、発振器204に対して
同期信号5YNCを出力する。さらにデコーダ207は
、カウンター205の計数値が9になったときに、分周
パルス信号PBを第6図のように出力する。また、デコ
ーダ208もデコーダ207と同様に、カウンター20
6の計数値が9に達した時、分周パルス信号PAを出力
する。すなわち、カウンター205,206によって同
数のパルス信号CKB、CKA (第6図では9つ)が
計数されたときに、デコーダ207,208から分周パ
ルス信号Ps、PAを出力するように構成しているため
、この分周パルス信号Pg、Paの立上り時刻の差は個
々のパルス信号の位相差を累積した時間に相当するもの
となる。これにより、ある物理量変化に対する検出感度
が向上し、僅かな物理量変化による発振周波数の変化を
も検出することか可能となる。
回路で、パルス信号PAとrpAからある時間遅れて入
力されるPA」との間の位相差を1桁(iは正整数)の
二進数であるD0〜D、−1に符号化して出力する機能
を持つ。
9から出力された前回の二進デジタルデータと、今回出
力された二進デジタルデータとの差を演算するとともに
、この差の極大値及び極小値において、lと0が反転す
るパルス信号PBLを出力する。
符号化回路209から出力された2進デジタルデ一タ信
号D0〜D、−3の前回分であるD−30〜D−+t
1を記憶しておく記憶回路41を有している。そして
、この記憶回路41に記憶された前回の2進デジタルデ
一タ信号D−10〜D−+i 1と今回符号化回路2
09から出力された2進デジタルデ一タ信号DO〜D、
−1との差を演算するデジタル減算H42を有している
。さらに、このデジタル減算器42における演算結果か
正か負かを示す符゛号ビット信号が入力され、そのデー
タをパルス信号PButとして出力するフリップフロッ
プ43を有している。従って、このパルス信号P ou
tは、2つの分周パルス信号PA、PAの位相差を示す
2進デジタルデ一タ信号D0〜Di−1が増加から減少
及び減少から増加へと転しるときに、1と0が反転する
信号となる。以上のような、ある物理量変化により生し
る一対の抵抗素子の抵抗値の差の変化を検出する回路で
は、同し温度係数を有する抵抗素子を用いることにより
、特別な温度補正回路は必要ない。さらに、抵抗変化を
周波数変化に変換した後の回路は全てデジタル回路であ
るため、高温での動作に非常に有利であると言える。
の抵抗差による2つのパルスの位相差を二進デジタルデ
ータ信号5こ符号化し、サンプリングごと;こその値を
比較して、パルス間位相差の変化を検出する方式である
から、一対の抵抗素子の抵抗値のバラツキ等により、2
つのパルスの位相差変化の中心値がばらついても正確な
検出が可能である。よって、2つの抵抗素子の抵抗値の
精密な合わせ込み二よ不要である。なお、第5図に示し
た応用別は抵抗素子による検出回路の一例であったが、
ある物理量変化により、静電容量が変化する素子を検出
素子として用いれば、公知のRC発振器により容易に静
電容量変化を周波数変化に変換でき、本発明回路の実施
例が応用できる。
2図は本発明回路の第1実施例を示す電気回路図、第3
図は第2図図示回路の各部波形図、第4図は本発明回路
の第2実施例を示すブロック回路図、第5図は上記各実
施例を使用した抵抗値にて表わされた物理量を測定する
回路のブロック回路図、第6図は第5図図示回路の各部
波形図、第7図は第5図中の比較回路の詳細回路図であ
る。 1・・・リング遅延パルス発生回路、101・・・信号
遅延回路をなすインバータ、2,21.22・・・カウ
ンター 3・・・パルスセレクター、4・・・エンコー
ダー 201,202・・・抵抗素子、203,204
・・・発振器、205,206・・・カウンター、20
7.208・・・デコー9’−,209・・・パルス位
相差符号化回路、210・・・比較回路、 P oo
” P 3r・・・遅延パルス、ER,。〜E R3+
’・・出力ラインを通る信号、25,26.11・・
・Dタイプフリノプフロンプ、27・・・マルチプレク
サ−
Claims (3)
- (1)多数の信号遅延回路をリング状に連結し、任意の
タイミングで入力される1つのパルスP_Aを前記リン
グ状の信号遅延回路内にて周回させ、このパルスP_A
が通過した個々の信号遅延回路の遅延時間だけ順々に遅
れた複数の遅延パルスを操り返し発生するリング遅延パ
ルス発生回路(1)、前記リング遅延パルス発生回路(
1)を前記パルスP_Aが周回する周回回数をカウント
するカウンター(2、21、22)、 前記リング遅延パルス発生回路(1)の前記遅延パルス
が入力される複数の入力ラインと、前記遅延パルスに対
応する複数の出力ラインを持ったものであって、 前記パルスP_Aに対して任意の位相差を持つ別のパル
スP_Bの入力タイミングに対し、特定の時間的関係に
ある前記リング遅延パルス発生回路(1)からの前記遅
延パルスの1つを選択し、この選択された1つの遅延パ
ルスである選択遅延パルスに対応する、前記出力ライン
の中の一本の出力ラインの電圧を前記選択遅延パルスに
応じて変えるパルスセレクター(3)、および 前記パルスセレクター(3)の前記出力ラインからの出
力を入力とし、前記パルスセレクター(3)で選び出さ
れた前記選択遅延パルスに対応する前記一本の出力ライ
ンからの入力信号に対応する二進数デジタル信号を出力
するエンコーダー(4)を備え、 前記パルスP_B入力時の前記パルスP_Aの前記リン
グ遅延パルス発生回路の前記周回回数で上位ビットを表
わし、かつ前記エンコーダー(4)の前記二進数デジタ
ル信号の出力で下位ビットを表わし、前記両パルスP_
AとP_Bの位相差を表わす前記上位ビットと前記下位
ビットとから成る複数ビットのデジタル信号を得ること
を特徴とするパルス位相差符号化回路。 - (2)前記カウンターを複数個設け、前記リング遅延パ
ルス発生回路の複数の場所において、前記パルスP_A
の周回回数をカウントし、前記パルスP_B入力時のパ
ルスP_Aの周回位置によって、前記カウンター出力が
安定している前記カウンターのいずれか1つを選択し、
この選択されたカウンターの出力によって前記エンコー
ダー出力を得ることを特徴とする請求項1記載のパルス
位相差符号化回路。 - (3)前記エンコーダー出力が2^n本(nは正の整数
)以外であり、前記カウンター出力を上位ビットとして
表わし、かつ前記エンコーダー出力を下位ビットとして
表わしたデジタル信号に所定の演算処理を加えることに
より、連続の二進数デジタル信号を回路の出力とするこ
とを特徴とする請求項1記載のパルス位相差符号化回路
。
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