JP3123931B2 - 時間測定システム及びその時間測定方法 - Google Patents
時間測定システム及びその時間測定方法Info
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- JP3123931B2 JP3123931B2 JP08228932A JP22893296A JP3123931B2 JP 3123931 B2 JP3123931 B2 JP 3123931B2 JP 08228932 A JP08228932 A JP 08228932A JP 22893296 A JP22893296 A JP 22893296A JP 3123931 B2 JP3123931 B2 JP 3123931B2
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-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/04—Apparatus for measuring unknown time intervals by electric means by counting pulses or half-cycles of an ac
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Unknown Time Intervals (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、時間測定システム
およびそれを用いた時間測定方法に関し、特に論理回路
を用い、そのシステムクロックを利用して測定対象の信
号の時間間隔を測定する時間測定システムおよびその測
定方法に関するものである。
およびそれを用いた時間測定方法に関し、特に論理回路
を用い、そのシステムクロックを利用して測定対象の信
号の時間間隔を測定する時間測定システムおよびその測
定方法に関するものである。
【０００２】
【従来の技術】従来のこの種の時間測定システムは図８
に示されるような回路構成をしており、高周波パルス発
生回路５０とこの高周波パルス発生回路から得られる遅
延時間を順次異ならしめたｎ個（例えば“１０”）のパ
ルスを計測するｍビットカウンタ５１，出力補正回路を
備えた２ビットカウンタ５２，１ビットカウンタ５３を
有する高速カウンタ部４７とセレクタ５４，ｍビットの
フリップフロップ（ＤＦＦ）５５，加算回路（ＡＤＤ）
５６，フリップフロップ（ＤＦＦ）５７および５８を有
する加算部４８とレジスタ５９とＭＰＵ６０を有する制
御部４９とを備えている。高周波パルス発生回路５０は
システムクロックよりも短い時間を計測できるように図
９のように構成され、遅延時間をそれぞれ異なるｎ個の
出力を得る遅延バッファ６３を有し、その出力をシフト
レジスタ６４に与え、制御回路６５を介してｍビットカ
ウンタ５１等に与えるようにしている。
に示されるような回路構成をしており、高周波パルス発
生回路５０とこの高周波パルス発生回路から得られる遅
延時間を順次異ならしめたｎ個（例えば“１０”）のパ
ルスを計測するｍビットカウンタ５１，出力補正回路を
備えた２ビットカウンタ５２，１ビットカウンタ５３を
有する高速カウンタ部４７とセレクタ５４，ｍビットの
フリップフロップ（ＤＦＦ）５５，加算回路（ＡＤＤ）
５６，フリップフロップ（ＤＦＦ）５７および５８を有
する加算部４８とレジスタ５９とＭＰＵ６０を有する制
御部４９とを備えている。高周波パルス発生回路５０は
システムクロックよりも短い時間を計測できるように図
９のように構成され、遅延時間をそれぞれ異なるｎ個の
出力を得る遅延バッファ６３を有し、その出力をシフト
レジスタ６４に与え、制御回路６５を介してｍビットカ
ウンタ５１等に与えるようにしている。
【０００３】しかしながら、かかる構成ではカウンタ値
が少なくとも±１ズレる欠点を持っている。その理由は
ｍビットカウンタ５１内のフリップフロップの入力タイ
ミングでレーシング（入力間競合）が生じた場合、出力
は不定状態となり、ある一定時間後にレベルがＨｉｇ
ｈ，Ｌｏｗどちらかに安定することにより、カウント値
の±１のズレを生じてしまう。
が少なくとも±１ズレる欠点を持っている。その理由は
ｍビットカウンタ５１内のフリップフロップの入力タイ
ミングでレーシング（入力間競合）が生じた場合、出力
は不定状態となり、ある一定時間後にレベルがＨｉｇ
ｈ，Ｌｏｗどちらかに安定することにより、カウント値
の±１のズレを生じてしまう。
【０００４】この欠点を解決するために、カウント値の
ズレを補正した総数で平均処理を行う。その手段とし
て、図８に示した高周波パルス発生回路５０の遅延バッ
ファの段数が異なる信号ｎ個に対し、ｍビットカウンタ
５１は加算回数ｎ2（ただしｎ2 ＜ｎで、約ｎ／５でよ
い）段にして平均カウント値（合計値／ｎ2 ）の整数部
を求めるように、パイプライン化し、小数点以下を求め
る２ビットカウンタ５２をｎ段設け、パイプライン化す
る。小数点以下を求める２ビットカウンタ５２は２ビッ
トから３ビットへの桁上り情報を持たないため、２ビッ
トカウンタ５２の２ビットカウント値が“１１”から
“００”に変化する際、２ビットカウンタ５２の２ビッ
トカウント値の“１１”および“００”に対し＋１補正
および桁上がり情報を強制出力する補正回路を設ける。
ズレを補正した総数で平均処理を行う。その手段とし
て、図８に示した高周波パルス発生回路５０の遅延バッ
ファの段数が異なる信号ｎ個に対し、ｍビットカウンタ
５１は加算回数ｎ2（ただしｎ2 ＜ｎで、約ｎ／５でよ
い）段にして平均カウント値（合計値／ｎ2 ）の整数部
を求めるように、パイプライン化し、小数点以下を求め
る２ビットカウンタ５２をｎ段設け、パイプライン化す
る。小数点以下を求める２ビットカウンタ５２は２ビッ
トから３ビットへの桁上り情報を持たないため、２ビッ
トカウンタ５２の２ビットカウント値が“１１”から
“００”に変化する際、２ビットカウンタ５２の２ビッ
トカウント値の“１１”および“００”に対し＋１補正
および桁上がり情報を強制出力する補正回路を設ける。
【０００５】更に、加算部４８のセレクタ５４でｍビッ
トカウンタ５１のカウント値の総和を求めて２ビットカ
ウンタ５２のカウント値を求める選択をし、ＭＰＵ６０
からのｍビットカウンタ５１側或いは２ビットカウンタ
５２側の加算回数制御信号を選択し、加算回数を制御す
る。セレクタ５４からのｍビットカウンタ５１のカンウ
ント値或いは２ビットカウンタ５２のカウント値をＤＦ
Ｆ５５，ＡＤＤ５６，ＤＦＦ５７，ＤＦＦ５８により加
算処理し、ｍビットカウンタ５１のカウント値の総和或
いは２ビットカウンタ５２のカウント値の総和を求め、
レジスタ５９に格納する。レジスタ５９に格納されたデ
ータはＭＰＵ６０のリード・ライトのタイミングでＭＰ
Ｕ６０にリード・ライトされる。
トカウンタ５１のカウント値の総和を求めて２ビットカ
ウンタ５２のカウント値を求める選択をし、ＭＰＵ６０
からのｍビットカウンタ５１側或いは２ビットカウンタ
５２側の加算回数制御信号を選択し、加算回数を制御す
る。セレクタ５４からのｍビットカウンタ５１のカンウ
ント値或いは２ビットカウンタ５２のカウント値をＤＦ
Ｆ５５，ＡＤＤ５６，ＤＦＦ５７，ＤＦＦ５８により加
算処理し、ｍビットカウンタ５１のカウント値の総和或
いは２ビットカウンタ５２のカウント値の総和を求め、
レジスタ５９に格納する。レジスタ５９に格納されたデ
ータはＭＰＵ６０のリード・ライトのタイミングでＭＰ
Ｕ６０にリード・ライトされる。
【０００６】ＭＰＵ６０ではｍビットカウンタ５１側の
総和を、使用するｍビットカウンタ５１の個数ｎ2で割
算し、２ビットカウンタ５２側の総和は１ビットカウン
タ５３をｎ個（ｍビットカウンタ５１の最下位ビットを
使用）と、ＭＰＵ６０のリード・ライトタイミング制御
用のレジスタ５９と１ビットカウンタ５３のｎ個それぞ
れのカウント値がＬｏｗ或いはＨｉｇｈの連続する値の
個数によりクロックφの１周期の分解能数ｎ1を求め、
加算部４８で加算する回数をｎ1 回で停止する制御をＭ
ＰＵ６０で行う。
総和を、使用するｍビットカウンタ５１の個数ｎ2で割
算し、２ビットカウンタ５２側の総和は１ビットカウン
タ５３をｎ個（ｍビットカウンタ５１の最下位ビットを
使用）と、ＭＰＵ６０のリード・ライトタイミング制御
用のレジスタ５９と１ビットカウンタ５３のｎ個それぞ
れのカウント値がＬｏｗ或いはＨｉｇｈの連続する値の
個数によりクロックφの１周期の分解能数ｎ1を求め、
加算部４８で加算する回数をｎ1 回で停止する制御をＭ
ＰＵ６０で行う。
【０００７】高周波パルス発生回路５０で使用している
遅延バッファ６３は電源電圧変動および温度条件によ
り、遅延時間にバラツキが生じ、分解能数ｎ1は随時変
動するため、ＭＰＵ６０は（ｍビットカウンタ５１のカ
ウント値および）２ビットカウンタ５２のカウント値を
分解能数ｎ1で除算することにより平均値を求める。パ
イプライン化したｍビットカウンタ５１，２ビットカウ
ンタ５２共、クロックφの１周期内のカウント値のバラ
ツキは＋１位内或いは＋２以内である。
遅延バッファ６３は電源電圧変動および温度条件によ
り、遅延時間にバラツキが生じ、分解能数ｎ1は随時変
動するため、ＭＰＵ６０は（ｍビットカウンタ５１のカ
ウント値および）２ビットカウンタ５２のカウント値を
分解能数ｎ1で除算することにより平均値を求める。パ
イプライン化したｍビットカウンタ５１，２ビットカウ
ンタ５２共、クロックφの１周期内のカウント値のバラ
ツキは＋１位内或いは＋２以内である。
【０００８】このようにして、２ビットカウンタ５２の
カウント値は高周波パルス発生回路５０で使用している
遅延バッファ６３の段数が最小のときの２ビットカウン
タ５２のカウント値，＋１のカウント値或いは＋２のカ
ウント値となり、小数点以下の要素を含んでいる計数は
２ビットカウンタ５２の最下位ビットのカウント値とな
る。
カウント値は高周波パルス発生回路５０で使用している
遅延バッファ６３の段数が最小のときの２ビットカウン
タ５２のカウント値，＋１のカウント値或いは＋２のカ
ウント値となり、小数点以下の要素を含んでいる計数は
２ビットカウンタ５２の最下位ビットのカウント値とな
る。
【０００９】次に小数点以下の値を求めるカウンタを２
ビットで構成したのは複数のカウンタの総和の平均値の
精度を下げないために桁上がりの情報が必要なためであ
る。
ビットで構成したのは複数のカウンタの総和の平均値の
精度を下げないために桁上がりの情報が必要なためであ
る。
【００１０】従って、２ビットカウンタ５２のカウント
値の平均値は小数点以下のみの値だけでなく、整数部の
値まで含んでいるので、整数部の平均値を加算しクロッ
クφの周期を掛け算することで測定時間を算出する。
値の平均値は小数点以下のみの値だけでなく、整数部の
値まで含んでいるので、整数部の平均値を加算しクロッ
クφの周期を掛け算することで測定時間を算出する。
【００１１】図８のブロック図、図１０，１１のフロー
図に示すように、測定対象の信号入力（ＳＴＡＲＴ，Ｓ
ＴＯＰ）を受けて、所定の開始命令と所定の終了命令の
ＳＴＯＰ１からＳＴＯＰｎ1でｍビットカウンタ５１，
２ビットカウンタ５２，１ビットカウンタ５３のカウン
ト開始および終了の制御をするイネーブル信号ＥＮ１か
らＥＮｎ1を高周波パルス発生回路５０で生成する。所
定の終了命令のＳＴＯＰ１からＳＴＯＰｎ1はシステム
クロックφをｎ1分解するためにＥＮｎ1通りの遅延時間
がある。所定の終了命令のＳＴＯＰ１からＳＴＯＰｎ1
より生成するイネーブル信号ＥＮ１からＥＮｎ1は高周
波パルス発生回路５０によりＬｏｗ或いはＨｉｇｈレベ
ルに２種類の値に分けられｍビットカウンタ５１，２ビ
ットカウンタ５２，１ビットカウンタ５３のカウント開
始および終了の制御をすることで、ｍビットカウンタ５
１の値は２種類の値すなわちＱ或いはＱ＋１となり、２
ビットカウンタ５２の値は３種類の値すなわちＱ，Ｑ＋
１或いはＱ＋２となり、１ビットカウンタ５３の値は２
種類の値すなわち“０”或いは“１”となる。
図に示すように、測定対象の信号入力（ＳＴＡＲＴ，Ｓ
ＴＯＰ）を受けて、所定の開始命令と所定の終了命令の
ＳＴＯＰ１からＳＴＯＰｎ1でｍビットカウンタ５１，
２ビットカウンタ５２，１ビットカウンタ５３のカウン
ト開始および終了の制御をするイネーブル信号ＥＮ１か
らＥＮｎ1を高周波パルス発生回路５０で生成する。所
定の終了命令のＳＴＯＰ１からＳＴＯＰｎ1はシステム
クロックφをｎ1分解するためにＥＮｎ1通りの遅延時間
がある。所定の終了命令のＳＴＯＰ１からＳＴＯＰｎ1
より生成するイネーブル信号ＥＮ１からＥＮｎ1は高周
波パルス発生回路５０によりＬｏｗ或いはＨｉｇｈレベ
ルに２種類の値に分けられｍビットカウンタ５１，２ビ
ットカウンタ５２，１ビットカウンタ５３のカウント開
始および終了の制御をすることで、ｍビットカウンタ５
１の値は２種類の値すなわちＱ或いはＱ＋１となり、２
ビットカウンタ５２の値は３種類の値すなわちＱ，Ｑ＋
１或いはＱ＋２となり、１ビットカウンタ５３の値は２
種類の値すなわち“０”或いは“１”となる。
【００１２】ｍビットカウンタ５１のカウント値である
Ｑ或いはＱ＋１と、２ビットカウンタ５２のカウント値
は３種類の値であるＱ，Ｑ＋１或いはＱ＋２を加算した
総和を、１ビットカウンタ５３のカウント値である
“０”或いは“１”の連続する値の個数によりＭＰＵ６
０で求めた分解能数ｎ1をＭＰＵ６０で除算してカウン
ト値を求め、除算して求めたカウント値にシステムクロ
ックの周期を乗算することで、システムクロックより短
い時間精度で時間間隔を測定することを可能としてい
た。
Ｑ或いはＱ＋１と、２ビットカウンタ５２のカウント値
は３種類の値であるＱ，Ｑ＋１或いはＱ＋２を加算した
総和を、１ビットカウンタ５３のカウント値である
“０”或いは“１”の連続する値の個数によりＭＰＵ６
０で求めた分解能数ｎ1をＭＰＵ６０で除算してカウン
ト値を求め、除算して求めたカウント値にシステムクロ
ックの周期を乗算することで、システムクロックより短
い時間精度で時間間隔を測定することを可能としてい
た。
【００１３】
【発明が解決しようとする課題】従来の構成では、時間
測定精度を２倍にする場合、回路規模が約２倍になって
しまう。その理由は、従来の技術から解るようにシステ
ムクロックの周期より短いカウント値（以下、小数部と
略す）を求める複数の２ビットカウンタでの構成では時
間測定精度を２倍にしようとすると２ビットカウンタが
増加すると共に２ビットカウント値の総和値も増加し総
和値のデータのビット数が増え加算部の回路規模も倍増
する。高周波パルス発生回路もシステムクロックを分解
する分解能数が２倍になることにより回路規模も倍増し
てしまう。
測定精度を２倍にする場合、回路規模が約２倍になって
しまう。その理由は、従来の技術から解るようにシステ
ムクロックの周期より短いカウント値（以下、小数部と
略す）を求める複数の２ビットカウンタでの構成では時
間測定精度を２倍にしようとすると２ビットカウンタが
増加すると共に２ビットカウント値の総和値も増加し総
和値のデータのビット数が増え加算部の回路規模も倍増
する。高周波パルス発生回路もシステムクロックを分解
する分解能数が２倍になることにより回路規模も倍増し
てしまう。
【００１４】時間測定精度を出す複数のカウンタを２ビ
ットにしたのは複数のカウンタの値の総和の平均値の精
度を下げないために桁上がりの情報が必要であったから
である。回路規模が倍増することにより回路設計時の工
数も倍増すると共に開発コストおよび製品単価も倍増す
る。
ットにしたのは複数のカウンタの値の総和の平均値の精
度を下げないために桁上がりの情報が必要であったから
である。回路規模が倍増することにより回路設計時の工
数も倍増すると共に開発コストおよび製品単価も倍増す
る。
【００１５】
【課題を解決するための手段】本発明の構成は、測定開
始信号および測定終了信号の間の時間をクロック信号に
より計数しこの計数値にクロック周期を乗算して計測す
るストップウォッチ機能を有する時間測定システムにお
いて、前記測定終了信号を前記クロック周期より短い単
位遅延時間ごとに順次遅延させた複数ｎの遅延信号をつ
くり、前記測定開始信号から前記測定終了信号および前
記複数の遅延信号までの複数ｎ個の計数期間信号を出力
する高周波パルス発生回路と、前記ｎ個の計数期間信号
を前記クロック信号によりそれぞれ計数し、前記計数値
の整数部を求めるために複数ｎ2（ただしｎ2＜ｎ）のｍ
ビットカウント値を出力するｍビットカウンタ部と、前
記ｎ個の計数期間信号を前記クロック信号によりそれぞ
れ計数し、前記計数値の小数部を求めるために前記ｍビ
ットの最下位ビットに相当する複数ｎ個の第１の１ビッ
トカウント値を出力する第１の１ビットカウンタ部と、
前記ｎ個の計数期間信号を前記クロック信号によりそれ
ぞれ計数し、前記高周波パルス発生回路のクロック信号
の１周期を細分化した数に相当する分解能数ｎ1（ただ
しｎ2 ＜ｎ1＜ｎ）を求めるために前記ｍビットの最下
位ビットに相当する複数の第２の１ビットカウント値を
出力する第２の１ビットカウンタ部とを含む高速カウン
ト手段と、前記高速カウント手段より出力される複数の
ｍビットカウント値を順次入力し、前記ｎ2 に対応する
加算回数ｎ2が制御されて前記複数のｍビットカウント
値を前記クロック信号により前記遅延時間の少ないもの
から順次加算して前記複数のｍビットカウント値の総和
を求めると共に、所定制御信号により加算回数ｎ1が制
御されて前記第１の１ビットカウント値を前記クロック
信号により前記遅延時間の少ないものから順次加算して
前記第１の１ビットカウント値の総和を求めて出力する
加算手段と、前記高速カウント手段からの複数の第２の
１ビットカウント値を入力し、これら１ビットカウント
値の連続した同じ論理値の個数を計数することにより前
記分解能数ｎ1を求め、この分解能数ｎ1 に対応する前
記制御信号をつくるとともに、前記加算手段からの前記
複数のｍビットカウント値の総和を加算回数ｎ2で除算
しその整数部を前記計数値の整数部とし、前記加算手段
からの前記第１の１ビットカウント値の総和を前記分解
能数ｎ1で除算しそ の小数部を前記計数値の小数部とす
ることにより、前記測定開始から測定終了までの前記測
定時間を算出して出力する制御手段とを備え、前記第１
の１ビットカウンタ部は、前記複数の第１の１ビットカ
ウント値の列の桁上りを検出した時、その複数の第１の
１ビットカウント値に対して＋１補正を実行して前記加
算手段に出力する第１の補正回路と、前記複数の第１の
１ビットカウント値の前記列の初期値への復帰を検出し
た時、その複数の第１の１ビットカウント値に対して＋
２補正を実行して前記加算手段に出力する第２の補正回
路とを有することを特徴とする。
始信号および測定終了信号の間の時間をクロック信号に
より計数しこの計数値にクロック周期を乗算して計測す
るストップウォッチ機能を有する時間測定システムにお
いて、前記測定終了信号を前記クロック周期より短い単
位遅延時間ごとに順次遅延させた複数ｎの遅延信号をつ
くり、前記測定開始信号から前記測定終了信号および前
記複数の遅延信号までの複数ｎ個の計数期間信号を出力
する高周波パルス発生回路と、前記ｎ個の計数期間信号
を前記クロック信号によりそれぞれ計数し、前記計数値
の整数部を求めるために複数ｎ2（ただしｎ2＜ｎ）のｍ
ビットカウント値を出力するｍビットカウンタ部と、前
記ｎ個の計数期間信号を前記クロック信号によりそれぞ
れ計数し、前記計数値の小数部を求めるために前記ｍビ
ットの最下位ビットに相当する複数ｎ個の第１の１ビッ
トカウント値を出力する第１の１ビットカウンタ部と、
前記ｎ個の計数期間信号を前記クロック信号によりそれ
ぞれ計数し、前記高周波パルス発生回路のクロック信号
の１周期を細分化した数に相当する分解能数ｎ1（ただ
しｎ2 ＜ｎ1＜ｎ）を求めるために前記ｍビットの最下
位ビットに相当する複数の第２の１ビットカウント値を
出力する第２の１ビットカウンタ部とを含む高速カウン
ト手段と、前記高速カウント手段より出力される複数の
ｍビットカウント値を順次入力し、前記ｎ2 に対応する
加算回数ｎ2が制御されて前記複数のｍビットカウント
値を前記クロック信号により前記遅延時間の少ないもの
から順次加算して前記複数のｍビットカウント値の総和
を求めると共に、所定制御信号により加算回数ｎ1が制
御されて前記第１の１ビットカウント値を前記クロック
信号により前記遅延時間の少ないものから順次加算して
前記第１の１ビットカウント値の総和を求めて出力する
加算手段と、前記高速カウント手段からの複数の第２の
１ビットカウント値を入力し、これら１ビットカウント
値の連続した同じ論理値の個数を計数することにより前
記分解能数ｎ1を求め、この分解能数ｎ1 に対応する前
記制御信号をつくるとともに、前記加算手段からの前記
複数のｍビットカウント値の総和を加算回数ｎ2で除算
しその整数部を前記計数値の整数部とし、前記加算手段
からの前記第１の１ビットカウント値の総和を前記分解
能数ｎ1で除算しそ の小数部を前記計数値の小数部とす
ることにより、前記測定開始から測定終了までの前記測
定時間を算出して出力する制御手段とを備え、前記第１
の１ビットカウンタ部は、前記複数の第１の１ビットカ
ウント値の列の桁上りを検出した時、その複数の第１の
１ビットカウント値に対して＋１補正を実行して前記加
算手段に出力する第１の補正回路と、前記複数の第１の
１ビットカウント値の前記列の初期値への復帰を検出し
た時、その複数の第１の１ビットカウント値に対して＋
２補正を実行して前記加算手段に出力する第２の補正回
路とを有することを特徴とする。
【００１６】また、本発明の他の構成は、測定開始信号
および測定終了信号の間の時間をクロック信号を計数す
る際、前記測定終了信号を前記クロック信号の周期より
短い単位遅延時間ごとに順次遅延させた複数の遅延信号
をつくり、前記測定開始信号から前記測定終了信号およ
び前記複数の遅延信号までの複数ｎ個の計数期間信号を
それぞれ計数しこれら計数値に基づいてクロック周期を
乗算して計測するストップウォッチ機能を用いる時間測
定方法において、前記測定開始信号を受けて、所定開始
命令により複数のｍビットカウントおよび前記ｍビット
の最下位１ビットに相当する複数の１ビットカウントを
開始する第１のステップと、前記複数の測定終了信号の
終了命令により当該複数のｍビットカウントおよび複数
の１ビットカウントをそれぞれ終了する第２のステップ
と、前記第２のステップのカウント終了後に、所定の整
数部における当該複数のｍビットカウント値の加算を開
始する第３のステップと、予め定められた加算回数ｎ2
（ただしｎ2 ＜ｎ1 ＜ｎ）だけ、前記整数部の複数ｍビ
ットカウント値を、そのうちの前記遅延時間の少ないも
のから順に加算し、そのｍビットカウント値の総和を求
めて加算を終了とする第４のステップと、前記整数部に
おけるカウント値の加算処理終了後に、当該整数部の複
数のｍビットカウント値の総和を前記加算回数ｎ2 によ
り除算して平均処理を行う第５のステップと、前記第５
のステップで求めた前記整数部の平均値の小数部を除去
して補正した整数部とする第６のステップと、前記補正
した整数部の平均値を保持する第７のステップと、前記
複数の第１の１ビットカウント値の列が桁上りを含むこ
とを検出した時、前記複数の第１の１ビットカウント値
に対して＋１補正を行う第８のステップと、前記複数の
第１の１ビットカウント値の列が初期値への復帰を含む
ことを検出した時、前記複数の第１の１ビットカウント
値に対して＋２補正を行う第９のステップと、前記第２
のステップにおけるカウントの終了後に、小数部を求め
るため前記第９のステップで補正した前記複数の第１の
１ビットカウント値の加算を開始する第１０のステップ
と、前記第２のステップのカウントの終了後に、前記ｍ
ビットの最下位ビットに相当する複数の第２の１ビット
カウント値のうちの連続した同じ論理値の個数を計数す
ることにより前記クロック信号の１周期を細分化した数
に相当する分解能数ｎ1 を測定する第１１のステップ
と、前記第１１のステップの分解能数ｎ1 の測定後、前
記複数の第１の１ビットカウント値を、そのうちの前記
遅延時間の少ないものから順に前記分解能数ｎ1 に相当
する回数だけ加算して、前記小数部のカウント値の総和
を求める第１２のステップと、前記小数部の加算終了後
に、当該小数部カウント値の総和を前記分解能数ｎ1 で
除算して平均処理を行う第１３のステップと、前記第１
３のステップにおいて平均処理して求められた小数部の
平均値の整数部を除去し補正した小数部とする第１４の
ステップと、前記補正された小数部の平均値を保持する
第１５のステップと、前記第７のステップにおいて保持
されている補正された整数部の平均値と、前記第１５の
ステップにおいて保持されている補正された小数部の平
均値とを加算して、カウント値の平均値を求める第１６
のステップと、前記第１６のステップのカウント値の平
均値と、前記クロック信号の周期との乗算により、測定
時間を算出する第１７のステップとを有することを特徴
とする。
および測定終了信号の間の時間をクロック信号を計数す
る際、前記測定終了信号を前記クロック信号の周期より
短い単位遅延時間ごとに順次遅延させた複数の遅延信号
をつくり、前記測定開始信号から前記測定終了信号およ
び前記複数の遅延信号までの複数ｎ個の計数期間信号を
それぞれ計数しこれら計数値に基づいてクロック周期を
乗算して計測するストップウォッチ機能を用いる時間測
定方法において、前記測定開始信号を受けて、所定開始
命令により複数のｍビットカウントおよび前記ｍビット
の最下位１ビットに相当する複数の１ビットカウントを
開始する第１のステップと、前記複数の測定終了信号の
終了命令により当該複数のｍビットカウントおよび複数
の１ビットカウントをそれぞれ終了する第２のステップ
と、前記第２のステップのカウント終了後に、所定の整
数部における当該複数のｍビットカウント値の加算を開
始する第３のステップと、予め定められた加算回数ｎ2
（ただしｎ2 ＜ｎ1 ＜ｎ）だけ、前記整数部の複数ｍビ
ットカウント値を、そのうちの前記遅延時間の少ないも
のから順に加算し、そのｍビットカウント値の総和を求
めて加算を終了とする第４のステップと、前記整数部に
おけるカウント値の加算処理終了後に、当該整数部の複
数のｍビットカウント値の総和を前記加算回数ｎ2 によ
り除算して平均処理を行う第５のステップと、前記第５
のステップで求めた前記整数部の平均値の小数部を除去
して補正した整数部とする第６のステップと、前記補正
した整数部の平均値を保持する第７のステップと、前記
複数の第１の１ビットカウント値の列が桁上りを含むこ
とを検出した時、前記複数の第１の１ビットカウント値
に対して＋１補正を行う第８のステップと、前記複数の
第１の１ビットカウント値の列が初期値への復帰を含む
ことを検出した時、前記複数の第１の１ビットカウント
値に対して＋２補正を行う第９のステップと、前記第２
のステップにおけるカウントの終了後に、小数部を求め
るため前記第９のステップで補正した前記複数の第１の
１ビットカウント値の加算を開始する第１０のステップ
と、前記第２のステップのカウントの終了後に、前記ｍ
ビットの最下位ビットに相当する複数の第２の１ビット
カウント値のうちの連続した同じ論理値の個数を計数す
ることにより前記クロック信号の１周期を細分化した数
に相当する分解能数ｎ1 を測定する第１１のステップ
と、前記第１１のステップの分解能数ｎ1 の測定後、前
記複数の第１の１ビットカウント値を、そのうちの前記
遅延時間の少ないものから順に前記分解能数ｎ1 に相当
する回数だけ加算して、前記小数部のカウント値の総和
を求める第１２のステップと、前記小数部の加算終了後
に、当該小数部カウント値の総和を前記分解能数ｎ1 で
除算して平均処理を行う第１３のステップと、前記第１
３のステップにおいて平均処理して求められた小数部の
平均値の整数部を除去し補正した小数部とする第１４の
ステップと、前記補正された小数部の平均値を保持する
第１５のステップと、前記第７のステップにおいて保持
されている補正された整数部の平均値と、前記第１５の
ステップにおいて保持されている補正された小数部の平
均値とを加算して、カウント値の平均値を求める第１６
のステップと、前記第１６のステップのカウント値の平
均値と、前記クロック信号の周期との乗算により、測定
時間を算出する第１７のステップとを有することを特徴
とする。
【００１７】本発明によれば、小数部を求めるのに、従
来の２ビットカウンタ構成から１ビットカウンタ構成に
して平均値の精度を下げないように補正回路を設けたこ
とにより、時間測定精度を２倍にした時従来技術による
同等精度回路規模の約６０％に出来る。
来の２ビットカウンタ構成から１ビットカウンタ構成に
して平均値の精度を下げないように補正回路を設けたこ
とにより、時間測定精度を２倍にした時従来技術による
同等精度回路規模の約６０％に出来る。
【００１８】
【発明の実施の形態】次に、本発明を図面を参照してよ
り詳細に説明する。
り詳細に説明する。
【００１９】図１は本発明の一実施の形態を示すシステ
ム構成図である。図２は図１のシステム構成をより具体
化した回路構成を示したブロック図である。本実施の形
態では高速カウンタ部４と加算部５と制御部６とを備
え、システムクロックで駆動され、加算部５は制御部６
からの出力ｎでその加算動作を制御されている。高速カ
ウンタ部４は、システムクロックφよりも短い時間計測
を可能とするように、高周波パルス発生回路７を用いて
いる。この高周波パルス発生回路７の例はすでに説明し
た図８の高周波パルス発生回路６１を使用できる。この
高周波パルス発生回路の出力をｍビットカンウンタ８と
１ビットカウンタ９と１０とで受けている。１ビットカ
ウンタ９内には出力を補正する２段の補正回路９１，９
２を有している。この２段の補正回路９１，９２の実施
例は図３に示されており、後に説明する。加算部５では
ｍビットカウンタ８と補正回路９１の出力を受けるカウ
ンタ１１とｍビットのＤ−ＦＦ１２，１４，１５と加算
器１３とを有して構成されている。制御部６はレジスタ
１６とＭＰＵ１７とで構成されている。今補正回路９
１，９２がないとすると、カウンタのカウント値は少な
くとも±１カウントずれる欠点を持っている。その理由
は、フリップフロップの入力タイミングでレーシング
（入力間競合）になった場合、出力は不定状態となり、
ある一定時間後にレベルがＨｉｇｈ，Ｌｏｗどちらに安
定するか不明のために起こる。
ム構成図である。図２は図１のシステム構成をより具体
化した回路構成を示したブロック図である。本実施の形
態では高速カウンタ部４と加算部５と制御部６とを備
え、システムクロックで駆動され、加算部５は制御部６
からの出力ｎでその加算動作を制御されている。高速カ
ウンタ部４は、システムクロックφよりも短い時間計測
を可能とするように、高周波パルス発生回路７を用いて
いる。この高周波パルス発生回路７の例はすでに説明し
た図８の高周波パルス発生回路６１を使用できる。この
高周波パルス発生回路の出力をｍビットカンウンタ８と
１ビットカウンタ９と１０とで受けている。１ビットカ
ウンタ９内には出力を補正する２段の補正回路９１，９
２を有している。この２段の補正回路９１，９２の実施
例は図３に示されており、後に説明する。加算部５では
ｍビットカウンタ８と補正回路９１の出力を受けるカウ
ンタ１１とｍビットのＤ−ＦＦ１２，１４，１５と加算
器１３とを有して構成されている。制御部６はレジスタ
１６とＭＰＵ１７とで構成されている。今補正回路９
１，９２がないとすると、カウンタのカウント値は少な
くとも±１カウントずれる欠点を持っている。その理由
は、フリップフロップの入力タイミングでレーシング
（入力間競合）になった場合、出力は不定状態となり、
ある一定時間後にレベルがＨｉｇｈ，Ｌｏｗどちらに安
定するか不明のために起こる。
【００２０】本実施の形態では、このカウント値のズレ
を解決するために、カウント値のズレを補正した総数で
平均処理を行う。その手段として、高周波パルス発生回
路７の遅延バッファの段数が異なる信号ｎ個に対し、加
算回数ｎ2（ただしｎ2＜ｎで、約ｎ／５でよい）段にし
て平均カウント値（Σ／ｎ2）の整数部を求めるｍビッ
トカウンタ８（パイプライン化）と、小数点以下を求め
るｎ段の１ビットカウンタ９（パイプライン化）とを有
する。小数点以下を求める１ビットカウンタ９は１ビッ
トから２ビットへの桁上がり情報が欠落しており、１ビ
ットカウンタ９の１ビットカウント値が“１”から
“０”に変化する際、１ビットカウンタ９の１ビットカ
ウント値の“１”および“０”に対し＋１補正および桁
上がり情報を強制出力する補正回路９１で設けている。
を解決するために、カウント値のズレを補正した総数で
平均処理を行う。その手段として、高周波パルス発生回
路７の遅延バッファの段数が異なる信号ｎ個に対し、加
算回数ｎ2（ただしｎ2＜ｎで、約ｎ／５でよい）段にし
て平均カウント値（Σ／ｎ2）の整数部を求めるｍビッ
トカウンタ８（パイプライン化）と、小数点以下を求め
るｎ段の１ビットカウンタ９（パイプライン化）とを有
する。小数点以下を求める１ビットカウンタ９は１ビッ
トから２ビットへの桁上がり情報が欠落しており、１ビ
ットカウンタ９の１ビットカウント値が“１”から
“０”に変化する際、１ビットカウンタ９の１ビットカ
ウント値の“１”および“０”に対し＋１補正および桁
上がり情報を強制出力する補正回路９１で設けている。
【００２１】しかし、小数点以下を求めるために１ビッ
トカウンタ９を使用したことにより時間測定精度に誤差
が生じる。誤差が生じるプロセスはパイプライン化した
１ビットカウンタ９各々は別の回路であるので、システ
ムクロックを分解する分解能数ｎ1とするｎ個の１ビッ
トカウンタ９各々のカウント値はＱ，Ｑ＋１，Ｑ＋２の
３種類の値となる場合がある。しかし、１ビットカウン
タ９のカウント値は“０”或いは“１”の値しか持てな
い。この時間測定精度の誤差を解消するために補正回路
９２を設けている。
トカウンタ９を使用したことにより時間測定精度に誤差
が生じる。誤差が生じるプロセスはパイプライン化した
１ビットカウンタ９各々は別の回路であるので、システ
ムクロックを分解する分解能数ｎ1とするｎ個の１ビッ
トカウンタ９各々のカウント値はＱ，Ｑ＋１，Ｑ＋２の
３種類の値となる場合がある。しかし、１ビットカウン
タ９のカウント値は“０”或いは“１”の値しか持てな
い。この時間測定精度の誤差を解消するために補正回路
９２を設けている。
【００２２】補正回路９２は、図３に示すように、１ビ
ットカウンタ９のｎ個のパイプライン化した１ビットカ
ウント値の内、必要な任意の複数のカウント値各々をセ
レクトするセレクタ２０と、セレクタ２０からの信号を
ラッチするＤ−ＦＦ２１と、Ｄ−ＦＦ２１からの出力と
Ｄ−ＦＦ２１の出力が一致回路２２からＤ−ＦＦ２３を
介し桁上げされた値とを比較する一致回路２２と、一致
回路２２の出力をラッチするＤ−ＦＦ２３と、Ｄ−ＦＦ
２３の出力値と加算部５のセレクタ１１からの補正回路
９１を介した出力値で０検出する０検出回路２４と、０
検出回路２４の出力と加算部５のセレクタ１１からのｍ
ビットカウンタ８の下位ビット目のカウント値を加算部
５のｍビット側或いは１ビット側の演算処理を切り換え
る制御信号により選択するセレクタ２５で構成され、セ
レクタ２５の出力を加算部５に入力することでＱ＋２の
カウント値を演算することが可能となる。回路規模も百
数十ゲートで高速カウンタ部４の回路規模は２ビットカ
ウンタ使用時の高速カウンタ部４７の約６０％で可能と
なる。
ットカウンタ９のｎ個のパイプライン化した１ビットカ
ウント値の内、必要な任意の複数のカウント値各々をセ
レクトするセレクタ２０と、セレクタ２０からの信号を
ラッチするＤ−ＦＦ２１と、Ｄ−ＦＦ２１からの出力と
Ｄ−ＦＦ２１の出力が一致回路２２からＤ−ＦＦ２３を
介し桁上げされた値とを比較する一致回路２２と、一致
回路２２の出力をラッチするＤ−ＦＦ２３と、Ｄ−ＦＦ
２３の出力値と加算部５のセレクタ１１からの補正回路
９１を介した出力値で０検出する０検出回路２４と、０
検出回路２４の出力と加算部５のセレクタ１１からのｍ
ビットカウンタ８の下位ビット目のカウント値を加算部
５のｍビット側或いは１ビット側の演算処理を切り換え
る制御信号により選択するセレクタ２５で構成され、セ
レクタ２５の出力を加算部５に入力することでＱ＋２の
カウント値を演算することが可能となる。回路規模も百
数十ゲートで高速カウンタ部４の回路規模は２ビットカ
ウンタ使用時の高速カウンタ部４７の約６０％で可能と
なる。
【００２３】次にｍビットカウンタ８のカウント値の総
和を求めて１ビットカウンタ９のカウント値を求める選
択をしＭＰＵ１７からのｍビットカウンタ８側の或いは
１ビットカウンタ９側の加算回路制御信号を選択し加算
回数を制御するセレクタ１１を設ける。
和を求めて１ビットカウンタ９のカウント値を求める選
択をしＭＰＵ１７からのｍビットカウンタ８側の或いは
１ビットカウンタ９側の加算回路制御信号を選択し加算
回数を制御するセレクタ１１を設ける。
【００２４】セレクタ１１からのｍビットカウンタ８の
カウント値或いは１ビットカウンタ９のカウント値をＤ
−ＦＦ１２，ＡＤＤ１３，Ｄ−ＦＦ１４，Ｄ−ＦＦ１５
により加算処理し、ｍビットカウンタ８のカウント値の
総和或いは１ビットカウンタ９のカウント値の総和を求
め、レジスタ１６に格納する。レジスタ１６に格納され
たデータはＭＰＵ１７のリード・ライトのタイミングで
ＭＰＵ１７に読み・書きされる。
カウント値或いは１ビットカウンタ９のカウント値をＤ
−ＦＦ１２，ＡＤＤ１３，Ｄ−ＦＦ１４，Ｄ−ＦＦ１５
により加算処理し、ｍビットカウンタ８のカウント値の
総和或いは１ビットカウンタ９のカウント値の総和を求
め、レジスタ１６に格納する。レジスタ１６に格納され
たデータはＭＰＵ１７のリード・ライトのタイミングで
ＭＰＵ１７に読み・書きされる。
【００２５】図６，７のフローに示すように、ＭＰＵ１
７でｍビットカウンタ８側の総和は使用するｍビットカ
ウンタ８の個数ｎ2で割算して、その平均値を求める。
また、１ビットカウンタ１０をｎ個（ｍビットカウンタ
５１の最下位１ビットを使用および１ビットカウンタ９
を使用）と、ＭＰＵ１７のリード・ライトタイミング制
御用のレジスタ１６と１ビットカウンタ１０のｎ個それ
ぞれのカウント値がＬｏｗ或いはＨｉｇｈの連続する値
の個数によりクロックφの１周期の分解能数ｎ1 を求
め、１ビットカウンタ９側の総和は、ＭＰＵ１７で加算
部５で加算する回数をｎ1回で停止することにより行
う。高周波パルス発生回路７で使用している遅延バッフ
ァは電源電圧変動および温度条件により、遅延時間にバ
ラツキが生じ、分解能数ｎ1は随時変動するため、ＭＰ
Ｕ１７はｍビットカウンタ８の最下位１ビットのカウン
ト値及び１ビットカウンタ９のカウント値を分解能数ｎ
1で除算することにより平均値を求める。パイプライン
化したｍビットカウンタ８，１ビットカウンタ９共、ク
ロックφの１周期内のカウント値のバラツキは＋１以内
或いは＋２以内である。従って、１ビットカウンタ９の
カウント値は高周波パルス発生回路７で使用している遅
延バッファの段数が最小のときの１ビットカウンタ９の
カウント値，＋１カウント値或いは＋２のカウント値と
なり、小数点以下の要素を含んでいる計数は１ビットカ
ウンタ９の最下位１ビットのカウント値と補正回路９２
の＋２補正した下位２ビット目の値となる。
７でｍビットカウンタ８側の総和は使用するｍビットカ
ウンタ８の個数ｎ2で割算して、その平均値を求める。
また、１ビットカウンタ１０をｎ個（ｍビットカウンタ
５１の最下位１ビットを使用および１ビットカウンタ９
を使用）と、ＭＰＵ１７のリード・ライトタイミング制
御用のレジスタ１６と１ビットカウンタ１０のｎ個それ
ぞれのカウント値がＬｏｗ或いはＨｉｇｈの連続する値
の個数によりクロックφの１周期の分解能数ｎ1 を求
め、１ビットカウンタ９側の総和は、ＭＰＵ１７で加算
部５で加算する回数をｎ1回で停止することにより行
う。高周波パルス発生回路７で使用している遅延バッフ
ァは電源電圧変動および温度条件により、遅延時間にバ
ラツキが生じ、分解能数ｎ1は随時変動するため、ＭＰ
Ｕ１７はｍビットカウンタ８の最下位１ビットのカウン
ト値及び１ビットカウンタ９のカウント値を分解能数ｎ
1で除算することにより平均値を求める。パイプライン
化したｍビットカウンタ８，１ビットカウンタ９共、ク
ロックφの１周期内のカウント値のバラツキは＋１以内
或いは＋２以内である。従って、１ビットカウンタ９の
カウント値は高周波パルス発生回路７で使用している遅
延バッファの段数が最小のときの１ビットカウンタ９の
カウント値，＋１カウント値或いは＋２のカウント値と
なり、小数点以下の要素を含んでいる計数は１ビットカ
ウンタ９の最下位１ビットのカウント値と補正回路９２
の＋２補正した下位２ビット目の値となる。
【００２６】１ビットカウンタ９で求めた小数部の平均
値を求め、ｍビットカウンタ８での整数部の平均値を加
算しクロックφの周期を掛け算することで測定時間を算
出している（図６，７を参照）。次に、図２，４を参照
して、時間測定の実際を説明する。測定対象の信号入力
を受けて、所定の開始命令と所定終了命令のＳＴＯＰ１
からＳＴＯＰでｍビットカウンタ７，１ビットカウンタ
８，１ビットカウンタ９のカウントの開始および終了の
制御をするイネーブル信号ＥＮ１からＥＮｎ1を高周波
パルス発生回路７で生成する。所定の終了命令のＳＴＯ
Ｐ１からＳＴＯＰｎ1はシステムクロックφをｎ1分解す
るためにｎ1通りの遅延時間がある。所定の終了命令の
ＳＴＯＰ１からＳＴＯＰｎ1より生成するイネーブル信
号ＥＮ１からＥＮｎ1は高周波パルス発生回路７により
Ｌｏｗ或いはＨｉｇｈレベルの２種類の値に分けられｍ
ビットカウンタ８，１ビットカウンタ９，１ビットカウ
ンタ１０のカウントの開始および終了の制御をすること
でｍビットカウンタ８のカウント値は２種類の値すなわ
ちＱ或いはＱ＋１となり、１ビットカウンタ９のカウン
ト値は３種類の値すなわちＱ，Ｑ＋１或いはＱ＋２とな
り、１ビットカウンタ１０のカウント値は２種類の値す
なわち“０”或いは“１”となる。
値を求め、ｍビットカウンタ８での整数部の平均値を加
算しクロックφの周期を掛け算することで測定時間を算
出している（図６，７を参照）。次に、図２，４を参照
して、時間測定の実際を説明する。測定対象の信号入力
を受けて、所定の開始命令と所定終了命令のＳＴＯＰ１
からＳＴＯＰでｍビットカウンタ７，１ビットカウンタ
８，１ビットカウンタ９のカウントの開始および終了の
制御をするイネーブル信号ＥＮ１からＥＮｎ1を高周波
パルス発生回路７で生成する。所定の終了命令のＳＴＯ
Ｐ１からＳＴＯＰｎ1はシステムクロックφをｎ1分解す
るためにｎ1通りの遅延時間がある。所定の終了命令の
ＳＴＯＰ１からＳＴＯＰｎ1より生成するイネーブル信
号ＥＮ１からＥＮｎ1は高周波パルス発生回路７により
Ｌｏｗ或いはＨｉｇｈレベルの２種類の値に分けられｍ
ビットカウンタ８，１ビットカウンタ９，１ビットカウ
ンタ１０のカウントの開始および終了の制御をすること
でｍビットカウンタ８のカウント値は２種類の値すなわ
ちＱ或いはＱ＋１となり、１ビットカウンタ９のカウン
ト値は３種類の値すなわちＱ，Ｑ＋１或いはＱ＋２とな
り、１ビットカウンタ１０のカウント値は２種類の値す
なわち“０”或いは“１”となる。
【００２７】ｍビットカウンタ８のカウント値であるＱ
或いはＱ＋１と１ビットカウンタ９のカウント値である
Ｑ，Ｑ＋１或いはＱ＋２を加算した総和を、１ビットカ
ンウンタ１０のカウント値である“０”或いは“１”の
連続する値の個数によりＭＰＵ１７で求めた分解能数ｎ
1をＭＰＵ１７で除算してカウント値を求め、除算して
求めたカウント値にシステムクロックの周期と乗算する
ことで、システムクロックより短い時間精度で測定する
ことを可能とする。
或いはＱ＋１と１ビットカウンタ９のカウント値である
Ｑ，Ｑ＋１或いはＱ＋２を加算した総和を、１ビットカ
ンウンタ１０のカウント値である“０”或いは“１”の
連続する値の個数によりＭＰＵ１７で求めた分解能数ｎ
1をＭＰＵ１７で除算してカウント値を求め、除算して
求めたカウント値にシステムクロックの周期と乗算する
ことで、システムクロックより短い時間精度で測定する
ことを可能とする。
【００２８】図２，３，５に示すように、システムクロ
ックを分解する分解能数ｎ1内の１ビットカウンタ９の
カウント値はＱ，Ｑ＋１あるいはＱ＋２の３種類の値が
存在するため、図５の１ビットカウント値を補正回路９
２を介して＋２の補正をかけ出力することにより、小数
部のカウンタを１ビット構成で可能とし、時間測定精度
が２倍になっても回路規模は高周波パルス発生回路７の
倍増と補正回路９２の増加のみに押さえられ約１．２倍
弱で可能とすることができる。
ックを分解する分解能数ｎ1内の１ビットカウンタ９の
カウント値はＱ，Ｑ＋１あるいはＱ＋２の３種類の値が
存在するため、図５の１ビットカウント値を補正回路９
２を介して＋２の補正をかけ出力することにより、小数
部のカウンタを１ビット構成で可能とし、時間測定精度
が２倍になっても回路規模は高周波パルス発生回路７の
倍増と補正回路９２の増加のみに押さえられ約１．２倍
弱で可能とすることができる。
【００２９】
【発明の効果】本発明によれば、システムの動作速度で
一義的に定められる周期よりも細かい精度の計測を可能
とするシステムの高精度化を回路規模を増大せず実現す
ることが可能である。すなわち、システムクロックを分
解する分解能数ｎ1内のカウント値はＱ，Ｑ＋１あるい
はＱ＋２の３種類の値が存在するが複数の１ビットカウ
ンタと１ビットカウンタの出力条件により補正をかける
ことにより、例えば時間測定精度が２倍になっても回路
規模は高周波パルス発生回路の倍増と補正回路２の増加
のみに押さえられ約１．２倍弱で可能とすることができ
る。
一義的に定められる周期よりも細かい精度の計測を可能
とするシステムの高精度化を回路規模を増大せず実現す
ることが可能である。すなわち、システムクロックを分
解する分解能数ｎ1内のカウント値はＱ，Ｑ＋１あるい
はＱ＋２の３種類の値が存在するが複数の１ビットカウ
ンタと１ビットカウンタの出力条件により補正をかける
ことにより、例えば時間測定精度が２倍になっても回路
規模は高周波パルス発生回路の倍増と補正回路２の増加
のみに押さえられ約１．２倍弱で可能とすることができ
る。
【図面の簡単な説明】
【図１】本発明の一実施の形態のシステム構成を示す回
路ブロック図である。
路ブロック図である。
【図２】図１に示す一実施の形態のシステム構成をより
具体的にした回路ブロック図である。
具体的にした回路ブロック図である。
【図３】図２に示すシステム構成の２段の補正回路の一
例を示す回路ブロック図である。
例を示す回路ブロック図である。
【図４】図２，３に示した構成の動作のタイミングチャ
ートである。
ートである。
【図５】図２，３に示した構成の動作の真理値表であ
る。
る。
【図６】本発明の一実施の形態の動作の前半のフローチ
ャートである。
ャートである。
【図７】本発明の一実施の形態の動作の後半のフローチ
ャートである。
ャートである。
【図８】従来の時間測定システムの例を示した回路ブロ
ック図である。
ック図である。
【図９】従来の時間測定システムの例に用いられる高周
波パルス発生回路の一例の示す回路ブロック図である。
波パルス発生回路の一例の示す回路ブロック図である。
【図１０】図８に示す従来の時間測定システムの動作の
タイミングチャートである。
タイミングチャートである。
【図１１】図８に示す従来の時間測定システムの動作の
前半のフローチャートである。
前半のフローチャートである。
【図１２】図８に示す従来の時間測定システムの動作の
後半のフローチャートである。
後半のフローチャートである。
１ 高速カウンタ部 ２ 加算器 ３ 制御部 ４ 高速カウンタ部 ５ 加算部 ６ 制御部 ７ 高周波パルス発生回路 ８ ｍビットカウンタ ９ １ビットカウンタ １０ １ビットカウンタ １１ セレクタ １２，１４，１５ Ｄ−ＦＦ １３ 加算器 １６ レジスタ １７ ＭＰＵ ２０ セレクタ ２１，２３ Ｄ−ＦＦ ２２ 一致回路 ２４ ０検出回路 ２５ セレクタ ９１，９２ 補正回路 ４７ 高速カウンタ部 ４８ 加算器 ４９ 制御部 ５０ 高周波パルス発生回路 ５１ ｍビットカウンタ ５２ １ビットカウンタ ５３ １ビットカウンタ ５４ セレクタ ５５，５７，５８ Ｄ−ＦＦ ５６ 加算器 ５９ レジスタ ６０ ＭＰＵ ６１ 高周波パルス発生回路 ６２ カウンタ ６３ 遅延バッファ ６４ シフトレジスタ ６５ 論理回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G04F 7/00 - 13/06 H03K 21/10
Claims (7)
- 【請求項１】 測定開始信号および測定終了信号の間の
時間をクロック信号により計数しこの計数値にクロック
周期を乗算して計測するストップウォッチ機能を有する
時間測定システムにおいて、 前記測定終了信号を前記クロック周期より短い単位遅延
時間ごとに順次遅延させた複数ｎの遅延信号をつくり、
前記測定開始信号から前記測定終了信号および前記複数
の遅延信号までの複数ｎ個の計数期間信号を出力する高
周波パルス発生回路と、 前記ｎ個の計数期間信号を前記クロック信号によりそれ
ぞれ計数し、前記計数値の整数部を求めるために複数ｎ
2（ただしｎ2 ＜ｎ）のｍビットカウント値を出力する
ｍビットカウンタ部と、前記ｎ個の計数期間信号を前記
クロック信号によりそれぞれ計数し、前記計数値の小数
部を求めるために前記ｍビットの最下位ビットに相当す
る複数ｎ個の第１の１ビットカウント値を出力する第１
の１ビットカウンタ部と、前記ｎ個の計数期間信号を前
記クロック信号によりそれぞれ計数し、前記高周波パル
ス発生回路のクロック信号の１周期を細分化した数に相
当する分解能数ｎ1（ただしｎ2 ＜ｎ1 ＜ｎ）を求める
ために前記ｍビットの最下位ビットに相当する複数の第
２の１ビットカウント値を出力する第２の１ビットカウ
ンタ部とを含む高速カウント手段と、 前記高速カウント手段より出力される複数のｍビットカ
ウント値を順次入力し、前記ｎ2に対応する加算回数ｎ2
が制御されて前記複数のｍビットカウント値を前記ク
ロック信号により前記遅延時間の少ないものから順次加
算して前記複数のｍビットカウント値の総和を求めると
共に、所定制御信号により加算回数ｎ1が制御されて前
記第１の１ビットカウント値を前記クロック信号により
前記遅延時間の少ないものから順次加算して前記第１の
１ビットカウント値の総和を求めて出力する加算手段
と、前記高速カウント手段からの複数の第２の１ビットカウ
ント値を入力し、これら１ビットカウント値の連続した
同じ論理値の個数を計数することにより 前記分解能数ｎ
1 を求め、この分解能数ｎ1 に対応する前記制御信号を
つくるとともに、前記加算手段からの前記複数のｍビッ
トカウント値の総和を加算回数ｎ2で除算しその整数部
を前記計数値の整数部とし、前記加算手段からの前記第
１の１ビッ トカウント値の総和を前記分解能数ｎ1で除
算しその小数部を前記計数値の小数部とすることによ
り、前記測定開始から測定終了までの前記測定時間を算
出して出力する制御手段とを備え、 前記第１の１ビットカウンタ部は、前記複数の第１の１
ビットカウント値の列の桁上りを検出した時、その複数
の第１の１ビットカウント値に対して＋１補正を実行し
て前記加算手段に出力する第１の補正回路と、 前記複数の第１の１ビットカウント値の前記列の初期値
への復帰を検出した時、その複数の第１の１ビットカウ
ント値に対して＋２補正を実行して前記加算手段に出力
する第２の補正回路とを有することを特徴とする時間測
定システム。 - 【請求項２】 前記高周波パルス発生回路が、前記測定
終了信号を前記クロック周期より短い単位遅延時間ごと
に順次遅延させた複数の遅延信号をつくる複数の遅延バ
ッファの直列接続からなる遅延バッファユニットと、前
記測定開始信号を入力してクロック信号により保持する
第１シフトレジスタおよび前記複数の遅延バッファの各
出力を入力してクロック信号により保持する複数の第２
シフトレジスタからなるシフトレジスタユニットと、前
記第１シフトレジスタの出力と前記複数の第２シフトレ
ジスタとの論理積により前記測定開始信号から前記測定
終了信号および前記複数の遅延信号までの複数の計数期
間信号を出力する複数の論理ゲートとを有する請求項１
記載の時間測定システム。 - 【請求項３】 前記第１の補正回路は、一方の入力端子
に前記第１の１ビットカウント値を入力し他方の入力端
子に＋１補正を指示する前記加算手段の出力を入力し、
これらの排他的論理和をそれぞれとる複数のＥＸ―ＯＲ
回路からなる請求項１または２記載の時間測定システ
ム。 - 【請求項４】 前記第２の補正回路は、前記複数の第１
の１ビットカウント値の列の前記第１の補正回路からの
出力値の１から０への復帰を検出して、その復帰した０
に２を加算することにより、＋２補正を行う回路からな
る請求項１または２記載の時間測定システム。 - 【請求項５】 前記第２の補正回路は、前記複数の第１
の１ビットカウント値のうちの所定の複数のカウント値
各々をセレクトする第１のセレクタと、この第１のセレ
クタからの信号をラッチする第１のラッチ回路と、この
第１のラッチ回路からの出力とこの第１のラッチ回路の
出力と所定桁上げ値とを比較する一致回路と、この一致
回路の出力をラッチし前記所定桁上げ値とする第２のラ
ッチ回路と、この第２のラッチ回路の出力と前記第１の
補正回路の出力で０検出する０検出回路と、この０検出
回路の出力と前記加算手段のｍビットカウント値の下位
ビットのカウント値を前記加算手段のｍビット側或いは
１ビット側の演算処理を切り換える制御信号により選択
する第２のセレクタで構成され、この第２のセレクタの
出力を前記加算手段に入力して＋２のカウント値を補正
する請求項４記載の時間測定システム。 - 【請求項６】 前記加算手段は、前記高速カウント手段
より出力される複数のｍビットカウント値および前記第
１の１ビットカウント値のいずれかを順次入力用に選択
し、それらカウント値に対応する値を前記加算手段に入
力するセレクタユニットと、このセレクタユニットの出
力をラッチする第３のラッチ回路と、この第３のラッチ
回路の出力を第１の加算入力とし第２の加算入力と加算
する加算部と、この加算部の出力をラッチして前記第２
の加算入力とする第４のラッチ回路とを有するインクリ
メント型加算器とからなる請求項１または２記載の時間
測定システム。 - 【請求項７】 測定開始信号および測定終了信号の間の
時間をクロック信号を計数する際、前記測定終了信号を
前記クロック信号の周期より短い単位遅延時間ごとに順
次遅延させた複数の遅延信号をつくり、前記測定開始信
号から前記測定終了信号および前記複数の遅延信号まで
の複数ｎ個の計数期間信号をそれぞれ計数しこれら計数
値に基づいてクロック周期を乗算して計測するストップ
ウォッチ機能を用いる時間測定方法において、 前記測定開始信号を受けて、所定開始命令により複数の
ｍビットカウントおよび前記ｍビットの最下位１ビット
に相当する複数の１ビットカウントを開始する第１のス
テップと、前記複数の測定終了信号の終了命令により当
該複数のｍビットカウントおよび複数の１ビットカウン
トをそれぞれ終了する第２のステップと、前記第２のス
テップのカウント終了後に、所定の整数部における当該
複数のｍビットカウント値の加算を開始する第３のステ
ップと、予め定められた加算回数ｎ2 （ただしｎ2 ＜
ｎ）だけ、前記整数部の複数ｍビットカウント値を、そ
のうちの前記遅延時間の少ないものから順に加算し、そ
のｍビットカウント値の総和を求めて加算を終了とする
第４のステップと、前記整数部におけるカウント値の加
算処理終了後に、当該整数部の複数のｍビットカウント
値の総和を前記加算回数ｎ2により除算して平均処理を
行う第５のステップと、前記第５のステップで求めた前
記整数部の平均値の小数部を除去して補正した整数部と
する第６のステップと、前記補正した整数部の平均値を
保持する第７のステップと、前記複数の第１の１ビット
カウント値の列が桁上りを含むことを検出した時、前記
複数の第１の１ビットカウント値に対して＋１補正を行
う第８のステップと、前記複数の第１の１ビットカウン
ト値の列が初期値への復帰を含むことを検出した時、前
記複数の第１の１ビットカウント値に対して＋２補正を
行う第９のステップと、前記第２のステップにおけるカ
ウントの終了後に、小数部を求めるため前記第９のステ
ップで補正した前記複数の第１の１ビットカウント値の
加算を開始する第１０のステップと、前記第２のステッ
プのカウントの終了後に、前記ｍビットの最下位ビット
に相当する複数の第２の１ビットカウント値のうちの連
続した同じ論理値の個数を計数することにより前記クロ
ック信号の１周期を細分化した数に相当する分解能数ｎ
1（ただしｎ2 ＜ｎ1 ＜ｎ）を測定する第１１のステッ
プと、前記第１１のステップの分解能数ｎ1の測定後、
前記複数の第１の１ビットカウント値を、そのうちの前
記遅延時間の少ないものから順に前記分解能数ｎ1に相
当する回数だけ加算して、前記小数部のカウント値の総
和を求める第１２のステップと、前記小数部の加算終了
後に、当該小数部カウント値の総和を前記分解能数ｎ1
で除算して平均処理を行う第１３のステップと、前記第
１３のステップにおいて平均処理して求められた小数部
の平均値の整数部を除去し補正した小数部とする第１４
のステップと、前記補正された小数部の平均値を保持す
る第１５のステップと、前記第７のステップにおいて保
持されている補正された整数部の平均値と、前記第１５
のステップにおいて保持されている補正された小数部の
平均値とを加算して、カウント値の平均値を求める第１
６のステップと、前記第１６のステップのカウント値の
平均値と、前記クロック信号の周期との乗算により、測
定時間を算出する第１７のステップとを有することを特
徴とする時間測定方法。
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